KR20000006046A - 실리콘에피택셜웨이퍼의제조방법 - Google Patents
실리콘에피택셜웨이퍼의제조방법 Download PDFInfo
- Publication number
- KR20000006046A KR20000006046A KR1019990021417A KR19990021417A KR20000006046A KR 20000006046 A KR20000006046 A KR 20000006046A KR 1019990021417 A KR1019990021417 A KR 1019990021417A KR 19990021417 A KR19990021417 A KR 19990021417A KR 20000006046 A KR20000006046 A KR 20000006046A
- Authority
- KR
- South Korea
- Prior art keywords
- silicon
- heat treatment
- wafer
- epitaxial growth
- temperature
- Prior art date
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 114
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 114
- 239000010703 silicon Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 84
- 238000010438 heat treatment Methods 0.000 claims abstract description 76
- 238000001556 precipitation Methods 0.000 claims abstract description 20
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 19
- 239000001301 oxygen Substances 0.000 claims abstract description 19
- 239000013078 crystal Substances 0.000 claims description 22
- 230000014759 maintenance of location Effects 0.000 claims 1
- 230000000630 rising effect Effects 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 96
- 239000004065 semiconductor Substances 0.000 description 17
- 230000007547 defect Effects 0.000 description 14
- 239000002244 precipitate Substances 0.000 description 9
- 238000005247 gettering Methods 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 6
- 238000003325 tomography Methods 0.000 description 6
- 239000010408 film Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(실리콘 에피택셜 웨이퍼의 제조 방법)
CZ 실리콘 경면 다듬질 웨이퍼와 동일한 정도에 IG 능력을 가진 실리콘 에피택셜 웨이퍼의 제조 방법을 제공한다. 실리콘 단결정이 실리콘 웨이퍼 위에 에피택셜하게 성장되는 실리콘 에피택셜 웨이퍼의 제조 방법에 있어서;
에피택셜 성장 공정 전에, 실리콘 웨이퍼내 격자간 산소로부터의 석출핵이 에피택셜 성장 공정을 거쳐 남아있는 크기로 성장될 수 있는 시간과 같거나 그 이상인 시간 동안, 에피택셜 성장 공정 후의 디바이스 제조 공정에서 제일 먼저 수행되는 열처리 공정인 제 1 단계 열처리를 위한 유지 온도의 ±50℃내 온도에서 실리콘 웨이퍼의 열처리가 수행되며, 그 다음, 에피택셜 성장이 수행된다; 또는
에피택셜 성장공정 개시후 온도를 올리는 도중에, 실리콘 웨이퍼내 격자간 산소로부터의 석출핵이 에피택셜 성장 공정을 거쳐 남아있는 크기로 성장될 수 있는 시간과 같거나 그 이상인 시간 동안, 에피택셜 성장 공정 후의 디바이스 제조 공정에서 제일 먼저 수행되는 열처리 공정인 제 1 단계 열처리를 위한 유지 온도의 ±50℃내 온도가 유지된 상태로 실리콘 웨이퍼의 열처리가 수행되며, 그 다음, 에피택셜 성장을 수행하기 위해 에피택셜 성장온도까지 온도를 올린다.
Description
(본 발명의 배경)
본 발명은 실리콘 에피택셜 웨이퍼의 제조 방법, 특히 초크랄스키(이후 CZ라함) 실리콘을 경면과 같이 다듬질해 처리한 웨이퍼(CZ silicon mirror-finished wafer ; 이후 CZ 실리콘 경면 다듬질 웨이퍼라 함)의 제조 방법과 동일한 정도에 내부 게터링 능력을 가진 실리콘 에피택셜 웨이퍼 제조에 관한 것이다.
지금까지, IC, LSI, 또는 그 밖에 유사한 반도체 디바이스로 제조되는 반도체 웨이퍼로서 CZ 실리콘 경면 다듬질 웨이퍼가 일반적으로 사용되었다. CZ 실리콘 경면 다듬질 웨이퍼는 CZ법으로 녹인 실리콘을 인상하여 성장시킨 실리콘 단결정을자른 다음, 잘라진 실리콘의 앞면을 경면 폴리싱하는 과정으로 얻어진다. 결정인상공정 결과로 응고된 후에 실리콘 단결정이 실온으로 냉각될 때, CZ법으로 성장된 실리콘 단결정은 격자간 산소로 과포화되고, 격자간 산소는 산화 실리콘 형태로 석출되며, 석출로 인하여 많은 산화물 석출핵이 형성된다. 많은 산화물 석출핵이 형성된 실리콘 단결정으로 얻은 CZ 실리콘 경면 다듬질 웨이퍼를 사용하여 IC 또는 그 밖에 유사한 것이 제조될 때, 산소 석출이 진행되어 산화물 석출핵이 되고 그 결과 산화물 석출핵에 의한 많은 미세결함이 디바이스 제조공정의 열처리에서 웨이퍼의 벌크안에 생성된다.
미세결함이 내부 영역(벌크 영역)안에 존재할 때 소위 내부 게터링(이후 IG라 함)효과때문에, 산화물 석출핵으로 인한 미세결함이 무거운 금속 불순물과 같은 것을 잡는 게터링 위치로 바람직하게 작용한다. 그러나 반도체 디바이스가 만들어지는 웨이퍼 표면 부근의 활성 영역에 미세결함이 존재하면, 디바이스 작동에 손실 요인이 되어, 역으로 디바이스 특성 저하를 초래하고 디바이스 생산에 불리한 영향을 직접 주는 것으로 알려져 있다.
최근, CZ 실리콘 경면 다듬질 웨이퍼의 대용으로, 반도체 디바이스가 결함없이 제조될 수 있는 웨이퍼 표면 부근 활성 영역을 만들기 위해, CZ 실리콘 경면 다듬질 웨이퍼 위에 기상 성장으로 실리콘 단결정을 성막함으로써(에피택셜 성장) 만들어지는 실리콘 에피택셜 웨이퍼에 대한 요구가 증가하고 있다.
그러나, 실리콘 에피택셜 웨이퍼는 CZ 실리콘 경면 다듬질 웨이퍼와 비교할때 낮은 IG 능력을 가진다는 문제가 있다. 다시 말해, CZ 실리콘 경면 다듬질 웨이퍼의 경우, 결정 인상공정에서 응고된 후 결정이 실온으로 냉각되는 동안, 많은 산화물 석출핵이 CZ 실리콘 단결정 안에 형성되므로, 반도체 디바이스 제조공정시에 석출핵 성장에 의하여 산소 석출이 더 진행된다. 반면, 실리콘 에피택셜 웨이퍼의 경우, 에피택셜 성장 공정은 1100℃부터 1150℃의 범위로 높은 온도에서 수행되기 때문에, 실리콘 단결정 인상공정에서 형성된 산화물 석출핵이 에피택셜 성장 공정 동안 용해된 상태로 전이된다. 이것은 CZ 실리콘 경면 다듬질 웨이퍼와 비교할 때 반도체 제조 공정에서 산소 석출을 막는다. 따라서, 실리콘 에피택셜 웨이퍼는 CZ 실리콘 경면 다듬질 웨이퍼와 비교할 때 낮은 수준에 IG 능력을 가진다.
지금까지 상기 문제의 해결을 위해, 게터링 위치가 실리콘 에피택셜 웨이퍼 뒷면에 형성되는 외부 게터링(이후 EG라 함)방법을 채택했다. 예를 들면, EG 방법으로, 의도적으로 웨이퍼 뒷면 외부로 결함을 형성한 샌드 블라스트(이후 SB라고 함)방법, 폴리실리콘 박막이 웨이퍼 뒷면에 증착된 PBS방법 및 그 밖에 같은 것이 있다.
상기 종래의 방법에서, (앞면에) 반도체 디바이스가 제조되는 활성 영역과 (뒷면에) 게터링 위치간 거리가 멀기 때문에 불순물을 잡는 시간이 오래 걸리는 문제의 원인이 된다. 낮은 온도에서 반도체 디바이스 제조 공정이 수행될 때, 불순물이 웨이퍼 뒷면까지 확산되는데 요구되는 시간이 더 오래 걸리므로 이러한 상황이 더 확연히 나타난다. 따라서, IG 방법은 반도체 디바이스가 제조되는 (앞면에) 활성 영역과 게터링 위치(벌크안)간에 거리가 짧을 경우의 사용에 있어 바람직하게 선택된다.
(발명의 개요)
본 발명은 상기 문제를 고려하여 만들었으며, 본 발명의 목적은 CZ 실리콘 경면 다듬질 웨이퍼와 동일한 수준에 IG 능력을 갖는 실리콘 에피택셜 웨이퍼의 제조 방법을 제공하는 것이다. 본 발명의 태양은 실리콘 웨이퍼 위에 실리콘 단결정을 에피택셜하게 성장시켜 얻어지고, 그 후 복수의 열처리를 포함한 디바이스 제조 공정으로 들어가는 실리콘 에피택셜 웨이퍼의 제조 방법 제공에 있다. 여기에서, 에피택셜 성장 공정 전에, 실리콘 웨이퍼내 격자간 산소로부터의 석출핵이 에피택셜 성장 공정을 거쳐 남아있는 크기로 성장될 수 있는 시간과 같거나 그 이상인 시간 동안, 에피택셜 성장 공정 후의 디바이스 제조 공정에서 제일 먼저 수행되는 열처리 공정인 제 1 단계 열처리를 위한 유지 온도의 ±50℃내 온도에서 실리콘 웨이퍼의 열처리가 수행되며, 그 다음, 에피택셜 성장이 수행된다. 바람직하게 제 1 단계 열처리는 산화막 형성을 위한 열처리이다. 에피택셜 성장 공정 전에 열처리 시간은 한 시간 또는 그 이상이다. 에피택셜 성장 공정 전의 열처리는 700℃내지 1000℃ 범위의 온도에서 수행된다.
본 발명의 제 2 태양은 실리콘 웨이퍼 위에 에피택셜하게 성장한 실리콘 단결정으로 형성되고, 그 후에 복수의 열처리공정을 포함한 디바이스 제조 공정으로 들어가는 실리콘 에피택셜 웨이퍼의 제조 방법을 제공에 있다. 여기에서, 에피택셜 성장공정 개시후 온도를 올리는 도중에, 실리콘 웨이퍼내 격자간 산소로부터의 석출핵이 에피택셜 성장 공정을 거쳐 남아있는 크기로 성장될 수 있는 시간과 같거나그 이상인 시간 동안, 에피택셜 성장 공정 후의 디바이스 제조 공정에서 제일 먼저 수행되는 열처리 공정인 제 1 단계 열처리를 위한 유지 온도의 ±50℃내 온도가 유지된 상태로 실리콘 웨이퍼의 열처리가 수행되며, 그 다음, 에피택셜 성장을 수행하기 위해 에피택셜 성장온도까지 온도를 올린다. 바람직하게, 제 1 단계 열처리는 산화막 형성을 위한 열처리이다. 에피택셜 성장 공정 개시 후 온도를 올리는 중에, 유지온도에서의 열처리 시간은 한 시간 또는 그 이상이다. 에피택셜 성장 공정 개시후 온도를 올리는 중에, 열처리는 700℃내지 1000℃ 범위의 유지 온도에서 수행된다.
본 발명의 제 1 태양에서, 에피택셜 성장 공정 전에, 실리콘 웨이퍼내 격자간 산소로부터의 석출핵이 에피택셜 성장 공정을 거쳐 남아있는 크기로 성장될 수 있는 시간과 같거나 그 이상인 시간 동안, 에피택셜 성장 공정 후의 디바이스 제조 공정에서 제일 먼저 수행되는 열처리 공정인 제 1 단계 열처리를 위한 유지 온도의 ±50℃내 온도에서 실리콘 웨이퍼가 열처리를 받는다. 이것은 디바이스 제조공정에서의 산소 석출을 진행시키기 위한 단결정 잉곳 성장의 인상에서 열과정에 의해 형성된 웨이퍼안에 산화물 석출핵이 디바이스 제조공정의 제 1 단계 열처리 온도에 얼마나 의존하는가를 이용해 산소 석출을 조절하기 위한 것이다. 즉, 에피택셜 성장공정 다음에 반도체 디바이스 제조 공정에 제일 먼저 수행되는 열처리인 제 1 단계 열처리에서 산소 석출에서의 작용이 미리 추측되고, 제 1 단계 열처리와 대등한 열처리가 에피택셜 성장 공정에 앞서 미리 수행된다. 이런 방법으로 에피택셜 성장 공정에 앞서 실리콘 웨이퍼에 열처리를 함으로써, 에피택셜 성장 공정 동안에 심지어 열처리 후에 에피택셜 성장이 되어도 산화물 석출핵이 용해된 상태가 없이 남아있다. 그 결과 반도체 디바이스 제조 공정에 산소 석출이 억제되지 않는다. 따라서, 본 발명에 의해 제조된 실리콘 에피택셜 웨이퍼는 CZ 실리콘 경면 다듬질 웨이퍼와 동일한 수준에 IG 능력을 갖는다.
본 발명의 제 2 태양에서, 에피택셜 성장공정 개시후 온도를 올리는 도중에, 실리콘 웨이퍼내 격자간 산소로부터의 석출핵이 에피택셜 성장 공정을 거쳐 남아있는 크기로 성장될 수 있는 시간과 같거나 그 이상인 시간 동안, 에피택셜 성장 공정 후의 디바이스 제조 공정에서 제일 먼저 수행되는 열처리 공정인 제 1 단계 열처리를 위한 유지 온도의 ±50℃내 온도가 유지된 상태로 실리콘 웨이퍼의 열처리가 수행된다. 그 때문에 에피택셜 성장 공정 동안에, 더욱이 위에서 설명된 바와 같이 열처리 후 에피택셜 성장 온도까지 온도를 올리는 동안에 에피택셜 성장이 수행될 때에도, 산화물 석출핵이 용해된 상태를 띠지 않고 남아있게 된다. 그 결과 반도체 디바이스 제조 공정에 산소 석출이 억제되지 않는다. 따라서, 본 발명에 의해 제조된 실리콘 에피택셜 웨이퍼는 CZ 실리콘 경면 다듬질 웨이퍼와 동일한 수준에 IG 능력을 갖는다.
반도체 디바이스 제조 공정에 열처리로 제일 먼저 수행되는 제 1 단계 열처리때문에, 일반적으로 열처리로 형성된 산화막이라 부른다. 실리콘 웨이퍼안에 격자간 산소로부터 석출핵이 에피택셜 성장 공정을 거쳐 남아있는 핵의 크기로 성장할 수 있는 시간은 한 시간 또는 그 이상이 바람직하다. 또한, 에피택셜 성장에 앞서 또는 에피택셜 성장공정 개시후 온도를 올리는 중에 열처리에서 유지 온도는700℃내지 1000℃ 범위가 바람직하다.
본 발명에 의해, CZ 실리콘 경면 다듬질 웨이퍼와 동일한 수준에 IG 능력을 갖는 실리콘 에피택셜 웨이퍼가 제조될 수 있다. 따라서, 더욱이 디바이스 제조공정에 사용되는 CZ 실리콘 경면 다듬질 웨이퍼를 실리콘 에피택셜 웨이퍼로 바꾸어도, IG 능력 감소에 대한 걱정은 없으며, 실리콘 웨이퍼를 쉽게 사용할 수 있게 한다.
도 1은 본 발명의 실시예에서 제조 단계를 도시하는 공정도,
도 2는 열처리공정의 실시예를 도시하는 그래프,
도 3은 본 발명의 제 2 실시예에서 제조 단계를 도시하는 공정도,
도 4는 열처리 온도와 벌크 결함 밀도와의 관계를 도시하는 그래프.
(본 발명의 실시예)
본 발명의 실시예는 첨부한 도면에 의해 설명될 것이다. 도 1은 본 발명의 실시예를 도시한다. CZ 실리콘 경면 다듬질 웨이퍼가 디바이스 제조 공정에 제 1 단계 열처리 유지 온도의 ±50℃내의 온도에서 예를 들면 3시간 동안 열처리를 받는다. 그 후, 실리콘 에피택셜 웨이퍼를 만들기위해 실리콘 단결정이 예를 들면 1150℃에서 에피택셜 성장으로 성막된다. 그 후, 실리콘 에피택셜 웨이퍼는 반도체 디바이스 제조 공정으로 들어가고, 그 결과 반도체 디바이스가 웨이퍼 표면 부근에 형성된다. 반도체 디바이스 제조 공정에서 예를 들면, 도 2에 도시된 열처리 공정이 적용된다.
도 3은 본 발명의 제 2 실시예를 도시한다. CZ 실리콘 경면 다듬질 웨이퍼 위에 실리콘 단결정을 에피택셜하게 성장시키기 위해, 웨이퍼의 온도를 올리기 시작하여, 디바이스 제조 공정에서 제 1 단계 열처리 유지온도의 ±50℃내 온도로 올려진다. 웨이퍼는 올려진 온도 상태에서 예를 들면 3시간 동안 계속 놓여지고, 그후 에피택셜 성장 온도, 예를 들면 1150℃까지 온도가 더 올려지며, 실리콘 에피택셜 웨이퍼를 만들기위해 웨이퍼 위에 실리콘 단결정이 에피택셜 성장으로 성막된다. 그 다음, 실리콘 에피택셜 웨이퍼가 반도체 디바이스 제조 공정에 놓임으로서, 웨이퍼 표면 부근에 반도체 디바이스가 만들어진다.
(실시예 1)
처음 격자간 산소 농도 16ppma의 CZ 실리콘 경면 다듬질 웨이퍼는 3시간 동안 850℃에서 열처리를 받는다. 그 다음, 실리콘 에피택셜 웨이퍼를 만들기 위해 1150℃에서 약 5μm의 두께로 에피택셜 성장에 의해 실리콘 단결정이 성막된다. 그 다음, 도 2에 도시된 바와 같이, 실리콘 에피택셜 웨이퍼는 디바이스 제조 공정을 시뮬레이션하는 열처리를 받는다. 그 다음, 벌크 결함 밀도는 적외선 레이저 산란 단층 촬영법에 의해 실리콘 에피택셜 웨이퍼 위에서 측정된다. 적외선 레이저 산란 단층 촬영법은 적외선 레이저 빔을 결정에 투사하고 결정내 결함으로 인한 산란 광을 감지함으로써 결함을 감지하는 방법이다. 그 결과, 벌크 결함 밀도가 1.5×109/cm3으로 측정되었다.
(실시예 2)
실시예 1과 같은 CZ 실리콘 경면 다듬질 웨이퍼가 사용되었고 이 웨이퍼를 에피택셜 성장을 위해 850℃로 가열하였고, 이 온도로 3 시간 동안 유지시켰다. 그 다음, 웨이퍼의 온도를 1150℃로 더 올렸고, 실리콘 에피택셜 웨이퍼를 만들기위해 5μm의 두께로 에피택셜 성장에 의해 실리콘 단결정이 성막된다. 그 다음, 도 2에 도시된 바와 같이, 실리콘 에피택셜 웨이퍼는 열처리를 받고, 벌크 결함 밀도는 적외선 레이저 산란 단층 촬영법에 의해 측정된다. 그 결과, 벌크 결함 밀도가 3×109/cm3으로 측정되었다.
(비교 실시예 1)
실시예 1과 같은 CZ 실리콘 경면 다듬질 웨이퍼가 사용되었고, 도 2에 도시된 바와 같이, 이 웨이퍼는 열처리를 받는다. 그 다음, 벌크 결함 밀도는 적외선 레이저 산란 단층 촬영법에 의해 측정된다. 그 결과, 벌크 결함 밀도가 1.8×109/cm3으로 측정되었다.
(비교 실시예 2)
실시예 1과 같은 CZ 실리콘 경면 다듬질 웨이퍼가 사용되었고, 웨이퍼에 예열처리의 적용없이, 실리콘 에피택셜 웨이퍼를 만들기위해 에피택셜 성장으로 1150℃에서 실리콘 단결정이 성막된다. 그 다음, 도 2에 도시된 바와 같이, 웨이퍼는 열처리를 받고, 그 다음, 벌크 결함 밀도는 적외선 레이저 산란 단층 촬영법에 의해 측정된다. 그 결과, 벌크 결함 밀도가 4×106/cm3(검출 한계보다 낮은) 또는 이 보다 더 적게 측정되었다.
(그 외의 실시예 및 비교 실시예)
열처리 공정의 제 1 단계 열처리에 대응하는 열 처리가 각기 다른 온도별로 CZ 실리콘 경면 다듬질 웨이퍼에 적용되었다. 그 다음, 실리콘 에피택셜 웨이퍼를 만들기 위해 에피택셜 성장을 받는다. 더 상세하게, 복수의 CZ 실리콘 경면 다듬질 웨이퍼를 7 그룹으로 나누고, 도 2에 도시된 바와 같이, 에피택셜 성장을 위한 예열처리로써, 제 1 단계 열처리에 대응하는 각각 다른 열처리 온도로 그룹에 각각 열처리가 적용되었다: 700℃, 750℃, 800℃, 850℃, 900℃, 950℃, 및 1000℃가 그룹에 배정되었다. 그룹의 열처리 시간은 1시간 내지 8시간의 범위이다. 그 다음, 위에서 설명된 바와 같이 각각의 예열 처리를 받은 CZ 실리콘 경면 다듬질 웨이퍼가 실리콘 에피택셜 웨이퍼를 만들기위해 1150℃에서 약 5μm의 두께로 에피택셜 성장을 받는다. 7 그룹의 실리콘 에피택셜 웨이퍼는 예열처리의 온도로 배정받은 각각의 제 1단계 열처리를 제외하고, 도 2에 도시된 열처리 공정과 같은 동일한 열처리를 받는다. 따라서 이와같이 얻은 웨이퍼는 본 발명의 실시예에 웨이퍼로서 다루워졌다. 반면, 위의 실시예에서 설명된 바와 같고 예열 처리와 에피택셜 성장을 받지 않은 CZ 실리콘 경면 다듬질 웨이퍼은 7 그룹으로 나누어져 실시예처럼 도 2에 도시된 열처리공정과 동일한 열처리를 받는다. 여기서 제 1 단계 열처리는 실시예와 일치되게 온도를 배정했다. 이와 같이 얻은 웨이퍼는 비교실시예의 웨이퍼로 다루어졌다. 벌크 결함 밀도는 적외선 레이저 산란 단층 촬영법에 의해 실시예와 비교실시예의 모든 웨이퍼에서 측정된다. 도 4에 결과가 도시되어 있다. 실시예의 웨이퍼는 개별적인 열처리조건에서의 비교 실시예와 거의 동일한 차수의 벌크 결함 밀도를 보여준다. 다시말해, 에피택셜 성장 전에 수행되는 예열처리의 온도가 700℃내지 1000℃ 범위로 설정되어 있는 한, 에피택셜 성장후에도 CZ 실리콘 경면 다듬질 웨이퍼의 IG능력이 감소되지 않음이 확인된다.
본 발명에 의해, CZ 실리콘 경면 다듬질 웨이퍼와 동일한 수준에 IG 능력을갖는 실리콘 에피택셜 웨이퍼가 제조될 수 있다. 따라서, 더욱이 디바이스 제조공정에 사용되는 CZ 실리콘 경면 다듬질 웨이퍼를 실리콘 에피택셜 웨이퍼로 바꾸어도, IG 능력 감소에 대한 걱정은 없으며, 실리콘 웨이퍼를 쉽게 사용할 수 있게 한다.
Claims (8)
- 실리콘 웨이퍼 위에 실리콘 단결정을 에피택셜하게 성장시켜 얻은 후, 복수의 열처리를 포함한 디바이스 제조 공정으로 들어가는 실리콘 에피택셜 웨이퍼의 제조 방법에 있어서, 에피택셜 성장 공정 전에, 실리콘 웨이퍼내 격자간 산소로부터의 석출핵이 에피택셜 성장 공정을 거쳐 남아있는 크기로 성장될 수 있는 시간과 같거나 그 이상인 시간 동안, 에피택셜 성장 공정 후의 디바이스 제조 공정에서 제일 먼저 수행되는 열처리 공정인 제 1 단계 열처리를 위한 유지 온도의 ±50℃내 온도에서 실리콘 웨이퍼의 열처리가 수행되며, 그 다음, 에피택셜 성장이 수행되는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조 방법.
- 제 1 항에 있어서, 제 1 단계 열처리가 산화막을 형성하기 위한 열처리인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조 방법.
- 제 1 항 또는 2 항에 있어서, 에피택셜 성장 공정전의 열처리 시간이 1 시간 또는 그 이상인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조 방법.
- 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 에피택셜 성장 공정 전의 열처리가 700℃내지 1000℃ 범위에 온도에서 수행되는 것을 특징으로 하는 에피택셜 웨이퍼의 제조 방법.
- 실리콘 웨이퍼위에 실리콘 단결정을 에피택셜하게 성장시켜 얻어진 후, 복수의 열처리를 포함한 디바이스 제조 공정으로 들어가는 실리콘 에피택셜 웨이퍼의 제조 방법에 있어서, 에피택셜 성장공정 개시후 온도를 올리는 도중에, 실리콘 웨이퍼내 격자간 산소로부터의 석출핵이 에피택셜 성장 공정을 거쳐 남아있는 크기로 성장될 수 있는 시간과 같거나 그 이상인 시간동안, 에피택셜 성장 공정 후의 디바이스 제조 공정에서 제일 먼저 수행되는 열처리 공정인 제 1 단계 열처리를 위한 유지 온도의 ±50℃내 온도가 유지된 상태로 실리콘 웨이퍼의 열처리가 수행되며, 그 다음, 에피택셜 성장을 수행하기 위해 에피택셜 성장온도까지 온도를 올리는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조 방법.
- 제 5 항에 있어서, 제 1 단계 열처리가 산화막을 형성하기 위한 열처리인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서, 에피택셜 성장 공정을 시작한 후 온도를 올리는 사이에 유지온도에서 열처리 시간은 1시간 또는 그 이상인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조 방법.
- 제 5 항 내지 7 항중 어느 한 항에 있어서, 에피택셜 성장 공정을 시작한 후 온도를 올리는 사이에 열처리가 700℃내지 1000℃ 범위에 유지온도에서 수행되는것을 특징으로 하는 에피택셜 웨이퍼의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10163524A JPH11354525A (ja) | 1998-06-11 | 1998-06-11 | シリコンエピタキシャルウェーハの製造方法 |
| JP98-163524 | 1998-06-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000006046A true KR20000006046A (ko) | 2000-01-25 |
Family
ID=15775516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990021417A KR20000006046A (ko) | 1998-06-11 | 1999-06-09 | 실리콘에피택셜웨이퍼의제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6277715B1 (ko) |
| EP (1) | EP0964435A1 (ko) |
| JP (1) | JPH11354525A (ko) |
| KR (1) | KR20000006046A (ko) |
| SG (1) | SG82617A1 (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994761A (en) | 1997-02-26 | 1999-11-30 | Memc Electronic Materials Spa | Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor |
| MY135749A (en) | 1997-04-09 | 2008-06-30 | Memc Electronic Materials | Process for producing low defect density, ideal oxygen precipitating silicon |
| EP1035235A4 (en) * | 1998-08-31 | 2002-05-15 | Shinetsu Handotai Kk | METHOD FOR PRODUCING SILICON SINGLE CRYSTAL WAFERS AND SILICON SINGLE CRYSTAL WAFERS |
| JP4122696B2 (ja) * | 2000-08-31 | 2008-07-23 | 株式会社Ｓｕｍｃｏ | エピタキシャルウェーハを製造する方法 |
| JP3624827B2 (ja) * | 2000-12-20 | 2005-03-02 | 三菱住友シリコン株式会社 | シリコン単結晶の製造方法 |
| WO2002086960A1 (en) * | 2001-04-20 | 2002-10-31 | Memc Electronic Materials, Inc. | Method for the preparation of a silicon wafer having stabilized oxygen precipitates |
| JP4656788B2 (ja) * | 2001-11-19 | 2011-03-23 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
| US6583024B1 (en) * | 2001-12-06 | 2003-06-24 | Seh America, Inc. | High resistivity silicon wafer with thick epitaxial layer and method of producing same |
| US6955718B2 (en) | 2003-07-08 | 2005-10-18 | Memc Electronic Materials, Inc. | Process for preparing a stabilized ideal oxygen precipitating silicon wafer |
| JP2005051040A (ja) * | 2003-07-29 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及び半導体基板 |
| DE102005045338B4 (de) * | 2005-09-22 | 2009-04-02 | Siltronic Ag | Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben |
| DE102005045337B4 (de) * | 2005-09-22 | 2008-08-21 | Siltronic Ag | Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben |
| DE102005045339B4 (de) * | 2005-09-22 | 2009-04-02 | Siltronic Ag | Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben |
| JP5347520B2 (ja) * | 2009-01-20 | 2013-11-20 | ソニー株式会社 | 固体撮像装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897220A (ja) | 1994-09-26 | 1996-04-12 | Toshiba Ceramics Co Ltd | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
| JPH08250506A (ja) | 1995-03-10 | 1996-09-27 | Toshiba Ceramics Co Ltd | シリコンエピタキシャルウエーハ及びその製造方法 |
| DE69739766D1 (de) | 1996-12-03 | 2010-04-01 | Sumco Corp | Verfahren zur herstellung eines epitaktischen wafers aus halbleitendem silizium und halbleiteranordnung |
-
1998
- 1998-06-11 JP JP10163524A patent/JPH11354525A/ja active Pending
-
1999
- 1999-05-28 US US09/321,567 patent/US6277715B1/en not_active Expired - Fee Related
- 1999-06-04 SG SG9902937A patent/SG82617A1/en unknown
- 1999-06-04 EP EP99110774A patent/EP0964435A1/en not_active Withdrawn
- 1999-06-09 KR KR1019990021417A patent/KR20000006046A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| SG82617A1 (en) | 2001-08-21 |
| US6277715B1 (en) | 2001-08-21 |
| EP0964435A1 (en) | 1999-12-15 |
| JPH11354525A (ja) | 1999-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4670224B2 (ja) | シリコンウェーハの製造方法 | |
| JPH06504878A (ja) | 珪素ウェーハ中の析出状態を制御する方法 | |
| KR100853001B1 (ko) | 질소도프 어닐웨이퍼의 제조방법 및 질소도프 어닐웨이퍼 | |
| KR20000006046A (ko) | 실리콘에피택셜웨이퍼의제조방법 | |
| KR100491823B1 (ko) | 산소석출물 핵형성 중심의 분포가 제어된 실리콘 웨이퍼의 제조방법 | |
| KR20020070338A (ko) | 어닐웨이퍼의 제조방법 및 어닐웨이퍼 | |
| US5574307A (en) | Semiconductor device and method of producing the same | |
| JP3172389B2 (ja) | シリコンウエーハの製造方法 | |
| KR20020021386A (ko) | 실리콘 에피텍셜 웨이퍼의 제조방법 | |
| JPH04298042A (ja) | 半導体の熱処理方法 | |
| JPH0119265B2 (ko) | ||
| JPS63142822A (ja) | 半導体装置の製造方法 | |
| JPH023539B2 (ko) | ||
| JP2002299344A (ja) | シリコン単結晶ウェーハの熱処理方法 | |
| JPH04175300A (ja) | シリコン単結晶の熱処理方法 | |
| JP4414012B2 (ja) | シリコン単結晶ウェハの熱処理方法 | |
| US6461447B1 (en) | Substrate for epitaxial growth | |
| JPS6344720B2 (ko) | ||
| JP3171308B2 (ja) | シリコンウエーハ及びその製造方法 | |
| JPS60148127A (ja) | 半導体基板の製造方法 | |
| JPH03166733A (ja) | 半導体装置の製造方法 | |
| JP4144163B2 (ja) | エピタキシャルウェーハの製造方法 | |
| JPH02284427A (ja) | 半導体基板の処理方法 | |
| JPS60176241A (ja) | 半導体基板の製造方法 | |
| JPS59119842A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |