KR19990057385A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트전극을 감싸는 절연 스페이서 형성시 슬로우프방식을 이용하여 형성함으로서 소자의 리프레쉬 특성 및 콘택 저항 특성을 개선시키는 기술에 관한 것이다

이를 위해 본 발명은 게이트전극과 소오스/드레인 전극의 콘택 사이를 절연시키며, 게이트전극 측벽를 감싸는 절연 스페이서 형성시 NMOS영역과 PMOS영역의 절연 스페이서 두께를 달리하고 슬로우프방식을 이용하여 절연 스페이서를 형성함으로서 NMOS와 PMOS의 문턱전압을 조절할 수 있어 소자의 전기적 특성을 향상시킬 수 있으며, 셀영역에서 NMOS와 PMOS의 소오스/드레인 전극이 형성되는 부분을 식각하지 않으므로서 반도체 기판의 결함을 줄일 수 있어 소자의 리프레쉬 특성 및 콘택 저항 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공한다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트전극(poly1)를 감싸는 절연 스페이서 형성시 NMOS영역과 PMOS영역의 절연 스페이서 두께를 달리하고 슬로우프(slope)방식을 이용하여 절연 스페이서를 형성함으로서 소자의 리프레쉬 특성 및 콘택 저항 특성을 개선시키는 기술에 관한 것이다

일반적으로, 폴리1(poly) 스페이서는 폴리1을 형성한 후 절연물질로 산화물(oxide) 또는 질화물(nitride)을 증착하여 마스크없이 전면식각(blanket etch)하여 형성한다. 이러한 스페이서 형성방법은 마스크를 사용하지 않기 때문에 단순한 공정으로 진행 가능하며. 이런 장점으로 널리 사용되고 있다.

하지만, 전면식각에 의한 절연층 식각방법은 게이트전극도 어느 정도 식각되면서 게이트전극에 결함이 발생하는 문제점을 가지고 있다.

뿐만 아니라 게이트전극 위에 절연물질이 남아있지 않기 때문에 이후 공정에서 NMOS영역 또는 PMOS의 소오스/드레인 전극에 이온주입시 게이트전극도 이온주입를 맞아서 결함이 발생하는 것은 물론이고 게이트전극으로 사용되는 폴리 실리콘의 저항을 크게하여 게이트전극 위에 뚫리는 콘택의 저항을 증가시키는 단점이 있다.

또한, 전면식각 방식을 이용한 스페이서 형성은 게이트전극 위에서와 Si 표면 또는 필드산화막 위에서 식각속도가 동일하기 때문에 Si 표면에 절연물질을 남기지 않기 위해서 게이트전극 위에도 절연 물질을 남길 수 없는 단점이 있다

그리고, 마스크를 이용한 식각방식은 게이트전극 위에 절연 물질을 남기면서 Si 표면의 절연 물질을 제거할 수 있다는 장점이 있지만 스페이서를 형성하기 위해 새로운 마스크를 제작하는 것은 경제적인 측면에서 커다란 단점으로 작용한다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 게이트전극(poly1)과 소오스/드레인 전극의 콘택 사이를 절연시키며, 게이트전극 측벽를 감싸는 절연 스페이서 형성시 NMOS영역과 PMOS영역의 절연 스페이서 두께를 달리하고 슬로우프(slope)방식을 이용하여 형성함으로서 셀영역에서 취약한 폴리1과 폴리2 콘택, 폴리1과 폴리3 콘택간의 절연 특성을 향상시킬 수 있으며, NMOS와 PMOS의 스페이서 폭을 조절할 수 있어 소자의 전기적 특성을 향상시킬 수 있으며, 셀영역에서 NMOS와 PMOS의 소오스/드레인 전극이 형성되는 부분을 식각하지 않으므로서 반도체 기판의 결함을 줄일 수 있어 소자의 리프레쉬 특성 및 콘택 저항 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 제조공정도

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 기판 12 : 소자분리 절연막

14 : 게이트절연막 16 : 도전층패턴

18 : 저농도 확산영역 20 : 절연막

22 : 제 1감광막패턴 24 : 제 2감광막패턴

26, 32 : 절연 스페이서 28, 34 : 고농도 확산영역

30 : 제 3감광막패턴 36 : 제 1층간절연막

38 : 제 2층간절연막

상기 목적을 달성하기 위해 본 발명에 따르면,

반도체 기판 상부에 게이트절연막과 게이트전극을 형성하는 공정과,

상기 구조의 전표면에 절연막을 형성하는 공정과,

상기 게이트전극 부위의 절연막 상부에 게이트마스크용 제 1감광막패턴을 형성하는 공정과,

상기 제 1감광막패턴을 마스크로 이용한 슬로우프 식각공정으로 상기 게이트전극에 경사진 측벽을 갖는 절연막패턴을 형성하는 공정과,

제 1도전형 MOS영역을 노출시키는 셀영역 및 제 2도전형 MOS영역 절연막패턴 상부에 제 2감광막패턴을 형성하는 공정과,

상기 제 2감광막패턴을 마스크로 전면식각하여 제 1도전형 MOS영역에서 상기 게이트전극을 감싸는 절연 스페이서를 형성하는 공정과,

상기 제 1도전형 MOS영역에 제 1MOSFET을 형성하는 공정과,

상기 제 2도전형 MOS영역을 노출시키는 셀영역 및 제 1도전형 MOS영역 절연막패턴 상부에 제 3감광막패턴을 형성하는 공정과,

상기 제 3감광막패턴을 마스크로 전면식각하여 제 2도전형 MOS영역에서 상기 게이트전극을 감싸는 절연 스페이서를 형성하는 공정과,

상기 제 2도전형 MOS영역에 제 2MOSFET을 형성하는 공정을 구비한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.

도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 제조공정도이다.

먼저, 반도체 기판(10) 상부에 소자분리를 위한 소자분리 절연막(12)과 산화막 재질의 게이트절연막(14)과 폴리실리콘막패턴으로된 게이트전극용 도전층패턴(16)을 순차적으로 형성한다.

이 때, 상기 반도체 기판(10)에는 셀영역(A)과 NMOS영역(B), PMOS영역(C)으로 나누어진다.

다음, 상기 구조의 전표면에 저농도 이온주입 공정을 실시하여 상기 도전층패턴(16) 양측의 반도체 기판(10)에 저농도 확산영역(18)을 형성한다.

그 후, 상기 구조의 셀영역(A)과 NMOS영역(B), PMOS영역(C) 전표면에 절연막(20)을 형성한다.

이 때, 상기 절연막(20)은 산화막, 질화막, 절연가능한 물질로 이루어진 군에서 임의로 선택되는 하나의 막으로 형성한다.(도 1a 참조)

그 다음, 상기 도전층패턴(16)을 구비하는 절연막(20) 상부에 게이트마스크용 제 1감광막패턴(22)을 형성한다.(도 1b 참조)

다음, 상기 제 1감광막패턴(22)을 마스크로 이용한 슬로프(slope)식각공정으로 상기 도전층패턴(16)에 경사진 측벽을 갖는 절연막(20)패턴을 형성한다.

여기서, 상기 활성영역(active)에 절연막(20)을 완전히 식각하지 않고 남겨두는 이유는 후속 공정의 NMOS 및 PMOS 마스크 공정시 활성영역의 어택(attack)을 줄이기 위해서다.(도 1c 참조)

그 다음, 상기 NMOS영역(B)을 노출시키며 셀영역(A) 및 PMOS영역(C) 상부에 제 2감광막패턴(24)을 형성한다.

그 후, 상기 제 2감광막패턴(24)을 마스크로 전면식각(blanket etch)하여 NMOS영역(B)에서 상기 도전층패턴(16) 전체를 감싸는 절연 스페이서(26)를 형성한다.

그리고, 상기 NMOS영역(B)에서 고농도 이온주입 공정을 실시하여 상기 절연 스페이서(26) 양측의 반도체 기판(10)에 고농도 확산영역(28)을 형성한다.(도 1d 참조)

다음, 상기 PMOS영역(C)을 노출시키며, 셀영역(A) 및 NMOS영역(B) 상부에 제 3감광막패턴(30)을 형성한다.

그 후, 상기 제 3감광막패턴(30)을 마스크로 전면식각하여 PMOS영역(C)에서 상기 도전층패턴(16) 전체를 감싸는 절연 스페이서(32)를 형성한다.

이 때, 상기 NMOS영역(B)에 형성되는 절연 스페이서(26)의 두께와 상기 PMOS영역(C)에 형성되는 절연 스페이서(32) 두께가 다르게 형성함으로서 NMOS영역(B)과 PMOS영역(C)의 문턱전압을 조절할 수 있어 소자의 전기적 특성을 향상시킬 수 있다.

그리고, 상기 PMOS영역(C)에서 절연 스페이서(32) 양측의 반도체 기판(10)에 고농도 확산영역(34)을 형성한다.(도 1e 참조)

다음, 상기 구조의 전표면에 제 1층간절연막(36) 및 제 2층간절연막(38)을 순차적으로 형성한다.

이 때, 상기 제 1층간절연막(36)은 엠.티.오(Middle Temperature Oxide 이하, MTO)막으로, 상기 제 2층간절연막(38)은 비.피.에스.지(BoroPhosphoSilicate Glass 이하, BPSG)막으로 형성한다.(도 1f 참조)

또한, 본 발명의 바람직한 실시예로서 도전층패턴(폴리1) 상부에 절연막으로 질화막을 증착하고 슬로우프방식으로 반도체 기판의 활성영역이 노출되도록 식각하여 도전층패턴을 감싸는 절연 스페이서를 형성함으로서 후속 공정에서 콘택식각시 자기정렬콘택을 형성할 수 있다.

상기한 바와같이 본 발명에 따르면, 게이트전극(poly1) 측벽의 절연 스페이서 형성시 NMOS영역과 PMOS영역의 절연 스페이서 두께를 달리하고 슬로우프(slope)방식을 이용하여 절연 스페이서를 형성함으로서 셀영역에서 취약한 폴리1과 폴리2 콘택, 폴리1과 폴리3 콘택간의 절연 특성을 향시킬 수 있으며, NMOS와 PMOS의 스페이서 폭(즉, 문턱전압)을 조절할 수 있어 소자의 전기적 특성을 향상시킬 수 있다.

또한, 셀영역에서 NMOS와 PMOS의 소오스/드레인 전극이 형성되는 부분을 식각하지 않으므로서 반도체 기판의 결함을 줄일 수 있어 소자의 리프레쉬 특성 및 콘택 저항 특성을 개선할 수 있다.

그리고, 게이트전극 측벽의 절연 스페이서를 질화막으로 형성함으로서 폴리 1 측면 또는 상부면에 폴리2 콘택과 폴리3 콘택 식각공정시 자기정렬콘택방식으로 형성할 수 있는 이점이 있다.

Claims (5)

1. 반도체 기판 상부에 게이트절연막과 게이트전극을 형성하는 공정과,

   상기 구조의 전표면에 절연막을 형성하는 공정과,

   상기 게이트전극 부위의 절연막 상부에 게이트마스크용 제 1감광막패턴을 형성하는 공정과,

   상기 제 1감광막패턴을 마스크로 이용한 슬로우프 식각공정으로 상기 게이트전극에 경사진 측벽을 갖는 절연막패턴을 형성하는 공정과,

   제 1도전형 MOS영역을 노출시키는 셀영역 및 제 2도전형 MOS영역 절연막패턴 상부에 제 2감광막패턴을 형성하는 공정과,

   상기 제 2감광막패턴을 마스크로 전면식각하여 제 1도전형 MOS영역에서 상기 게이트전극 전체를 감싸는 절연 스페이서를 형성하는 공정과,

   상기 제 1도전형 MOS영역에 제 1MOSFET을 형성하는 공정과,

   상기 제 2도전형 MOS영역을 노출시키는 셀영역 및 제 1도전형 MOS영역 절연막패턴 상부에 제 3감광막패턴을 형성하는 공정과,

   상기 제 3감광막패턴을 마스크로 전면식각하여 제 2도전형 MOS영역에서 상기 게이트전극 전체를 감싸는 절연 스페이서를 형성하는 공정과,

   상기 제 2도전형 MOS영역에 제 2MOSFET을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 절연막은 산화막, 질화막, 절연가능한 물질로 이루어진 군에서 임의로 선택되는 하나의 막으로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 제 1도전형 MOS영역은 NMOS로 형성되며, 상기 제 2도전형 PMOS로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 제 1도전형 MOS영역에 형성되는 절연 스페이서의 두께와 상기 제 2도전형 MOS영역에 형성되는 절연 스페이서 두께를 다르게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서, 상기 게이트전극에 경사진 측벽을 갖는 절연막패턴을 질화막으로 형성시 슬로우프방식으로 반도체 기판이 노출될때 까지 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.