KR20050022168A - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title description 9
- 239000010410 layer Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 15
- 238000005468 ion implantation Methods 0.000 abstract description 9
- 150000002500 ions Chemical class 0.000 abstract description 2
- 230000001939 inductive effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 상단 가장자리에 모트가 발생되어진 소자분리막을 구비한 반도체 기판상의 액티브 영역에 게이트를 형성하는 단계와, 상기 게이트 양측의 기판 액티브 영역에 LDD 영역을 형성하는 단계와, 상기 게이트의 측면에 스페이서를 형성하는 단계와, 상기 게이트의 양측의 기판 액티브 표면에 소스/드레인을 영역을 형성하는 단계 및 상기 소스/드레인 영역 표면에 실리사이드막을 형성하는 단계와, 상기 기판 결과물에 층간절연막을 형성하는 단계와, 상기 층간절연막의 일부를 식각하여 소자분리막의 모트가 유발되는 영역 및 실리사이드막을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 통해 노출된 영역에 재차 이온주입을 실시하여 상기 소오스/드레인 영역을 보다 깊게 만드는 단계를 포함한다. 본 발명에 따르면, 두번의 이온주입을 하여 소스/드레인 정션(Junction) 프로파일을 더욱 깊이 형성함으로써, 모트영역에 침입한 실리사이드막으로 인한 정션 리키지(Junction Leakage) 특성 열화를 억제할 수 있다. 따라서, 소자 공정의 신뢰성을 더함은 물론, 수율을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 소스/드레인 이온주입시 도핑 프로파일을 확보하기 위한 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 현재 대부분의 반도체 소자는 상기 소자분리막을 액티브 영역의 면적을 줄임이 없이 작은 폭으로의 형성이 가능한 STI 공정을 이용해서 형성하고 있다.
그런데, 주지된 바와 같이, 상기 STI 공정을 적용하여 소자분리막을 형성할 경우, 소자분리막과 기판 액티브 영역간에 단차가 발생하게 되며, 특히, 소자분리막의 상단 가장자리에서 모트(Moat)가 발생한다.
도 1은 종래의 기술에 따른 반도체 소자의 제조방법의 공정중의 한 단면도이다.
이를 설명하면, 소자분리막(10)이 형성되어 액티브영역과 필드영역을 갖춘 반도체 기판(11) 상에 게이트산화막(12) 및 게이트폴리막(13)을 차례로 형성하고, 이온주입을 통한 LDD(Lightly Doped Drain:도시안됨) 영역을 정의한다. 그런다음, 스페이서(14)를 형성하고, 이에따라 게이트전극(15)을 형성한다.
다음으로, 상기 스페이서(14)를 방지막으로 하여, 액티브 영역에 이온주입을 실시하여 소스/드레인(16)을 형성한다.
그런다음, 상기 기판의 액티브 영역에 게이트와 확산층의 저항과 접촉저항을 감소시키기 위한 실리사이드막(17)을 형성한다.
여기서, 상기 실리사이드막(17)은 게이트 공정 후, 비트라인을 형성하기 위한 공정에서는 반도체 소자가 집적화 됨에 따라 게이트와 확산층의 저항과 접촉저항을 감소시키기 위해 통상적으로 적용되고 있다.
그러나, 전술한 종래의 기술에 따른 반도체 소자의 제조방법은, 소자분리막 측면에 생기는 모트 부분(18)에 실리사이드막이 침투하여 형성됨으로써, 드레인/소스 영역의 프로파일을 침식하여 정션리키지 특성의 열화를 일으켜 디바이스 특성의 열화를 가져오는 문제점이 있다.
따라서, 상기와 같은 문제를 해결하기 위하여 안출된 본 발명은, 드레인/소스 영역의 안정적인 프로파일을 형성함으로써, 정션리키지 발생을 억제할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 상단 가장자리에 모트가 발생되어진 소자분리막을 구비한 반도체 기판상의 액티브 영역에 게이트를 형성하는 단계; 상기 게이트 양측의 기판 액티브 영역에 LDD 영역을 형성하는 단계; 상기 게이트의 측면에 스페이서를 형성하는 단계; 상기 게이트의 양측의 기판 액티브 표면에 소스/드레인을 영역을 형성하는 단계; 및 상기 소스/드레인 영역 표면에 실리사이드막을 형성하는 단계; 상기 기판 결과물에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부를 식각하여 소자분리막의 모트가 유발되는 영역 및 실리사이드막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 노출된 영역에 재차 이온주입을 실시하여 상기 소오스/드레인 영역을 보다 깊게 만드는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 단면도이다. 이를 설명하면, 다음과 같다.
도 2a를 참조하면, 상단 가장자리에 모트가 발생한 소자분리막(20)이 형성되어 있는 반도체 기판(21) 상에 확산법에 의하여 게이트 전극용 산화막을 형성하고, 상기 산화막 상에 게이트 전극용 폴리실리콘막을 형성한다. 이어서, 포토 및 식각 공정을 통해 상기 폴리실리콘막 및 산화막을 선택적으로 제거하여 소자분리막(20) 사이 영역에 게이트폴리막(23) 및 게이트산화막(22)을 차례로 형성한다.
도 2b를 참조하면, 상기 기판의 액티브 영역 게이트폴리막 과 소자분리막 사이 부분에 이온주입을 하여 LDD(Lightly Doped Drain: 도시안됨) 영역을 정의한다. 그런다음, 상기 게이트의 측벽에 스페이서(24)를 형성하여 이에따라, 게이트(25)를 형성한다.
도 2c를 참조하면, 상기 기판의 게이트 사이 영역에 이온주입을 실시하여 소스/드레인(26)을 형성한다.
도 2d를 참조하면, 상기 기판의 액티브 영역에 게이트와 확산층의 저항 및 접촉저항을 감소시키기 위하여 실리사이드막(27)을 증착한다.
여기서, 상기 실리사이드막(27)은 소자분리막의 측면에 발생한 모트 영역으로도 침입하여 형성된다. 이에따라, 소자분리막 측면 부분의 소스/드레인(26)의 프로파일은 그 두께가 얇아지므로, 정션리키지 특성의 열화를 가져올 수 있다. 여기서, 도면 부호 28은 정션리키지 특성의 취약지역을 나타낸다.
도 2d를 참조하면, 상기 기판 결과물에 층간절연막(29)을 형성한다. 여기서, 상기 층간절연막(29)은 BPSG 및 PETEOS등의 혼합물을 사용한다.
다음으로, 상기 층간절연막의 일부를 식각하여 정션리키지 특성의 취약지역(28)의 소자분리막 및 실리사이드막을 노출시키는 콘택홀(30)을 형성한다.
도 2e를 참조하면, 상기 콘택홀이 형성되어 노출된 영역에 재차 이온주입을 실시하여 소스/드레인(26)을 더욱 깊이 형성한다.
일반적으로 소자분리막 형성 후, 많이 시행되는 습식세정 및 습식식각에 의해 소자분리막의 측면에 모트가 발생하는데, 이 부분에 후속 공정에서 실리사이드막이 침투하여 형성된다. 이에따라, 소자분리막의 측면에 생기는 실리사이드막은 정션 리키지(Junction Leakage) 특성을 열화시킨다.
본 발명은 두번의 이온주입을 실행하여 소스/드레인 정션 프로파일을 더욱 깊이 형성함으로써, 모트영역에 침입한 실리사이드막으로 인한 정션리키지 발생을 억제할 수 있다.
본 발명에 따르면, 두번의 이온주입을 하여 소스/드레인 정션 프로파일을 더욱 깊이 형성함으로써, 모트영역에 침입한 실리사이드막으로 인한 정션 리키지 특성 열화를 억제할 수 있다.
따라서, 소자 공정의 신뢰성도 더함은 물론, 수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 종래의 기술에 따른 반도체 소자의 제조방법의 공정중의 한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
20: 소자분리막 21: 반도체 기판
22: 게이트산화막 23: 게이트폴리막
24: 스페이서 25: 게이트
26: 소스/드레인 27: 실리사이드막
28: 정션리키지 특성의 취약지역 29: 층간절연막
30: 콘택홀
Claims (1)
- 상단 가장자리에 모트가 발생되어진 소자분리막을 구비한 반도체 기판상의 액티브 영역에 게이트를 형성하는 단계;상기 게이트 양측의 기판 액티브 영역에 LDD 영역을 형성하는 단계;상기 게이트의 측면에 스페이서를 형성하는 단계;상기 게이트의 양측의 기판 액티브 표면에 소스/드레인을 영역을 형성하는 단계; 및상기 소스/드레인 영역 표면에 실리사이드막을 형성하는 단계;상기 기판 결과물에 층간절연막을 형성하는 단계;상기 층간절연막의 일부를 식각하여 소자분리막의 모트가 유발되는 영역 및 실리사이드막을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀을 통해 노출된 영역에 재차 이온주입을 실시하여 상기 소오스/드레인 영역을 보다 깊게 만드는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030058738A KR101012438B1 (ko) | 2003-08-25 | 2003-08-25 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030058738A KR101012438B1 (ko) | 2003-08-25 | 2003-08-25 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050022168A true KR20050022168A (ko) | 2005-03-07 |
| KR101012438B1 KR101012438B1 (ko) | 2011-02-08 |
Family
ID=37230159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030058738A KR101012438B1 (ko) | 2003-08-25 | 2003-08-25 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101012438B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103633007A (zh) * | 2012-08-17 | 2014-03-12 | 上海华虹宏力半导体制造有限公司 | 防止浅沟槽隔离边缘硅接触孔漏电的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6309937B1 (en) | 1999-05-03 | 2001-10-30 | Vlsi Technology, Inc. | Method of making shallow junction semiconductor devices |
| US6165871A (en) | 1999-07-16 | 2000-12-26 | Chartered Semiconductor Manufacturing Ltd. | Method of making low-leakage architecture for sub-0.18 μm salicided CMOS device |
| US20020053700A1 (en) * | 1999-07-29 | 2002-05-09 | Arne Watson Ballantine | Semiconductor transistor with multi-depth source drain |
| US6335249B1 (en) * | 2000-02-07 | 2002-01-01 | Taiwan Semiconductor Manufacturing Company | Salicide field effect transistors with improved borderless contact structures and a method of fabrication |
-
2003
- 2003-08-25 KR KR1020030058738A patent/KR101012438B1/ko active IP Right Grant
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| CN103633007A (zh) * | 2012-08-17 | 2014-03-12 | 上海华虹宏力半导体制造有限公司 | 防止浅沟槽隔离边缘硅接触孔漏电的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101012438B1 (ko) | 2011-02-08 |
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| FPAY | Annual fee payment |
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|
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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