KR101102775B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 모스트랜지스터의 제조 공정중 LDD 구조를 가지는 소스/드레인을 제조하는 과정에서 유효 채널의 길이가 줄어드는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 실리콘 기판상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 측벽에 측벽절연막을 형성하는 단계; 상기 측벽절연막이 형성된 게이트 패턴의 양 측면에 소정 두께를 가지는 희생막을 형성하는 단계; 상기 희생막을 마스크로 하여 불순물 주입공정을 진행하여 소스/드레인영역을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 측벽절연막을 마스크로 하여 불순물 주입공정을 진행하여 LDD 구조를 가지는 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
실리콘산화막, 실리콘질화막, 소스/드레인 영역, 측벽절연막, 게이트 패턴, LDD 구조.
Description
도1a 내지 도1g는 종래기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도2는 종래기술에 의해 제조된 반도체 소자의 문제점을 보여주는 전자현미경 사진.
도3a 내지 도3m은 본 발명의 일실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 실리콘 기판 20 : 게이트 절연막
30 : 게이트 전극막 50 : 게이트용 제1 측벽절연막
60 : 게이트용 제2 측벽절연막 70 : 게이트용 희생막
80 : 소스/드레인 영역 90 : LDD 영역
100a : 게이트용 제3 측벽절연막 120a : 게이트용 실리사이드막
120b : 소스/드레인용 실리사이드막
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 반도체 소자중 모스트랜지스터의 제조방법에 관한 것이다.
반도체 소자가 고집적화, 소형화, 고기능화 되어 감에 따라 금속 배선과 접합부와의 사이에 콘택 저항을 낮추고, 게이트 전극의 저항을 낮추기 위한 방안이 연구되어지고 있다.
현재, 콘택플러그의 저항 및 게이트 전극막의 저항을 낮추기 위한 하나의 방안으로 콘택플러그가 다른 도전체와 접하는 접합부 표면과 게이트 전극의 표면에 금속과 실리콘막이 결합한 층인 실리사이드막(silicide layer)을 형성하는 방법을 사용하고 있다.
또한 실리사이드막을 형성하는 방법은 주로 특별히 감광막 패턴등의 마스크 없이 기판상에 특정막이 마스크 역할을 하는 셀프얼라인(self align)된 상태에서 진행하는데, 이 때의 공정을 샐리사이드(salicide) 공정이라고 한다.
한편, 이온주입(Ion Implant)은 반도체소자 제조공정 중 확산(Diffusion) 공정과 더불어 반도체 기판속으로 불순물(Dopant)을 주입하여 전기적 특성을 갖도록하는 공정으로서, 이온주입 공정이 도입되기 전의 불순물 주입은 대부분 확산공정에 의하여 이루어졌으나 반도체 소자가 고집적화, 고밀도화되어가는 현재는 불순물 줄입공정은 주로 이온주입공정이 이용하여 진행된다.
이온주입 공정을 이용하게 되면 기판에 주입되는 불순물의 양을 조절할 수 있고, 주입하는 이온의 에너지를 조절하면 주입된 불순물 깊이를 조절할 수 있어서 균일성 및 재현성이 뛰어나 양산측면에서 유용하다.
도1a 내지 도1g는 종래기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
종래기술에 따른 반도체 소자의 제조 공정은 우선, 도 1a에 도시된 바와 같이, 실리콘 기판(1)상에 게이트 절연막(2)과 게이트 전극막(3)을 순차적으로 증착한다. 여기서 게이트 절연막(2)은 실리콘산화막으로 형성하고, 게이트 전극막(3)은도전성 폴리실리콘막으로 형성한다.
이어서, 게이트 산화막(2) 및 게이트 전극(3)을 패터닝하기 위한 감광막 패턴(4)을 형성한다.
이어서 도1b에 도시된 바와 같이, 감광막 패턴(4)을 이용하여 게이트 절연막(2)과 게이트 전극막(3)을 패터닝한다.
이어서 도1c에 도시된 바와 같이, 감광막 패턴(4)를 제거하고, 게이트 절연막(2)/게이트 전극막(3)으로 적층된 형태의 게이트 패턴(2,3)의 형성으로 인해 노출된 기판(1) 상에 LDD(Lightly Doped Drain)를 위한 소스드레인 영역(5)을 형성한다.
이어서 도1d에 도시된 바와 같이, 게이트 패턴(2,3)의 양측벽에 게이트 측벽절연막(6)을 형성한다.
게이트 측벽절연막은 실리콘산화막으로 형성된 버퍼막(6a)와, 실리콘질화막 (6b)과, 실리콘산화막(6c)가 적층된 형태로 형성된다.
이어서 도1e에 도시된 바와 같이, 게이트 패턴(2,3)의 양측벽에 불순물을 주입하여 소스/드레인 영역(7)을 형성한다.
여기서 LDD 영역(5)은 소스/드레인 영역(7)보다 같은 형의 불순물 농도가 더 낮은 영역이다. LDD 영역(5)은 게이트 패턴의 폭이 좁아짐에 따라 채널의 길이도 줄어들고, 그로 인해 채널에서 발생하는 핫 캐리어(hot carrir)에 의한 문제점을 줄이기 위해 형성되는 영역이다. LDD 영역(5)을 형성함으로서 핫 캐리어가 도달하는 소스/드레인의 접합면의 전기장을 줄어들게 되고, 그로 인해 핫캐리어의 에너지가 줄어들어 핫캐리어에 대한 문제를 해결할 수 있게 하여주는 것이다.
따라서 게이트 측벽절연막(6)은 소스/드레인영역과 접합될 콘택플러그와 게이트 패턴과의 절연을 위한 것뿐만 아니라, LDD영역을 형성하는데 마스크 역할도 하게 된다.
계속해서 살펴보면 도1f에 도시된 바와 같이, 게이트 패턴(2,3,6)의 단차를 따라 금속막(8)을 증착한다.
이어서 도1g에 도시된 바와 같이, 열처리 공정을 진행하여 금속막(8)을 게이트 전극막(3) 및 소스/드레인 이온 영역의 상부면(7)과 각각 반응시켜 실리사이드막(9a, 9b)을 형성한다.
이상에서 살펴본 바와 같이, 종래기술에 의한 반도체 소자의 제조공정은 게이트 패턴(2,3)을 형성한 다음, LDD 영역을 형성하고, 이후에 게이트 패턴의 측벽에 측벽절연막(6)을 형성한 다음, 소스/드레인 영역을 완성시키게 된다.
이 과정에서 실리콘산화막(6a)/실리콘질화막(6b)/실리콘산화막(6c)으로 적층된 측벽절연막(6)을 형성하는 과정에서 LDD 영역을 위한 소스/드레인영역(5)의 불순물이 측면 확산(Lateral diffusion)이 일어나서 이동하게 되고, 그로 인해 모스트랜지스터의 유효 채널(effective channel length)길이가 줄어들게 된다.
모스트랜지스터의 유효 채널길이가 줄어들게 되면, 오프 전류(Off current) 특성과 브레이크 다운(breakdown) 전압 특성이 열화되는 문제점이 발생한다.
특히 피모스트랜지스터의 LDD 영역을 위한 불순물 주입공정에서 B계 불순물을 사용하는데, B계 불순물들은 As, P에 비해 확산성질이 커서 전술한 문제점을 더 가중시킨다.
도2는 종래기술에 의해 제조된 반도체 소자의 문제점을 보여주는 전자현미경 사진이다.
도2를 참조하여 살펴보면, 전술한 바대로 제조된 반도체 소자에서 모스트랜지스터의 유효 채널의 길이가 상당히 줄어든 것을 알 수 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 모스트랜지스터의 제조 공정중 LDD 구조를 가지는 소스/드레인을 제조하는 과정에서 유효 채널의 길이가 줄어드는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함을 목적으로 한다.
본 발명은 실리콘 기판상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 측벽에 측벽절연막을 형성하는 단계; 상기 측벽절연막이 형성된 게이트 패턴의 양 측면에 소정 두께를 가지는 희생막을 형성하는 단계; 상기 희생막을 마스크로 하여 불순물 주입공정을 진행하여 소스/드레인영역을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 측벽절연막을 마스크로 하여 불순물 주입공정을 진행하여 LDD 구조를 가지는 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사항을 용이하게 실시할 수 있을 정도로 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도3a 및 도3k는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 나타낸 단면도이다.
본 실시예에 따른 반도체 소자 제조 공정은 우선, 도2a에 도시된 바와 같이, 실리콘 기판(10)상에 게이트 절연막(20)과 게이트 전극막(30)을 순차적으로 증착한다. 이 때 게이트 절연막(20)은 실리콘산화막으로 형성하고, 게이트 전극막(30)은 도전성 실리콘막으로 형성한다.
이어서, 게이트 패턴을 형성하기 위한 감광막 패턴(40)을 형성한다.
이어서 도3b에 도시된 바와 같이, 감광막 패턴(40)을 식각마스크로 하여 게 이트절연막(20)과 게이트 전극막(30)을 패터닝한다.
이어서 도3c에 도시된 바와 같이, 감광막 패턴(40)을 제거하고, 게이트 패턴(20,30)을 따라 게이트용 제1 측벽절연막(50)을 형성한다. 여기서 제1 측벽절연막은 HLD(High Temperature Low Pressure Dielectric)막의 형태로 형성한다.
다음으로, 도3d에 도시된 바와 같이, 제1 게이트 측벽절연막(50)상에 실리콘질화막으로 제2 게이트 측벽절연막(60)을 형성하고, 그 상부에 게이트용 희생막(70)을 형성한다.
이어서 도3e에 도시된 바와 같이, 등방성 건식 식각공정을 이용하여 게이트용 희생막(70)을 식각하여 게이트 패턴(20,30)의 양측벽에 스페이서(70a)를 형성한다.
이어서 도3f에 도시된 바와 같이, 등방성 건식 식각을 통해 스페이서(70a)와 얼라인되도록 제1 및 제2 게이트 측벽절연막(50,60)을 식각해낸다. 이 때 제1 게이트 측벽절연막(50)을 100Å정도 남도록 공정을 진행하는 것이 바람직하다.
이어서 도3g에 도시된 바와 같이, 게이트 측벽 절연막을 포함하는 게이트 패턴이 마스크 역할이 되도록 하여, 불수물 주입공정을 실시하여 소스/드레인 영역(80)을 형성한다.
다음으로, 도3h에 도시된 바와 같이, 게이트 패턴의 측벽에 스페이서 형태로 되어 있던 희생막(70a)을 습식식각 공정으로 제거한다.
이어서 도3i에 도시된 바와 같이, 이온주입 공정을 소스/드레인 영역에 진행하여 LDD 영역(90)을 형성한다.
이어서, 도3j에 도시된 바와 같이, 측벽절연막을 포함하는 게이트 패턴(20,30,50,60)을 따라 제3 게이트용 측벽절연막(100)을 형성한다. 제3 게이트용 측벽절연막(100)은 후속 실리사이드막 형성공정에서 베리어 역할을 하게 된다.
이어서, 도3k에 도시된 바와 같이, 식각공정을 통해 게이트 패턴의 측벽에만 제3 게이트용 측벽절연막(100)을 남기고 나머지를 제거한다.
이어서, 도3l에 도시된 바와 같이, 측벽절연막을 포함하는 게이트 패턴(20,30,50,60,100a)을 따라 금속막(110)을 형성한다. 여기서, 금속막(110)은 티타늄/코발트 적층구조를 사용하거나, 코발트막(Co) 및 티타늄막(Ti)을 단일층으로 사용할 수 있다.
이어서, 도3m에 도시된 바와 같이, 열공정을 진행하여 금속막(110)을 폴리실리콘막으로 되어 있는 게이트 전극막(30)과, 소스/드레인 영역의 상단면과 반응시켜 각각 실리사이드막(120a, 120b)을 형성한다. 이 때 제3 게이트 측벽절연막(100a)는 실리사이드막 형성공정에서 실리사이드막이 형성되지 않아서 셀프얼라인 공정을 진행할 수 있는 역할을 하게 된다.
이상에서 살펴본 바와 같이, 본 실시예에서와 같이 반도체 장치를 제조하게 되면, 게이트 측벽절연막을 형성하기 전에 LDD 영역을 위한 소스드레인(90)을 게이트 측벽절연막(50,60)을 형성한 이후에 형성하기 때문에 게이트 측벽절연막을 형성하는 과정에서 LDD 영역을 위한 소스/드레인 영역(90)의 불순물이 확산되는 것을 방지할 수 있다.
즉, 게이트 측벽절연막의 형성중 소스/드레인 영역의 불순물, 특히 피타입의 불순물이 수평 확산되는 것을 방지할 수 있어 최종적으로 형성된 모스트랜지스터의 유효채널이 줄어들지 않게 된다.
따라서 최종적으로 제조된 모스트랜지스터의 유효채널이 줄어들지 않기 때문에 오프 전류 특성과 브레이크 다운 전압 특성의 열화가 발생하지 않게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서 모스트랜지스터를 제조하게 되면, 게이트 측벽절연막을 형성하는 과정에서 열공정 때문에 소스/드레인 특히 LDD 영역의 불순물이 확산되는 것을 방지할 수 있어, 최종적으로 형성된 모스트랜지스터의 유효 채널이 줄어드는 것을 방지할 수 있다. 따라서 모스트랜지스터의 오프전류와 브레이크 다운 전압 특성이 열화되지 않아 설계된 대로 동작할 수 있고, 그로 인해 전체적인 반도체 장치의 동작상의 신뢰성이 향상될 것을 기대할 수 있다.
Claims (7)
- 실리콘 기판상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴의 측벽에 측벽절연막을 형성하는 단계;상기 측벽절연막이 형성된 게이트 패턴의 양 측면에 소정 두께를 가지는 희생막을 형성하는 단계;상기 희생막을 마스크로 하여 불순물 주입공정을 진행하여 소스/드레인영역을 형성하는 단계;상기 희생막을 제거하는 단계; 및상기 측벽절연막을 마스크로 하여 불순물 주입공정을 진행하여 LDD 구조를 가지는 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 패턴은 게이트 절연막 및 게이트 전극막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 소스/드레인영역의 상단면과 상기 게이트 전극막상에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 게이트 전극막은 도전성 실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 소스/드레인영역의 상단면과 상기 게이트 전극막상에 실리사이드막을 형성하는 단계는:상기 측벽절연막을 포함하는 게이트 패턴을 따라 금속막을 형성하는 단계; 및열공정을 진행하여 상기 금속막을 상기 게이트 전극막 및 상기 소스/드레인의 상단면과 반응시켜 상기 게이트 패턴상에 제1 실리사이드막을, 상기 소스/드레인의 상단면에 제2 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 측벽절연막을 형성하는 단계는:상기 게이트 패턴의 측벽에 실리콘산화막을 형성하는 단계; 및상기 실리콘산화막상에 실리콘질화막을 형성하여 실리콘산화막상에 실리콘질화막을 형성하여 실리콘산화막/실리콘질화막이 적층된 측벽절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 소스/드레인영역의 상단면과 상기 게이트 전극막상에 실리사이드막을 형성하는 단계는:상기 제1 실리사이드막과 상기 제2 실리사이드막을 형성하는 단계 이전에 상기 측벽절연막 및 상기 게이트 전극막 상에 실리사이드 베리어를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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