KR19990030200A - 커패시터와 ｍｏｓ 트랜지스터를 갖는 반도체 기억소자 - Google Patents

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KR19990030200A
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카즈야 이시하라
마사야 나가타
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쓰지 하루오
샤프 가부시끼가이샤
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Abstract

반도체 기억장치에 있어서, 커패시터부는 폴리실리콘 플러그를 통해 M0S 트랜지스터의 드레인영역에 전기적으로 접속되어 있다. 커패시터부는, 하부 전극, 강유전체 박막 및 상부 전극이 이 순서로 적층되어 있다. TiN 배리어 메탈이 하부 전극과 플러그 사이에 제공된다. 상기 하부 전극은, 하층의 백금-로듐 합금막과, 강유전체 박막에 접하는 상층의 백금-로듐 합금산화막으로 이루어진다.

Description

커패시터와 ＭＯＳ 트랜지스터를 갖는 반도체 기억소자
본 발명은, 커패시터와 M0S 트랜지스터를 구비한 반도체 기억소자, 특히 강유전체 및 고유전체를 유전막으로 하는 커패시터를 구비한 반도체 기억소자에 관한 것이다.
현재, DRAM(Dynamic Random Access Memory)는, 1개의 MOS(Metal Oxide Semiconductor) 트랜지스터와 1개의 커패시터로 구성된 메모리 셀을 갖는 것이 주류이다. 이와 같이 구성되는 DRAM에서, 최근의 고집적화 및 미세화의 요청에 따라, 셀의 용량을 확보하는 것이 점점 어렵게 되고 있다. 이 때문에, 셀 용량을 확보하기 위해 전극면적을 증가시키는 방법을 개발하는 것이 일반적인 동향이다. 특히, 전극구조는 입체화 구조로 구성함으로써 증대된다. 그러나, 이 방법은 제조 프로세스가 대단히 복잡하게 되어, 이 방법에 의해 전극의 용량을 증대시키는 것은 거의 한계에 달했다. 또한, 유전체 자체의 박막화도 거의 한계에 이르렀다. 따라서, 유전체로서 SrTiO3나(Ba,Sr)TiO3등의 고유전율을 갖는 산화물(이하, 고유전체라 함)을 사용하여 셀 용량을 확보하고자 하는 새로운 방법이 개발되고 있다.
한편, 최근의 박막화 기술의 진전에 따라, 반도체메모리와의 조합에 의해, 고밀도 및 고속으로 동작하는 강유전체 비휘발성메모리(FeRAM)의 개발이 활발하다. 강유전체 박막을 사용한 비휘발성메모리는 고속 기입/독출, 저전압동작 및 기입/독출의 반복 내성의 높이 등의 점에서, 종래의 비휘발성메모리인 EPROM, EEPROM, 플래시 메모리로의 치환뿐만아니라, SRAM, DRAM 분야의 치환도 가능한 메모리로서, 실용화를 항한 연구개발이 활발히 행하여지고 있다.
강유전체재료로서는, PbZrTiO3(PZT)나 PZT에 비해 피로특성이 양호하고 저전압 구동이 가능한 SrBi2Ta2O9또는 Bi4Ti3O12가 검토되고 있다. 그러나, 이들의 고유전체나 강유전체의 특성을 인출하기 위해서는, 400∼800℃와 같은 고온에서 산화분위기중에서의 열처리 프로세스가 필요하다.
상술한 바와 같은 재료를 사용하여, 고집적화한 스택형의 DRAM이나 FeRAM을 형성할 때, M0S부와 커패시터부를 서로 전기적으로 접속하기 위해서는, 폴리실리콘(예컨대, 다결정실리콘)으로 형성되는 플러그를 사용하는 방법이 일반적이다. 도 2는 이러한 구성을 갖는 종래의 반도체 기억장치의 단면도를 도시하고 있다.
도 2에서, 부호 21은 실리콘 기판, 22는 게이트전극, 23은 소스영역, 24는 드레인영역, 25는 폴리실리콘 플러그, 26은 LOCOS(LOCal Oxidation of Silicon) 산화막, 27,31은 층간 절연막을 각각 나타낸다. 또한, 부호 28,30,32는 커패시터부의 하부 전극, 강유전체 박막, 상부 전극을 각각 나타내며, 33은 비트라인을 나타낸다.
상기 하부 전극(29)은 고온 성막 프로세스시에 높은 산화반응 내성을 갖는 백금으로 형성되어 있다. 하부 전극(29)과 플러그(25)간에는 배리어 메탈(28)이 제공된다. 이 배리어 메탈(28)은 하부 전극(29)으로 사용하고 있는 백금과 플러그(25)의 실리콘과의 반응을 방지하고, 또한, 강유전체막(또는 고유전체막)(30)을 구성하는 각 원소가 열처리공정중에 하부 전극(29)을 통해 다른 막으로 확산하는 것을 방지하기 위해 필요하다. 상기 배리어 메탈(28)의 재료로서는, 예컨대 TiN이 알려져 있다.
그러나, 배리어 메탈로서, TiN을 사용하면, 고유전체나 강유전체의 열처리시 하부 전극의 백금을 통해 열처리분위기의 산소에 의해 배리어 메탈의 TiN이 용이하게 산화된다. 따라서, 체적변화나 막스트레스가 일어나, TiN과 하부전극의 백금 간에 박리가 발생하거나, 하부전극의 백금 자체의 힐록이나 크랙의 원인으로 될 수 있다. 또한, PZT에 비해 피로특성이 대단히 좋은 SrBi2Ta2O12(SBT)를 비휘발성메모리에 사용하는 경우, PZT에 비해 더욱 고온(700℃)의 열처리가 필요하기 때문에, 백금과 TiN을 조합한 구조는 적용할 수 없다.
또한, 하부 전극재료로서 Pt 대신 PtRh를 사용하는 것도 알려져 있으나(일본 특개평 9-45872호 공보 참조), 이 PtRh도 산소에 대한 배리어로서 충분히 기능하지 않는다.
본 발명은, 고온산화분위기의 열처리에 있어서도, 충분한 산소 배리어성을 갖고, 양호한 오믹(ohmic) 특성을 얻을 수 있는 전극구조를 갖는 반도체 기억소자를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은,
하부 전극과 유전체막 및 상부 전극이 이 순서로 적층된 커패시터부;
소스영역과 드레인영역 및 게이트전극을 갖는 M0S 트랜지스터;
상기 커패시터부와 상기 M0S 트랜지스터의 드레인 영역을 전기적으로 접속하기 위한 플러그; 및
상기 커패시터부의 하부 전극과 상기 플러그 사이에 형성된 배리어 메탈을 구비하고,
상기 하부 전극은, 상기 유전체막에 접하여 형성된 백금과 로듐과의 합금산화막을 포함하는 복수의 막으로 이루어지는 것을 특징으로 하는 반도체 기억소자를 제공한다.
상기 구성에 의해, 산화가스분위기중에서 유전체막을 형성하기위한 열처리에 있어서, 백금과 로듐과의 합금산화막이 산소가 하부 전극을 투과하여 배리어 메탈내로 유입하는 것을 방지한다. 따라서, 배리어 메탈의 산화가 억제되어, 배리어 메탈의 산화에 기인하는 문제, 예를 들면, 하부 전극과 배리어 메탈간의 박리, 하부 전극내의 힐록이나 크랙, 등이 일어나는 것을 방지할 수 있다. 그 결과, 이 반도체 기억 장치는, 커패시터부와 M0S 트랜지스터 사이에 양호한 콘택트를 갖는다.
1 실시예에 있어서, 상기 하부 전극은, 백금-로듐 합금산화막, 및 백금-로듐 합금 또는 백금으로 형성되고 상기 백금-로듐 합금산화막 하방에 위치되는 금속막으로 구성된다.
상기 백금과 로듐과의 합금산화막의 산소의 함유율은, 2%∼30%가 바람직하다.
1 실시예에 있어서, 상기 백금과 로듐과의 합금산화막의 두께는 100∼800Å이고, 상기 금속막의 두께는 100∼1000Å이다.
1 실시예에 있어서, 상기 유전체막은 강유전체막이고, 상기 배리어 메탈은 TiN 및 TaxSi1-xNy(1x0.2, 1≥y0)중 하나로 형성된다.
도 1는 본 발명에 의한 실시예의 반도체 기억소자의 구조 단면도로서, 설명의 편의를 위해, 해칭은 커패시터부와 플러그에만 실시되어 있다.
도 2는 종래 기술에 의한 반도체 기억소자의 구조단면도로서, 설명의 편의를위해, 해칭은 커패시터부와 플러그에만 실시되어 있다.
도 3는 도 1의 반도체 기억장치의 강유전체 특성을 나타낸 그래프이다.
도 1은 본 발명의 1실시예의 반도체 기억소자의 구조단면도로서, 게이트전극(2), 소스영역(3) 및 드레인영역(4)을 갖는 MOS 트랜지스터가 실리콘 기판(1)상에 형성되고, 제1 층간 절연막(7)에 의해 피복되어 있다. 부호 6은 LOCOS(LOCal Oxidation of Silicon) 산화막이다. 상기 MOS 트랜지스터와 커패시터부를 접속하는 폴리실리콘 플러그(5)는 상기 제1 층간 절연막(7)에 형성된다.
커패시터부는, 제1 백금-로듐 합금막(PtRh)(14)과 제1 백금-로듐 합금산화막(PtRhOx)(15)으로 구성되는 하부 전극과, 제2 백금-로듐 합금산화막(PtRhOx)(16)과 제2 백금-로듐 합금막(PtRh)(17)으로 이루어지는 상부 전극과, 상기 상부 및 하부 전극 각각의 제1 및 제2 백금-로듐 합금산화막(PtRhOx)(15,16) 사이에 형성된 강유전체 박막(9)을 갖는다. 상기 폴리실리콘 플러그(5)와 상기 하부 전극 사이에는, 배리어 메탈로서의 질화 티탄(TiN)막(13)과 티탄(Ti)으로 이루어지는 밀착막(12)이 있다. 또한, 도 1에는, 제2 층간 절연막(10)과 비트라인(11) 도시되어 있다. 이 제2 층간 절연막(10)은 막 12, 13, 14, 15, 9의 벽과 제1 층간 절연막(7)의 표면을 커버한다.
이하, 상기 반도체 기억소자의 제조공정을 설명한다.
우선, P형 실리콘 기판(1)에 소자분리를 위한 LOCOS산화막(6)을 500Å 형성하고, 이온주입에 의해, 소스영역(3) 및 드레인영역(4)을 형성한 다음, 게이트전극(2)을 형성한다.
다음, 스택형의 커패시터를 형성하기 위해, 제1 층간 절연막(7)을 CVD (chemical vapor deposition) 법에 의해 5000Å의 두께로 형성하고, 이어서, 직경 0.5μm의 콘택트홀을 상기 제1 층간 절연막(7)에 형성한다.
다음, CVD법에 의해, 콘택트홀이 폴리실리콘으로 충전되도록 폴리실리콘을 전체 면에 퇴적한 다음, CMP(chemical mechanical polishing)법으로 폴리실리콘의 표면을 평탄화한다. 이에 따라, 드레인영역(4)과 커패시터부를 접속하기 위한 폴리실리콘 플러그(5)이 완성된다.
상기 폴리실리콘 플러그(5)상에, DC 마그네트론 스퍼터링법으로, 밀착층(12)으로 되는 TiN막을 200∼300Å, 배리어 메탈로 되는 TiN(13)을 DC 마그네트론 반응성 스퍼터링법으로 약 2000Å를 200℃에서 연속적으로 형성하고, 이어서, RTA (rapid thermal annealing) 장치를 사용하여, 600℃에서 TiN막(13)을 결정화시킨다. 이 배리어 메탈을 형성하지 않고, 직접 폴리실리콘 플러그상에 하부 전극을 형성한 경우, 이 열처리시 하부 전극의 Pt와 폴리실리콘이 반응하여, 양호한 콘택트특성을 얻을 수 없다. 또한, 강유전체막이 SBT인 경우, 700℃의 높은 열처리가 필요하여, 산소가 투과하거나 침투하는 문제가 있다.
다음, 상기 TiN막(13) 위에, DC 마그네트론 스퍼터링법으로 막두께100∼1000Å(바람직하게는 200Å 정도)의 제1 PtRh막(14)을 성막 온도 250℃에서 형성한 다음, DC 마그네트론 반응성 스퍼터링법으로 막두께 100∼800Å(바람직하게는 800Å 정도)의 제1 PtRhOx막(15)을 250℃에서 형성한다. 이에 따라, 하부 전극이 형성된다.
TiN 막(13)의 두께를 2000Å 이하로 하면, 제1 PtRh 막(14)의 백금과 실리콘이 반응하게 된다. 그러나, TiN 막(13)의 두께를 2000Å보다 대폭 증가시키는 것은 커패시터부의 전체 막두께를 증가시키기 때문에 바람직하지 못하다. 따라서, 상술한 바와 같이 TiN 막(13)의 두께는 2000Å 정도가 바람직하다.
또한, 제1 PtRh 막(14)의 두께를 100Å 이하로 하면, 강유전체막을 형성할 때의 산소가스 분위기가 제1 PtRh 막(14)을 투과한다. 그 결과, TlN 막(13)이 산화되어, 양호한 콘택트 특성을 얻을 수 없다. 또한, PtRh막(14)이 1000Å 이상으로 되면, 커패시터부 전체의 막두께를 증가시키게 되기 때문에 바람직하지 못하다.
또한, 제1 PtRhOx막(15)의 두께를 100Å 이하로 하면 강유전체를 형성할 때의 산소가스분위기가 제1 PtRhOx막(17)을 투과한다. 그 결과, TiN막(13)이 산화되어, 양호한 콘택트 특성를 얻을 수 없다. 또한, PtRhOx막(15)을 800Å 이상으로 하면, 커패시터부 전체의 막두께를 증가시키게 되기 때문에 바람직하지 못하다.
형성된 제1 PtRh막(14)의 원소 조성비는 Pt:Rh=90:10이다. 제1 PtRhOx막(15)의 산소 원소의 함유율이 30%를 초과하면, PtRhOx막의 모폴리지(morphology)가 급격히 악화하여, 그 위에 형성되는 강유전막의 결정성이 악화된다. 그 결과, 커패시터 누설전류특성도 대단히 악화된다. 또한, 2% 이하로 되면 강유전체를 형성할 때의 산소가스 분위기가 PtRhOx막을 투과하여, 양호한 콘택트특성을 얻을 수 없다.
상술한 바와 같이 하여 하부 전극을 형성한 후, 강유전체 박막(9)으로서의 SBT(SrBi2Ta2O9)막을 형성한다. 이 SBT막은 유기 금속 분해 성막법(Metal Organic Decomposition:MOD법)에 의해 형성된다. 이 MOD법에 있어서는, 제1 소성을 대기압하의 산소분위기중에서, 600℃, 30분간 행하였다. 그 후, 제2 층간 절연막(10)으로서, CVD법에 의해 실리콘산화막을 형성하고, 커패시터의 상부에 대응하는 위치에 콘택트홀을 드라이에칭법에 의해 형성한 다음, 상부 전극을 형성하였다. 특히, DC 마그네트론 반응성 스퍼터링법으로, 막두께 100∼800Å(바람직하게는 800Å 정도)의 제2 PtRhOx막(16)을 250℃에서 형성한 다음, DC 마그네트론 스퍼터링법으로 막두께100∼1000Å(바람직하게는 200Å 정도)의 PtRh막(17)을 250℃에서 형성했다. 그 후, 이에 따라 형성된 상부 전극을 원하는 치수로 가공한 후, 제2 소성 공정으로서 대기압하의 산소분위기에서, 750℃, 30분간 열처리를 행하였다.
최후로, MOS 트랜지스터의 소스영역(3)에 이르는 콘택트홀을 제1 및 제2 층간 절연막(7,10)을 통해 형성하고, 스퍼터링법에 의해 알루미늄을 형성한 다음, 드라이 에칭법에 의해 가공하여, 비트라인(11)을 형성했다.
상술한 공정에 의해 형성된 커패시터의 강유전체 특성을 측정한 결과, 도 3에 도시한 바와 같이, Pr(잔류분극치)= 13μC/cm2, Ec(항전계)=40 kV/cm의 히스테리시스 루프가 얻어졌다. 이 히스테리시스 루프는 양호한 대칭성을 가지며, 이는 폴리실리콘 플러그와 배리어 메탈 및 하부 전극이 서로 긴밀히 접촉되어, 양호한 오믹 특성이 얻어진다는 것을 입증한다. 또한, 주파수100 kHz, 듀티비 5%의 스트레스 펄스 전압 5V 인가에 의한, 분극반전에 수반되는 피로특성을 측정한 결과, 1011사이클후의 잔류분극치 Pr은 초기치의 97% 이었다. 즉, 초기분극치가 1이라 하면, 펄스인가의 1011사이클후에 있어서도 잔류분극치의 변화는 초기분극치에 대해 0.03만 변화되었다. 이는, 본 반도체 기억장치가 대단히 양호한 피로특성을 갖는 것을 나타내고 있다.
상기 실시예에 있어서, 배리어 메탈로서 TiN을 사용했으나, 유사한 성능을 갖는 탄탈-실리콘 합금의 질화물(TaxSi1-xNy)를 사용해도 좋다. TaxSi1-xNy이 사용될 경우에도 유사한 효과를 얻을 수 있다. TaxSi1-xNy의 조성은, 1x0.2 및 1≥y0인 것이 바람직하다.
또한, 상기 커패시터부는 플러그를 형성하지 않고 실리콘 기판 바로 위에 형성할 수도 있다. 이 경우, 커패시터부의 하부 전극이 상기 강유전체막과 접촉하여 백금-로듐 합금산화막을 구비하고, 배리어 메탈이 하부 전극과 실리콘 기판간에 설치되는 한, 동일한 효과를 얻을 수 있다.
또한, 상기 실시예에 있어서, 상부 전극이 하부 전극과 동일한 구조, 즉, 대칭성을 갖는 것에 의해, 강유전체의 특성(히스테리시스)의 대칭성을 유지하고 있지만, 본 발명은, 상술한 실시예에 한정되는 것이 아니고, 히스테리시스의 대칭성이 유지되는 한, Pt 등의 종래 사용하고 있는 전극재료를 상부 전극의 막 또는 하부 전극의 제1 PtRhOx막(14) 이외의 막의 재료로 사용해도 좋다.
또한, 상기 실시예에 있어서는, 상부 및 하부 전극이 각각 2개의 막을 구비하였지만, 그 이상의 막을 구비해도 좋다.
이상으로 부터 명백한 바와 같이, 본 발명에 의하면, 하부 전극이 유전체막에 접촉하여 PtRhOx막을 구비하기 때문에, 750℃ 정도의 고온 산화기체 분위기에서의 열처리에 있어서도, 배리어 메탈표면이 산화되지 않으며, 또한, 하부 전극 구성원소인 백금과 플러그의 실리콘과의 반응도 억제할 수 있어, 양호한 오믹 콘택트 특성을 갖는 반도체 기억소자를 얻을 수 있다.

Claims (5)

  1. 하부 전극과 유전체막 및 상부 전극이 이 순서로 적층된 커패시터부;
    소스영역과 드레인영역 및 게이트전극을 갖는 M0S 트랜지스터;
    상기 커패시터부와 상기 M0S 트랜지스터의 드레인영역을 전기적으로 접속하기 위한 플러그; 및
    상기 커패시터부의 하부 전극과 상기 플러그 사이에 형성된 배리어 메탈을 구비하고,
    상기 커패시터부의 하부 전극은, 상기 유전체막에 접하여 형성된 백금-로듐 합금산화막을 포함하는 복수의 막을 갖는 것을 특징으로 하는 반도체 기억소자.
  2. 제1항에 있어서, 상기 하부 전극은, 상기 백금-로듐 합금산화막, 및 백금-로듐 합금 또는 백금중 하나로 형성되고 상기 백금-로듐 합금산화막 하방에 위치된 금속막으로 구성되는 것을 특징으로 하는 반도체 기억소자.
  3. 제1항에 있어서, 상기 백금-로듐 합금산화막의 산소의 함유율이 2%∼30%인 것을 특징으로 하는 반도체 기억소자.
  4. 제2항에 있어서, 상기 백금-로듐 합금산화막의 두께는 100∼800Å이고, 상기 금속막의 두께는 100∼1000Å인 것을 특징으로 하는 반도체 기억소자.
  5. 제1항에 있어서, 상기 유전체막은 강유전체막이고, 상기 배리어 메탈은 TiN 및 TaxSi1-xNy (1x0.2, 1≥y0)중 하나로 형성되는 것을 특징으로 하는 반도체 기억소자.
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