KR19990024686A - 셀 인접부에 패드 전극을 갖는 반도체 장치 및 그 제조방법 - Google Patents

셀 인접부에 패드 전극을 갖는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 발명의 반도체 장치는 활성영역과 비활성영역을 갖고 셀부와 셀 인접부로 구성된 반도체 기판과, 상기 셀부에 형성된 제1 게이트 전극과 상기 셀 인접부에 형성된 제2 게이트 전극을 포함한다. 상기 제1 게이트 전극 및 제2 게이트 전극이 형성된 결과물 전면에 형성되어 상기 셀부의 활성영역을 노출하는 제1 콘택홀과 상기 셀 인접부의 활성영역을 노출하는 제2 콘택홀을 갖는 층간절연막과, 상기 셀부의 반도체 기판과 접속된 제1 패드 전극과 상기 셀 인접부의 반도체 기판과 접속된 제2 패드 전극을 구비하여 상기 제2 패드 전극이 금속 콘택홀 형성시 식각깊이를 줄일 수 있다. 본 발명의 반도체 장치는 셀부와 인접한 셀 인접부의 활성영역에 제2 패드 전극을 구비하여 금속 콘택을 위한 금속 콘택홀의 형성시 그 식각 깊이를 감소시킬수 있다.

Description

셀 인접부에 패드 전극을 갖는 반도체 장치 및 그 제조방법
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 셀 인접부에 패드 전극을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로, 적층형 DRAM 반도체 장치의 경우 셀 커패시턴스를 확보하기 위하여 스토리지 노드의 높이를 증가시키는 것이 필연적이다. 상기 스토리지 노드의 높이를 증가시키게 되면 후속의 금속 공정에 부담을 준다. 그 예로, 사진공정시의 초점 심도 마진의 확보, 금속 콘택 형성 공정의 안정성 확보에 어려움이 있다.
특히, 금속 콘택을 위한 금속 콘택홀 형성 공정은 셀 블록(block)의 단차 부위에 근접한 콘택 부위가 주변의 다른 부위에 비하여 식각 깊이가 깊어 식각하는 데 어려움이 많고, 또 후속 배리어 금속층의 단차피복성이 악화되는 문제가 있다.
따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결하기 위하여 셀 블록의 인접부에 패드 전극을 갖는 반도체 장치를 제공하는 데 있다.
또한, 본 발명의 다른 기술적 과제는 상기 반도체 장치를 제조하는 데 적합한 반도체 장치의 제조방법을 제공하는 데 있다.
도 1은 본 발명에 의하여 셀 인접부에 패드 전극을 갖는 반도체 장치를 도시한 단면도이다.
도 2 내지 도 8은 본 발명에 의하여 셀 인접부에 패드 전극을 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치는 활성영역과 비활성영역을 갖고 셀부와 셀 인접부로 구성된 반도체 기판과, 상기 셀부에 형성된 제1 게이트 전극과 상기 셀 인접부에 형성된 제2 게이트 전극을 포함한다. 상기 제1 게이트 전극 및 제2 게이트 전극이 형성된 결과물 전면에 형성되어 상기 셀부의 활성영역을 노출하는 제1 콘택홀과 상기 셀 인접부의 활성영역을 노출하는 제2 콘택홀을 갖는 층간절연막과, 상기 셀부의 반도체 기판과 접속된 제1 패드 전극과 상기 셀 인접부의 반도체 기판과 접속된 제2 패드 전극을 구비하여 상기 제2 패드 전극이 금속 콘택홀 형성시 식각깊이를 줄일 수 있다.
상기 제1 게이트 전극과 제2 게이트 전극의 표면 및 양측면에 스페이서가 더 형성되어 있을 수 있으며, 상기 스페이서의 표면 및 반도체 기판의 표면에 실리콘 질화막이 더 형성되어 있을 수 있다.
또한, 본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 제조방법은 활성영역과 비활성영역으로 한정되어 있고 셀부와 셀 인접부로 구성된 반도체 기판 상에 게이트 전극들을 형성한 후 상기 게이트 전극들이 형성된 반도체 기판의 결과물 전면에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 식각하여 셀부의 제1 게이트 전극과 셀 인접부의 제2 게이트 전극을 각각 노출하는 제1 콘택홀 및 제2 콘택홀을 형성한다. 상기 제1 콘택홀에 매립되는 제1 패드 전극과 상기 제2 콘택홀에 매립되는 제2 패드전극을 형성하여 상기 제2 패드 전극이 금속 콘택홀 형성시 식각깊이를 줄일 수 있다.
상기 게이트 전극들을 형성하는 단계 후에 상기 게이트 전극들의 표면 및 양측면에 스페이서를 형성할 수 있으며, 상기 스페이서는 실리콘 질화막 또는 실리콘 산화막으로 형성한다. 상기 스페이서를 형성하는 단계 후에 상기 스페이서가 형성된 반도체 기판의 전면에 실리콘 질화막을 형성할 수 있다.
본 발명의 반도체 장치는 셀부와 인접한 셀 인접부의 활성영역에 제2 패드 전극을 구비하여 금속 콘택을 위한 금속 콘택홀의 형성시 그 식각 깊이를 감소시킬수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명에 의하여 셀 인접부에 패드 전극을 갖는 반도체 장치를 도시한 단면도이다.
본 발명의 반도체 장치는 반도체 기판(3) 상에 비활성영역(필드산화막이 형성되는 영역: 3)이 형성되어 활성영역이 한정되어 있다. 그리고, 셀부의 반도체 기판(3) 상에 제1 게이트 전극(5a)이 형성되어 있고, 셀 인접부의 반도체 기판(3) 상에 제2 게이트 전극(5b)이 형성되어 있다. 또한, 상기 제1 게이트 전극(5a)과 제2 게이트 전극(5b)의 표면 및 양측면에 스페이서가 형성되어 있고, 상기 셀 인접부에 형성된 제2 게이트 전극(5b) 양측의 반도체 기판(3)에 소오스/드레인 영역(9)이 형성되어 있다.
그리고, 상기 제1 게이트 전극(5a) 및 제2 게이트 전극(5b)이 형성된 결과물 전면에 형성되어 각각 상기 셀부 및 셀 인접부의 활성영역과 접속하는 제1 패드 전극(17a)과 제2 패드 전극(17b)이 형성되어 있다. 특히, 상기 제2 패드 전극은 본 발명의 특징요소로써 후의 금속콘택홀의 형성시 단차를 줄이기 위하여 형성한다. 또한, 상기 제1 패드 전극에 접속하는 비트라인(21), 스토리지 노드(25)가 형성되어 있으며, 상기 스토리지 노드(25) 상에 유전체막(27) 및 플레이트 전극(29)이 형성되어 있다. 상기 제2 패드 전극(17b) 및 반도체 기판(1)에 접속하는 제1 금속층(35a) 및 제2 금속층(35b)이 형성되어 있다. 상기 제1 금속층(35a)은 셀 인접부에 형성되는 금속층이며, 제2 금속층(35b)는 셀 인접부와 이격된 부분, 예컨대 주변회로 부분에 형성된 금속층이다.
도 2 내지 도 8은 본 발명에 의하여 셀 인접부에 패드 전극을 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2을 참조하면, 필드 산화막(1: 비활성영역)에 의하여 한정된 활성영역을 갖는 반도체 기판(3) 상에 복수의 게이트 전극들(5a, 5b)을 형성한다. 상기 복수의 게이트 전극들(5a,5b)은 셀부의 제1 게이트 전극(5a)과 셀 인접부의 제2 게이트 전극(5b)으로 구분된다. 이어서, 상기 제1 게이트 전극(5a)과 제2 게이트 전극(5b)의 표면 및 양측벽에 스페이서(7)를 형성한다. 상기 스페이서(7)는 실리콘 질화막을 이용하여 형성한다. 본 실시예에서는 실리콘 질화막을 스페이서로 이용하였으나, 실리콘 산화막을 이용할 수 도 있다. 계속하여, 상기 셀 인접부의 제2 게이트 전극 (5b) 양측의 반도체 기판(3) 표면에 소오스/드레인 영역(9)을 형성한다.
도 3를 참조하면, 상기 스페이서(7)가 형성된 결과물 전면에 식각방지막(11)을 실리콘 질화막으로 형성한다. 상기 식각방지막(11)을 형성하는 이유는 후에 진행될 산화막 계열의 층간절연막의 식각시 상기 스페이서(7)가 형성되어 있지 않은 필드산화막(1)이 식각되는 것을 방지하기 위함이다. 상기 식각방지막(11)은 후공정에서 형성되는 산화막 계열의 층간절연막과 실리콘 질화막간의 식각선택비와 셀부 내의 제1 게이트 전극들(5a)간의 갭을 메우지 않은 조건을 고려하여 5∼30㎚의 두께로 형성한다. 계속하여, 상기 식각방지막(11) 및 스페이서(7)가 형성된 결과물 전면에 제1 층간절연막(13)을 형성한다. 상기 제1 층간절연막(13)은 실리콘 질화막에 대해 선택적으로 식각이 가능하고 제1 게이트 전극들(5a) 사이의 갭을 보이드 없이 메울수 있는 산화막 계열의 막, 예컨대 BPSG막 또는 플라즈마 산화막으로 형성한다. 본 실시예에서는 제1 층간절연막(13)으로 BPSG막을 증착한 후 850℃에서 30분간 플로우한 후 화학기계적연마하였다.
도 4를 참조하면, 상기 제1 층간절연막(13)을 식각하여 상기 셀부 및 셀 인접부의 활성영역을 노출시키는 패드 콘택홀(15a, 15b)을 형성한다. 상기 패드 콘택홀(15a, 15b)은 셀부의 활성영역을 노출하는 제1 콘택홀(15a)과 셀 인접부의 활성 영역을 노출하는 제2 콘택홀(15b)로 구분된다.
도 5를 참조하면, 상기 셀부의 제1 콘택홀(15a)에 매립되는 제1 패드 전극(17a)과 셀 인접부의 제2 콘택홀(15b)에 매립되는 제2 패드 전극(17b)을 형성한다. 상기 제2 패드 전극(17b)은 셀 인접부가 후공정의 스토리지 노드의 단차에 의하여 금속 배선공정의 금속 콘택홀의 깊이를 크게 증가시키므로 주변회로부에 비하여 금속 콘택홀의 깊이가 깊은 셀 인접부에 형성하는 것이다.
도 6을 참조하면, 상기 제1 패드 전극(17a) 및 제2 패드 전극(17b)이 형성된 결과물 전면에 제2 층간절연막(19)을 형성한다. 이어서, 상기 제2 층간절연막(19)을 식각하여 상기 셀부의 제1 게이트 전극(17a)을 노출하는 비트 라인 콘택홀을 형성한다. 이어서, 상기 비트라인 콘택홀에 매립되어 상게 제1 패드 전극(17a)에 접속하는 비트라인(21)을 형성한다.
도 7을 참조하면, 상기 비트라인(21)이 형성된 결과물 전면에 제3 층간절연막(23)을 형성한다. 이어서, 상기 제3 층간절연막(23)을 식각하여 상기 셀부의 제1 게이트 전극(17a)을 노출하는 스토리지 노드 콘택홀을 형성한다. 이어서, 제3 층간 절연막(23) 상에 상기 스토리지 노드 콘택홀에 접속하는 스토리지 노드(25)를 형성한다. 계속하여, 상기 스토리지 노드(25) 상에 유전체막(27) 및 플레이트 전극(29)을 형성한다. 본 실시예에서, 상기 스토리지 노드(25) 및 플레이트 전극(29)은 폴리실리콘막으로 형성한다.
도 8을 참조하면, 상기 플레이트 전극(29)이 형성된 결과물 전면에 제4 층간졀연막(31)을 형성한다. 이어서, 상기 제4 층간절연막(31), 제3 층간절연막(23), 제2 층간절연막(19)을 식각하여 상기 셀 인접부의 제2 패드전극(17b)을 노출함과 동시에 상기 제1 층간절연막(13)도 식각하여 반도체 기판(3)의 활성영역을 노출하는 금속 콘택홀(33a, 33b)을 형성한다. 상기 금속 콘택홀(33a, 33b)는 셀 인접부에 형성되는 제1 금속콘택홀(33a)와 상기 제1 금속콘택홀(33a)과 이격된 통상의 제2 금속콘택홀(33b), 예컨대 주변회로 영역에 형성되는 금속콘택홀로 구분할 수 있다.
그런데, 본 발명의 셀 인접부에 형성되는 제1 금속콘택홀(33a)은 제2 패드전극(17b) 상에 형성되기 때문에 콘택홀의 단차를 줄일 수 있어 신뢰성있게 형성할 수 있다. 계속하여, 도 1에 도시한 바와 같이 상기 제1 금속콘택홀 및 제2 금속콘택홀에 매립되는 금속층을 형성한다.
상술한 바와 같이 본 발명의 반도체 장치는 셀부와 인접한 셀 인접부의 활성영역에 패드 전극을 구비하여 금속 콘택을 위한 금속 콘택홀의 형성시 그 식각 깊이를 감소시키면서도 전기적인 콘택을 형성할 수 있다.
이상, 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

Claims (9)

  1. 활성영역과 비활성영역을 갖고 셀부와 셀 인접부로 구성된 반도체 기판;
    상기 셀부에 형성된 제1 게이트 전극과 상기 셀 인접부에 형성된 제2 게이트 전극;
    상기 제1 게이트 전극 및 제2 게이트 전극이 형성된 결과물 전면에 형성되어 상기 셀부의 활성영역을 노출하는 제1 콘택홀과 상기 셀 인접부의 활성영역을 노출하는 제2 콘택홀을 갖는 층간절연막; 및
    상기 셀부의 반도체 기판과 접속된 제1 패드 전극과 상기 셀 인접부의 반도체 기판과 접속된 제2 패드 전극을 구비하여 상기 제2 패드 전극이 금속 콘택홀 형성시 식각깊이를 줄일 수 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 게이트 전극과 제2 게이트 전극의 표면 및 양측면에 스페이서가 더 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 스페이서의 표면 및 반도체 기판의 표면에 실리콘 질화막이 더 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 활성영역과 비활성영역으로 한정되어 있고 셀부와 셀 인접부로 구성된 반도체 기판 상에 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들이 형성된 반도체 기판의 결과물 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 셀부의 제1 게이트 전극과 셀 인접부의 제2 게이트 전극을 각각 노출하는 제1 콘택홀 및 제2 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀에 매립되는 제1 패드 전극과 상기 제2 콘택홀에 매립되는 제2 패드전극을 형성하는 단계를 구비하여 상기 제2 패드 전극이 금속 콘택홀 형성시 식각깊이를 줄일 수 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 게이트 전극들을 형성하는 단계 후에 상기 게이트 전극들의 표면 및 양측면에 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제5항에 있어서, 상기 스페이서는 실리콘 질화막 또는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제5항에 있어서, 상기 스페이서를 형성하는 단계 후에 상기 스페이서가 형성된 반도체 기판의 전면에 실리콘 질화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제4항에 있어서, 상기 층간절연막은 BPSG막 또는 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 활성영역과 비활성영역으로 한정되어 있고 셀부와 셀 인접부로 구성된 반도체 기판 상에 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들이 형성된 반도체 기판의 결과물 전면에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 식각하여 셀부의 제1 게이트 전극과 셀 인접부의 제2 게이트 전극을 각각 노출하는 제1 콘택홀 및 제2 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀에 매립되는 제1 패드 전극과 상기 제2 콘택홀에 매립되는 제2 패드전극을 형성하는 단계;
    상기 제1 패드 전극 및 제2 패드 전극이 형성된 결과물 전면에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막을 식각하여 상기 셀부의 제1 게이트 전극을 노출하는 비트 라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀에 매립되어 상게 제1 패드 전극에 접속하는 비트라인을 형성하는 단계;
    상기 비트라인이 형성된 결과물 전면에 제3 층간절연막을 형성하는 단계;
    상기 제3 층간절연막을 식각하여 상기 셀부의 제1 게이트 전극을 노출하는 스토리지 노드 콘택홀을 형성하는 단계;
    상기 제3 층간절연막 상에 상기 스토리지 노드 콘택홀에 접속하는 스토리지 노드를 형성하는 단계;
    상기 스토리지 노드 상에 유전체막 및 플레이트 전극을 형성하는 단계;
    상기 플레이트 전극이 형성된 결과물 전면에 제4 층간졀연막을 형성하는 단계; 및
    상기 제4 층간절연막, 제3 층간절연막, 제2 층간절연막을 식각하여 상기 셀 인접부의 제2 패드전극을 노출함과 동시에 반도체 기판의 활성영역을 노출하는 금속 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331848B1 (ko) * 1999-07-20 2002-04-09 박종섭 반도체 소자의 콘택 패드 형성 방법

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