KR100525967B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

Abstract

용량이 증가된 커패시터를 포함하는 반도체 장치 및 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판 상에 형성된 절연막 패턴, 상기 절연막의 소정 부위에 구비되어 상기 기판과 접속하는 금속 플러그, 상기 금속 플러그와 인접하는 절연막이 상기 기판이 노출되지 않을 정도로 제거된 형상을 갖고, 상기 금속 플러그의 측면을 노출시키는 고리형의 하부 전극용 콘택홀, 상기 하부 전극용 콘택홀의 내부 표면 및 상기 금속 플러그 외부 표면에 형성된 하부 전극, 상기 하부 전극 및 상기 절연막 상부면에 형성된 유전막 및 상기 유전막 상에 상부 전극을 구비하는 반도체 장치를 제공한다. 상기 하부 전극의 표면적 증가로 커패시터의 축적 용량이 증가되는 효과가 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{semiconductor device and method for the same}

본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 대용량을 갖는 커패시터를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.

메모리 셀 영역의 축소에 따른 셀 커페시턴스의 감소는 반도체 메모리 장치의 집적도 증가를 어렵게 한다. 셀 커페시턴스의 감소는 메모리 셀의 데이터 독출 능력(readability)을 열화시키고 소프트 에러율(soft error rate)을 증가시키며, 반도체 메모리 장치가 저전압에서 동작하는 것을 어렵게 한다. 이에 따라, 셀이 차지하는 면적에 영향을 미치지 않으면서 셀 커페시턴스를 증가시키기 위한 여러 가지 기술들이 개발되고 있다.

한정된 셀 영역 내에서 커페시턴스를 증가시키기 위한 구조적인 방법으로는 커패시터의 하부 전극을 실린더 형상으로 형성하여 커패시터의 유효 면적을 증가시키는 방법을 사용하고 있다.

도 1은 종래의 실린더형의 커패시터를 포함하는 반도체 장치를 나타내는 단면도이다.

도 1에 도시된 실린더형의 커패시터(10)에서 상기 커패시턴스를 증가시키기 위해서는 상기 하부 전극(10a)의 높이를 최대한으로 높게 형성하여야 한다.

그러나, 상기 하부 전극의 높이를 증가시키기 위해서는 상기 하부 전극 형성용 콘택홀을 형성하기 위한 식각 깊이가 매우 깊어지므로 식각 공정 시의 불량이 발생하기 쉽다. 또한, 상기 커패시터의 하부 전극이 높은 실린더 형상을 갖는 경우, 구조가 불안정하여 상기 하부 전극의 쓰러짐이나 기울어짐 등의 불량이 발생하기 쉽다. 때문에, 상기 하부 전극의 높이를 증가시키는데도 한계가 있을 것으로 생각된다.

따라서, 본 발명의 제1 목적은 대용량을 갖는 커패시터를 포함하는 반도체 장치를 제공하는데 있다.

본 발명의 제2 목적은 대용량을 갖는 커패시터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.

상기한 제1 목적을 달성하기 위하여 본 발명은,

반도체 기판 상에 형성된 절연막 패턴;

상기 절연막의 소정 부위에 구비되어 상기 기판과 접속하는 금속 플러그;

상기 금속 플러그와 인접하는 절연막이 상기 기판이 노출되지 않을 정도로 제거된 형상을 갖고, 상기 금속 플러그의 측면을 노출시키는 고리형의 하부 전극용 콘택홀;

상기 하부 전극용 콘택홀의 내부 표면 및 상기 금속 플러그 외부 표면에 형성된 하부 전극;

상기 하부 전극 및 상기 절연막 상부면에 형성된 유전막; 및

상기 유전막 상에 상부 전극을 구비하는 반도체 장치를 제공한다.

상기한 제2 목적을 달성하기 위하여 본 발명은,

반도체 기판 상에 형성된 절연막 패턴;

상기 절연막 패턴의 소정 부위에 상기 기판과 접속하는 금속 플러그를 형성하는 단계;

상기 금속 플러그와 인접하는 절연막 패턴 부위를 상기 기판이 노출되지 않을 정도로 제거하여, 상기 금속 플러그의 측면을 노출시키는 고리형의 하부 전극용 콘택홀을 형성하는 단계;

상기 하부 전극용 콘택홀의 내부 표면 및 상기 금속 플러그 외부 표면에 하부 전극을 형성하는 단계;

상기 하부 전극 및 상기 절연막 상부면에 유전막을 형성하는 단계; 및

상기 유전막 상에 상부 전극을 구비하는 반도체 장치의 제조 방법을 제공한다.

상기 방법에 의하면, 상기 하부 전극이 상기 하부 전극용 콘택홀 표면 뿐 아니라 상기 금속 플러그 외부 표면에도 형성되므로 상기 하부 전극의 표면적이 증가된다. 따라서, 상기 커패시터의 용량이 증가되는 효과가 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 2는 본 발명의 일실시예에 따른 반도체 장치의 단면도이다.

도 2를 참조하면, 액티브 및 필드(100a) 영역이 구분된 기판(100) 상에 게이트 및 소오스/드레인을 포함하는 MOS 트렌지스터(102)들을 구비한다. 상기 게이트는 게이트 절연막 및 게이트 전극을 포함한다.

상기 게이트를 매몰하는 제1 층간 절연막(104)이 구비된다. 상기 제1 층간 절연막(104)은 실리콘 산화물로 이루어진다. 상기 제1 층간 절연막(104)의 상부면은 평탄한 형상을 갖는다.

상기 제1 층간 절연막(104) 상에는 식각 저지막(106)이 구비된다. 상기 식각 저지막(106)은 실리콘 산화물과 높은 식각 선택비를 갖는 실리콘 질화물로 이루어진다. 예컨대, 상기 식각 저지막(106)은 SiN막 또는 SiON 막으로 이루어진다.

상기 식각 저지막(106) 상에는 제2 층간 절연막(108)이 구비된다. 상기 제2 층간 절연막(108)은 실리콘 산화물로 이루어진다. 상기 제2 층간 절연막(108)은 커패시터의 하부 전극 높이와 실질적으로 동일한 높이를 갖는다.

상기 제2 층간 절연막(108), 식각 저지막(106) 및 제1 층간 절연막(104)의 소정 부위를 통과하여 상기 기판(100) 표면과 접속하는 금속 플러그(110)들을 구비한다. 상기 금속 플러그(110)들은 상기 MOS 트렌지스터(102)의 소오스(102a) 및 드레인(102b)과 접속한다. 상기 금속 플러그(110)는 티타늄 또는 티타늄 질화막으로 이루어지는 베리어막 및 상기 베리어막 상에 구비되는 텅스텐막으로 이루어질 수 있다.

상기 금속 플러그(110)와 인접하는 제2 층간 절연막(108)이 상기 식각 저지막(106)이 노출되도록 제거된 형상을 갖고, 상기 금속 플러그(110)의 측면을 노출시키는 고리형의 하부 전극용 콘택홀(112)이 구비된다. 상기 하부 전극용 콘택홀(112)은 도시된 바와 같이, 상기 드레인(102b)과 접속하는 금속 플러그(110)에만 선택적으로 형성될 수 있다. 또는, 도시하지는 않았으나 상기 하부 전극용 콘택홀(112)은 상기 소오스와 접속하는 금속 플러그에만 선택적으로 형성될 수도 있다.

상기 하부 전극용 콘택홀(112)의 내부 표면 및 상기 콘택홀(112) 내에 위치하는 상기 금속 플러그(110) 외부 표면에는 하부 전극(120)이 구비된다. 상기 하부 전극(120)은 금속 물질로 이루어진다.

상기 하부 전극(120) 및 상기 제2 층간 절연막(108) 상부면에는 유전막(122)이 구비된다.

상기 유전막(122) 상에 상부 전극(124)이 구비된다. 상기 상부 전극(124)은 금속 물질로 이루어진다.

상기 금속 플러그(110) 및 상부 전극(124)과 접속하는 도전성 라인(130)이 구비된다.

상기 커패시터는 상기 하부 전극용 콘택홀(112)의 내부 표면 및 금속 플러그(110)의 외부 표면까지 하부 전극(120)이 형성되므로, 상기 하부 전극(120)의 표면적이 증가된다. 따라서, 상기 커패시터의 용량이 증가된다.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.

도 3a를 참조하면, 기판 상에 통상의 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역을 구분한다.

이어서, 상기 기판(100) 상에 게이트 및 소오스/드레인을 포함하는 MOS 트렌지스터(102)를 형성한다. 구체적으로, 게이트 산화막 패턴, 게이트 전극막 패턴 및 하드 마스크 패턴으로 구성되는 게이트를 형성한다. 이어서, 상기 게이트 양측 기판 아래로 불순물 이온을 주입하여 소오스/드레인(102a, 102b)을 형성한다.

이어서, 상기 MOS 트렌지스터(102)를 매몰하는 제1 층간 절연막(104)을 형성한다. 상기 제1 층간 절연막(104)은 실리콘 산화물을 증착시켜 형성한다. 상기 제1 층간 절연막(104)을 형성한 이 후에 상기 제1 층간 절연막(104)의 상부면을 연마하여 표면을 평탄화시킨다.

이어서, 상기 제1 층간 절연막(104) 상에 식각 저지막(106)을 형성한다. 상기 식각 저지막(106)은 실리콘 산화물과 높은 식각 선택비를 갖는 물질을 증착시켜 형성한다. 상기 식각 저지막(106)은 실리콘 질화물 또는 실리콘 산화 질화물로 형성할 수 있다.

이어서, 상기 식각 저지막(106)상에 제2 층간 절연막(108)을 형성한다. 상기 제2 층간 절연막(108)은 실리콘 산화물을 증착시켜 형성한다. 상기 제2 층간 절연막(108)은 형성하고자하는 커패시터 하부 전극의 높이보다는 더 두껍게 형성한다.

도 3b를 참조하면, 상기 제2 층간 절연막(108)의 소정 부위를 식각하고, 순차적으로 식각 저지막(106) 및 제1 층간 절연막(104)을 식각하여 상기 기판의 소오스 및 드레인 상부면을 노출시키는 콘택홀을 형성한다.

이어서, 상기 콘택홀의 표면 및 상기 제2 층간 절연막(108) 상부면에 얇은 두께로 베리어 금속막(110a)을 형성한다. 상기 베리어 금속막(110a) 상에 상기 콘택홀을 매몰하도록 텅스텐막(110b)을 형성한다. 그리고, 상기 콘택홀 내에만 텅스텐 물질이 남아있도록 상기 제2 층간 절연막(108)의 상부면에 형성된 베리어 금속막(110a) 및 텅스텐막(110b)을 연마에 의해 제거한다. 따라서, 상기 제2 층간 절연막(108), 식각 저지막(106) 및 제1 층간 절연막(104)을 관통하여 상기 기판의 소오스 및 드레인(102a, 102b)과 접속하는 금속 플러그(110)가 형성된다.

도 3c를 참조하면, 상기 금속 플러그(110)들 중에서, 커패시터의 하부 전극과 접속하는 금속 플러그(110)와 인접하는 제2 층간 절연막(108)을 선택적으로 식각하여 고리형의 하부 전극용 콘택홀(112)을 형성한다. 즉, 상기 하부 전극용 콘택홀(112)은 상기 드레인(102b)과 접속하는 금속 플러그(110)가 내부에 위치하도록 형성할 수 있다. 또는, 상기 하부 전극용 콘택홀(112)은 상기 드레인(102b)과 접속하는 금속 플러그(110)가 내부에 위치하도록 형성할 수도 있다.

구체적으로, 상기 금속 플러그(110)와 인접하는 제2 층간 절연막(108)을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 하고, 상기 금속 플러그(110)와의 식각 선택비가 높은 조건 및 상기 식각 저지막(106)과의 식각 선택비가 높은 조건으로 상기 제2 층간 절연막(108)을 식각한다. 이 때, 상기 금속 플러그(110)는 거의 식각되지 않으면서, 상기 금속 플러그(110)와 인접한 제2 층간 절연막(108)이 식각되어 상기 금속 플러그(110)의 외부 표면이 노출된다. 따라서, 평면이 고리형을 갖는 하부 전극용 콘택홀(112)이 형성된다. 그리고, 상기 하부 전극용 콘택홀(112)의 저면에는 상기 식각 저지막(106)이 노출되어 있다.

도 3d를 참조하면, 상기 하부 전극용 콘택홀(112)의 내부 표면, 상기 하부 전극용 콘택홀(112) 내부에 위치한 금속 플러그(110) 외부 표면 및 상기 제2 층간 절연막(108)의 표면상에 하부 전극용 금속막을 형성한다. 이어서, 상기 하부 전극용 콘택홀(112)의 내부 표면, 및 상기 금속 플러그(110) 외부 표면에만 상기 하부 전극용 금속막이 남아있도록 패터닝하여 각 커패시터의 노드를 분리한다. 따라서, 상기 하부 전극용 콘택홀(112)의 내부 표면, 상기 하부 전극용 콘택홀(112) 내에 위치하는 금속 플러그(110) 외부 표면에는 금속 물질로 이루어지는 하부 전극(120)이 형성된다.

도 3e를 참조하면, 상기 하부 전극(120) 및 상기 제2 층간 절연막(108) 상부면에 유전막(122)을 형성한다. 이어서, 상기 유전막(122) 상에 상부 전극(124)을 형성한다. 상기 상부 전극(124)은 금속 물질로 형성한다. 이어서, 상기 유전막(122) 및 상부 전극(124)을 패터닝한다. 상기 공정을 수행하여, 금속, 유전막 및 금속으로 이루어지는 커패시터가 형성된다.

도 3f를 참조하면, 상기 상부 전극(124)을 매몰하도록 제3 층간 절연막(128)을 형성한다. 이어서, 상기 상부 전극(124) 및 커패시터가 형성되지 않은 금속 플러그(110)와 각각 연결되는 도전성 라인(130)을 형성한다.

상기 공정에 의해 형성되는 반도체 장치는 금속, 유전막 및 금속으로 이루어지는 커패시터를 포함한다. 상기 커패시터는 하부 전극이 상기 하부 전극용 콘택홀의 내부 표면 뿐 아니라 상기 하부 전극용 콘택홀 내부에 위치한 금속 플러그 외부 표면에까지 형성되므로 용량이 매우 증가된다.

상술한 바와 같이 본 발명에 의하면, 축적 용량이 증가되는 금속, 유전막 및 금속으로 이루어지는 커패시터를 형성할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래의 실린더형의 커패시터를 포함하는 반도체 장치를 나타내는 단면도이다.

도 2는 본 발명의 일실시예에 따른 반도체 장치의 단면도이다.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 기판 102 : MOS 트렌지스터

104 : 제1 층간 절연막 106 : 식각 저지막

108 : 제2 층간 절연막 110 : 금속 플러그

112 : 하부 전극용 콘택홀 120 : 하부 전극

122 : 유전막 124 : 상부 전극

Claims (10)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. MOS트렌지스터가 구비된 반도체 기판 상에 절연막 패턴을 형성하는 단계;

   상기 절연막 패턴에 상기 트렌지스터의 소오스/드레인 영역과 접속하는 금속 플러그를 형성하는 단계;

   상기 드레인 영역과 접속하는 금속 플러그와 인접하는 절연막 패턴 부위를 상기 기판이 노출되지 않을 정도로 제거하여, 상기 드레인 영역과 접속하는 금속 플러그의 외부 표면을 노출시키는 고리형의 하부 전극용 콘택홀을 형성하는 단계;

   상기 하부 전극용 콘택홀의 내부 표면 및 상기 드레인 영역과 접속하는금속 플러그 외부 표면에 선택적으로 금속 물질로 이루어지는 하부 전극을 형성하는 단계;

   상기 하부 전극 및 상기 절연막 패턴 상부면에 유전막을 형성하는 단계;

   상기 유전막 상에 금속 물질로 이루어지는 상부 전극을 형성하는 단계;

   상기 상부 전극, 소오스 영역과 접속하는 금속 플러그 및 절연막 패턴을 덮는 상부 절연막 패턴을 형성하는 단계; 및

   상기 상부 절연막 패턴에 상기 상부 전극, 소오스 영역과 접속하는 금속 플러그를 전기적으로 연결하는 도전성 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 제5항에 있어서, 상기 절연막 패턴은 제1 층간 절연막, 식각 저지막 및 제2 층간 절연막으로 이루이지는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제6항에 있어서, 상기 하부 전극용 콘택홀은 상기 식각 저지막이 저면에 노출되도록 상기 제2 층간 절연막을 식각하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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