KR19990023634A - 반도체 장치 및 반도체 표시 장치 - Google Patents

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Abstract

본 발명의 반도체 장치는 공급된 신호의 감마 보정을 실시하기 위한 제어 회로, 및 감마 보정에 사용되는 데이터를 저장하기 위한 메모리를 포함한다. 제어 회로 및 메모리는 TFT로 구성되고, 동일 절연 기판상에 일체식으로 형성된다. 반도체 장치는 매트릭스에 배열된 다수의 TFT에 화소 영역; 다수의 TFT 스위칭을 위한 구동기; 화상 신호를 공급하기 위한 화상 신호 공급원; 화상 신호의 감마 보정을 실시하기 위한 제어 회로; 및 화상 신호의 감마 보정에 사용되는 데이터를 저장하기 위한 메모리를 포함한다. 다수의 TFT, 구동기, 제어 회로, 및 메모리는 동일 절연 기판상에 일체식으로 형성된다.

Description

반도체 장치 및 반도체 표시 장치
본 발명은 반도체 장치 및 반도체 표시 장치에 관한 것이다. 특히, 본 발명은 데이터 저장을 위한 비휘발성 메모리와 다른 논리 회로들을 SOI(Silicon On Insulator) 기술을 사용함으로써 절연 기판상에 일체식으로 형성되는 반도체 장치에 관한 것이다. 또한, 본 발명은 구동 회로 및 메모리와 같은 화소 및 주변 회로를 SOI 기술을 사용함으로써 절연 기판상에 일체식으로 형성하는 반도체 표시 장치에 관한 것이다.
최근, 박막 트랜지스터(이하 TFT로 간주한다)와 같은 반도체 장치를, 값싼 유리 기판상에 반도체 박막을 형성하는 제조 기술이 급속히 발전했다. 그 이유는 액티브 매트릭스형 액정 표시 패널(액정 패널)에 대한 수요의 증가에 있다.
액티브 매트릭스형 액정 패널은 매트릭스에 배열된 수십 내지 수백막 화소 영역 각각에 TFT를 배치하고, 각각의 화소 전극을 출입하는 전하는 TFT의 스위치 기능에 의해 제어되는 방식으로 구성된다.
도 14는 종래의 액티브 매트릭스형 액정 표시 장치를 나타낸다. 도 14에 나타낸 것처럼, 종래의 액티브 매트릭스형 액정 표시 장치는 소스 라인측 구동기(1401), 게이트 라인측 구동기(1402), 매트릭스에 배열된 다수의 화소 TFT(1403), 및 화상 신호 라인(1404)을 포함한다.
소스 라인측 구동기 및 게이트 라인측 구동기는 시프트 레지스터, 버퍼 회로등을 포함하고 최근에는 액티브 매트릭스 회로와 동일 기판상에 일체식으로 형성된다.
유리 기판상에 형성된 비정질 규소를 사용하는 박막 트랜지스터가 액티브 매트릭스 회로에 배치된다.
석영을 기판으로 사용하고 박막 트랜지스터를 다결정성 규소막에 형성하는 구조가 공지되어 있다. 이 경우에, 주변 구동 회로 및 액티브 매트릭스 회로는 석영 기판상에 형성된 박막 트랜지스터로 구성된다.
또한 결정성 규소막을 사용하는 박막 트랜지스터를 레이저 어닐링과 같은 기술을 사용함으로써 유리 기판상에 형성하는 기술이 공지되어 있다. 상기 기술을 사용하는 경우, 액티브 매트릭스 회로 및 주변 구동 회로를 유리 기판상에 집적화할 수 있다.
도 14에 나타낸 구조에서, 화상 신호 라인(1404)에 공급된 화상 신호는 소스 라인측 구동기(수평 주사를 위한 시프트 레지스터)의 시프트 레지스터 회로로부터의 신호에 의해 선택된다. 이때 지정된 화상 신호가 해당 소스 신호 라인에 공급된다.
소스 신호 라인에 공급된 화상 신호는 화소의 박막 트랜지스터에 의해 선택되고 지정된 화소 전극으로 기록된다.
화소의 박막 트랜지스터는 게이트 신호 라인을 통해 게이트 라인측 구동기(수직 주사를 위한 시프트 레지스터)의 시프트 레지스터로부터 공급된 선택 신호에 의해 작동한다.
상기 동작은 소스 라인측 구동기의 시프트 레지스터로부터의 신호 및 게이트 신호 라인측 구동기의 시프트 레지스터로부터의 신호에 따라 적절한 시기에서 연속적으로 반복되어, 정보가 매트릭스에 배열된 각각의 화소로 연속적으로 기록된다.
최근에, 액티브 매트릭스형 액정 표시 장치는 노트 크기 만한 퍼스널 컴퓨터용으로 사용된다. 퍼스널 컴퓨터에서의, 다중-계조(gradation) 액정 표시 장치는 소프트웨어의 다수 부품을 동시 동작시키거나 디지털 카메라로부터 화상을 기록하고 처리하는 기능을 실현시키는 것이 요구된다.
또한, 고선명도 텔레비전 신호와 같은 텔레비전 신호를 투사할 수 있고 대형 화면을 처리할 수 있는 액정 영사기에 대한 수요가 증가되고 있다. 이뿐만 아니라, 공급된 화상의 질이 계조 표시의 미세한 정도에 따라 좌우된다.
이처럼, 고 화상질을 제공하는 목적을 위해서, 계조 표시의 정도가 미세하게 이루어지는 것이 중요하다. 계조 표시의 방법으로서, 소스 라인에 비디오 신호 또는 텔레비전 신호와 같은 아날로그 신호를 공급하는 경우와 퍼스널 컴퓨터 또는 그와 같은 것으로부터의 데이터 신호와 같은 디지털 신호를 공급하는 경우가 있다.
상기 언급된 것처럼, 아날로그 계조에서, 화상 신호 라인에 공급되는 아날로그 화상 신호는 소스 구동기로부터의 신호에 따라 연속적으로 선택되고, 지정된 화상 신호가 해당 소스 라인에 공급된다.
디지털 계조에서, 화상 신호 라인에 공급되는 디지털 신호가 연속적으로 선택되고, 선택된 신호가 D/A 전환된 후, 지정된 화상 신호가 해당 소스 라인에 공급된다.
액정 표시 장치의 경우. 어떠한 계조 표시가 사용되더라도, 액정에 공급된 전압(V)과 투과광 강도 사이에는 도 15에 점선으로 나타낸 것과 같은 관계가 있다. 그러나, 액정 표시 장치가 TN(트위스트 네마틱) 모드 및 전압이 인가되지 않는 경우 밝은 상태가 되는 장치인 보통 화이트 모드를 사용한다고 가정한다.
또한 도 15로부터 알 수 있듯이, 액정에 인가된 전압과 투과광 강도 사이가 비선형 관계에 있기 때문에, 인가된 전압에 따라 계조 표시를 행하기가 어렵다.
상기 사항을 보충하기 위해서, 감마 보정과 같은 방법이 적용된다. 감마 보정시에, 화상 신호가 확보되고 투과광 강도가 인가된 전압에 따라 선형적으로 변화되도록 보정이 이루어진다. 상기 감마 보정에 따라, 뛰어난 계조 표시가 행해질 수 있다. 감마 보정이 실시된 경우에 인가된 전압과 투과된 광선의 세기 사이의 관계를 도 15에 굵은선으로 나타냈다.
그러나, 화상 신호에 감마 보정을 적용하기 위해서, 회로가 액정 패널의 바깥 부분에 제공되도록 별도의 IC 회로가 요구된다. 따라서, 사실상 상품의 소형화가 불가능하다.
상기 관점에서, 본 발명의 목적은 반도체 표시 장치, 특히 뛰어난 계조 표시를 실행할 수 있고 소형화하는 것이 가능한 액정 표시 장치를 제공하는 것이다.
본 발명의 일면에 따라, 반도체 장치는 데이터 저장을 위한 메모리, 및 데이터 제어를 위한 논리 회로를 포함하고, 여기서 메모리 및 논리 회로는 TFT로 구성되고, 동일 절연 기판상에 일체식으로 형성된다. 상기 목적이 본 구조에 의해 달성된다.
메모리는 비휘발성 메모리 일 수 있다.
비휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
TFT의 활성층의 두께는 10 내지 100nm일 수 있다.
본 발명의 또다른 면에 따라, 반도체 장치는 데이터 저장을 위한 메모리, 및 데이터를 제어하기 위한 논리 회로를 포함하고, 여기서 메모리 및 논리 회로는 TFT로 구성되고, 동일 절연 기판상에 일체식으로 형성되고, TFT의 활성층의 두께는 충돌 이온화를 실행시키기 쉽도록 10 내지 100nm이다. 상기 목적이 본 구조에 의해 달성된다.
메모리는 비휘발성 메모리일 수 있다.
비휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
본 발명의 또다른 면에 따라, 반도체 장치는 공급된 신호의 감마 보정을 실행하기 위한 제어 회로, 및 감마 보정에 사용되는 데이터를 저장하기 위한 메모리를 포함하고, 여기서 제어 회로 및 메모리는 TFT로 구성되고, 동일 절연 기판상에 일체식으로 형성된다. 상기 목적이 본 구조에 의해 달성된다.
메모리는 비활성 메모리일 수 있다.
비활성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
신호는 디지털 신호일 수 있다.
신호는 아날로그 신호일 수 있고 반도체 장치는 또한 디지털 신호를 아날로그 신호로 전환하기 위한 변환 회로를 포함할 수 있다.
본 발명의 또다른 면에 따라, 반도체 장치는 매트릭스에 배열된 다수의 TFT가 있는 화소 영역; 다수의 TFT를 스위칭하기 위한 구동기; 화상 신호를 공급하기 위한 화상 신호 공급원; 화상 신호의 감마 보정을 실시하기 위한 제어 회로; 및 화상 신호의 감마 보정에 사용되는 데이터를 저장하기 위한 메모리를 포함하고, 여기서 다수의 TFT, 구동기, 제어 회로, 및 메모리는 동일 절연 기판상에 일체식으로 형성된다. 상기 목적이 본 구조에 의해 달성된다.
메모리는 비휘발성 메모리일 수 있다.
비휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
화상 신호는 디지털 신호일 수 있다.
화상 신호는 아날로그 신호일 수 있고, 반도체 표시 장치는 또한 디지털 신호에서 아날로그 신호 변환을 위한 변환 회로를 포함할 수 있다.
TFT의 활성층의 두께는 10 내지 100nm이다.
발명의 또다른 면에 따라서, 반도체 장치는 매트릭스에 배열된 다수의 TFT가 있는 화소 영역; 다수의 TFT의 스위칭을 위한 구동기; 디지털 화상 신호를 공급하기 위한 디지털 화상 공급원; 아날로그 신호에서 디지털 화상 신호의 변화를 위한 변환 회로; 디지털 화상 신호의 감마 보정을 실시하기 위한 제어 회로; 및 디지털 화상 신호의 감마 보정에 사용되는 데이터를 저장하기 위한 메모리를 포함하고, 여기서 다수의 TFT, 구동기, 제어 회로, 및 메모리는 동일 절연 기판상에 일체식으로 형성된다. 상기 목적은 본 구조에 의해 달성된다.
메모리는 비휘발성 메모리 일 수 있다.
비휘발성 메모리는 다수의 FAMOS형 TFT를 포함할 수 있다.
TFT의 활성층의 두께는 10 내지 100nm일 수 있다.
도 1은 본 발명의 액정 표시 장치의 개략적 구조도이다;
도 2는 본 발명의 액정 표시 장치에 대한 감마 보정 데이터 저장을 위한 메모리의 구조도이다;
도 3은 본 발명의 액정 표시 장치의 구동기 및 화소 영역의 구조도 이다;
도 4A 내지 4D는 본 발명의 액정 표시 장치의 제조 단계를 나타낸다;
도 5A 내지 5D는 본 발명의 액정 표시 장치의 제조 단계를 나타낸다;
도 6A 내지 6D는 본 발명의 액정 표시 장치의 제조 단계를 나타낸다;
도 7A 및 7B는 본 발명의 액정 표시 장치의 제조 단계를 나타낸다;
도 8은 본 발명의 액정 표시 장치의 액티브 매트릭스 기판의 회로 배열을 나타낸다;
도 9A 내지 9C는 본 발명의 액정 표시 장치에 대한 감마 보정 데이터를 저장하기 위한 메모리를 나타내는 회로도이다;
도 10은 본 발명의 액정 표시 장치의 개략적 구조도이다;
도 11은 본 발명의 액정 표시 장치의 개략적 구조도이다;
도 12는 본 발명의 액정 표시 장치의 전압선 및 감마 보정을 실행하기 위한 회로를 나타낸다;
도 13은 본 발명의 감마 보정의 효과를 나타낸다;
도 14는 종래의 액정 표시 장치의 개략적 구조도이다;
도 15는 감마 보정의 설명도이다;
도 16은 본 발명의 액정 표시 장치를 나타내는 단면도이다;
도 17은 본 발명의 메모리 및 논리 회로를 나타내는 단면도이다;
도 18A 내지 18E는 본 발명의 액정 표시 장치를 사용하는 반도체 장치들을 개략적으로 본 것이다;
도 19는 P-채널 TFT의 메모리 효과를 확인하기 위한 회로도이다;
도 20A 및 20B는 P-채널 TFT의 메모리 효과 발생을 나타낸 것이다;
도 21A 및 21B는 반도체 박막의 결정 입계를 확대한 HR-TEM 사진이다;
도 22A 내지 22C는 전자 회절 패턴을 나타내는 모델 사진이다;
도 23A 및 23B는 결정성 규소막의 결정 입계를 나타내는 TEM 사진이다;
도 24A 및 24B는 반도체 박막의 음시야상의 사진이다;
도 25는 X-레이 회절의 결과를 나타낸 것이다.
* 도면의 주요 부분에 대한 부호의 설명*
101 : 아날로그 화상 신호 공급원 102 : A/D 변환 회로
103 : 디지털 화상 신호 공급원 104 : 감마 보정 제어 회로
105 : 메모리 106 : 소스 신호 라인측 구동기
107 : 게이트 신호 라인측 구동기 108 : 화소 영역
본 발명의 바람직한 실시예를 첨부 도면을 참조로 설명한다.
실시예 1
본 실시예에서는, SOI(Silicon On Insulator) 기술을 사용함으로써 데이터 저장을 위한 메모리가 절연 기판상에 일체식으로 형성된 반도체 장치를 설명한다. 반도체 장치들 사이에서, 특히 액정 표시 장치를 설명한다. 또한, 상기 기술이 화상 데이터의 감마 보정에 사용된 데이터를 저장하기 위한 메모리에 사용되는 액정 표시 장치를 설명한다.
먼저, 본 발명자는 본 실시예(도 20A 및 20B)에서 설명하는 P-채널 TFT의 메모리 효과를 확인했다. 도 19에 나타낸 것처럼, 외부 커패시턴스가 P-채널 TFT에 연결되고, 고전압이 커패시턴스를 통해 인가된다. 이때 바이어스 조건은 소스와 드레인 사이의 전압이 -20V 이고, 게이트와 소스 사이의 전압은 +20V이다.
이 상태에서 측정된 특성의 결과를 도 20B에 나타냈다. 초기 상태의 측정 결과는 도 20A에 나타낸다. 이들 그래프로부터, TFT의 쓰레숄드(threshold) 값의 변화를 알 수 있다.
본 발명자는 메모리를 개선하기 위해 본 P-채널 TFT에 부유(floating) 게이트를 제공한다.
도 1을 참조한다. 도 1은 본 실시예의 액티브 매트릭스형 액정 표시 장치의 개략적 구조도 이다. 참조 부호 101은 비디오 신호 또는 텔레비전 신호와 같은 아날로그 신호를 공급하는 아날로그 화상 신호 공급원을 나타낸다. 참조 부호 102는 아날로그 화상 신호 공급원(101)으로부터 공급된 아날로그 화상 신호를 디지털 신호로 변환하는 A/D 변환 회로를 나타낸다. 참조 부호 103은 컴퓨터등으로 부터의 디지털 회상 신호를 공급하는 디지털 신호 공급원을 나타낸다. 본 실시예에서는, 화상 신호가 아날로그 화상 신호 공급원(101) 또는 디지털 화상 신호 공급원(103)으로부터 공급된다고 가정한다. 화상 신호가 필요에 따라 아날로그 화상 신호 공급원(101) 또는 디지털 화상 신호 공급원(103)으로부터 공급될 수 있도록 스위칭을 실시하는 스위치가 제공될 수 있다.
참조 부호 104는 감마 보정 회로를 나타내고, 105는 4k-bit 메모리를 나타낸다. 메모리(105)에 저장된 감마 보정 데이터에 기초하여, 감마 보정 제어 회로는 A/D 변환 회로(102) 또는 디지털 화상 신호 공급원으로부터 공급된 디지털 화상 신호의 감마 보정을 실시하고, 소스 신호측 구동기(106)에 보정된 신호를 전송한다. 본 실시예에서는, 4K-bit 메모리가 메모리(105)로서 사용되었지만, 메모리(105)의 저장 캐패시티는 이 값에 제한되지 않는다. 4K-bit 이하의 저장 커패시턴스를 갖는 메모리가 메모리(105)로서 사용될 수 있다.
소스 신호 라인측 구동기(106)는 시프트 레지스터, 버퍼, 디지털 디코더, D/A 변환기 및 그와 같은 것으로 구성된다. 게이트 신호 라인측 구동기(107)는 시프트 레지스터, 버퍼등으로 구성된다. 소스 신호 라인측 구동기(106) 및 게이트 신호 라인측 구동기(107)가 필요에 따라 다른 회로를 제공한다.
참조 부호 108은 매트릭스에 배열된 다수의 박막 트랜지스터(TFT)로 구성된 화소 영역을 나타낸다. 화소 영역(108)을 또한 화소 매트릭스 회로라 부른다. 본 실시예에서, 화소의 수는 길이 및 폭이 1024×768로 구성된다. 또한 본 실시예의 앞서말한 화소의 수를 갖는 액정 표시 장치에 대해 설명하며, 본 발명은 앞서 말한 화소 수를 갖는 액정 표시 장치에 제한되지 않는다.
본 실시예의 액정 표시 장치에서, 어떠한 화소 영역(108), 소스 라인측 구동기(106), 게이트 신호 라인측 구동기(107), 감마 보정 제어 회로(104), 및 메모리(105)는 TFT로 기판상에 일체식으로 형성된다. A/D 변환 회로(102)는 기판상에 IC 칩으로 장착할 수 있고, 또는 기판상에 TFT에 의해 일체식으로 형성될 수 있다. 다른 주변 회로가 기판상에 TFT에 의해 일체식으로 형성될 수도 있다. 또한, 다른 주변 회로가 기판상에 IC 칩으로 장착할 수 있다.
다음, 본 실시예의 액정 표시 장치의 동작을 설명한다. 도 2를 참조한다. 도 2는 본 실시예의 메모리(105)를 나타내는 개략적 구조도 이다. 본 실시예의 메모리(105)는 다수의 메모리 소자, 그리고 X- 및 Y- 주소 디코더(201,202)로 구성된다. 도 2에 나타낸 것처럼, 각각의 비트(bit) 정보를 기록하기 위한 저장 소자(메모리 소자)는 2개의 TFT로 구성된다. 하나는 부유 게이트를 구비하는 P-채널 FAMOS(Floation Gate Avalanche Injection Mos)형 비활성 메모리 소자 Tr1 그리고 다른 하나는 N-채널 스위칭 소자 Tr2이다. 2개의 TFT Tr1 및 Tr2에서, 드레인 전극은 서로 직렬로 연결되고, 상기 직렬 연결 회로는 1-bit 메모리 소자를 구성한다. 각각이 이전의 1-bit 메모리 소자로 구성되는, 길이 및 폭이 64×64인 메모리 소자가 매트릭스에 배열된다. 각각의 메모리 소자가 1-bit 정보를 저장할 수 있기 때문에, 본 실시예에서의 메모리(105)는 4096 bit(=약 4k bit)의 저장 커패시티를 갖는다.
각각의 열(column)에 배열된 메모리 소자의 각 단부는 신호 라인 A0, B0에서 A63, B63에 연결된다. 각각의 행에 배열된 각각의 메모리 소자의 게이트 전극은 신호 라인 C0, D0에서 C63, D63에 연결된다. 도 2에 나타낸 것처럼, 메모리(105)를 구성하는 메모리 소자는 (0,0), (1,0), (63,63)과 같은 도표로 표시된다.
각각의 신호 라인 A0, B0에서 A63, B63 및 C0, D0에서 C63, D63은 X-주소 디코더(201) 및 Y-주소 디코더(202)와 각각 연결된다. 메모리 소자의 주소는 X-주소 디코더(201) 및 Y-주소 디코더(202)로 기입되어 데이터의 기록 또는 판독을 실시한다.
다음, 메모리(105)의 동작의 예로 메모리 소자(1,1)를 참조로 설명한다.
먼저, 메모리 소자(1,1)에 데이터가 기록된 경우, 50V의 고전압이 신호 라인 C1에 인가된다. 또한, 5V의 전압이 신호 라인 D1에 인가된다. 신호 라인 B1이 GND에 연결되고, -5V의 전압이 신호 라인 A1에 인가된 경우, 전하가 TFT Tr1의 부유 게이트에 저장된다.
다음, 데이터가 메모리 소자(1,1)로부터 판독된 경우, 0V의 전압이 신호 라인 C1에 인가되고, 5V의 전압이 신호 라인 D1에 인가된다. 신호 라인 B1이 GND에 연결된 경우, 저장된 신호가 신호 라인 A1으로부터 판독된다.
상기 작동을 이하 표로 요약한다.
A1(V) B1(V) C1(V) D1(V)
At 기록 0/-5 GND 50 5
At 판독 - GND 0 5
부수적으로, 메모리 소자에 저장된 저장 내용은 X- 레이, 자외선, 전자 빔 등을 메모리(105)에 조사함으로써 지워질 수 있다.
메모리(105)는 디지털 화상 신호의 감마 보정을 위한 데이터를 저장한다. 이는 액정 표시 장치에 고유의 데이터이고, 출하시에 메모리(105)에 기록된다.
다음, 도 3을 참조한다. 도 3은 소스 라인측 구동기, 게이트 라인측 구동기, 및 본 실시예의 액정 표시 장치의 화소 영역을 나타낸다. 참조 부호 301은 소스 라인측 시프트 레지스터, 및 302는 소스 라인측 구동기로 입력된 디지털 신호를 공급하기 위한 신호 라인을 나타낸다. 본 실시예에서, 16-계조 표시를 실시하기 위해서, 신호 라인(302)은 4-bit 데이터를 처리할 수 있도록 설계된다. 참조 부호 303은 소스 신호 라인측 시프트 레지스터(301)로부터의 신호에 의해 신호 라인(302)에 공급된 신호를 선택하고 일시적으로 선택된 신호를 저장하는 각각의 래치 회로를 나타낸다. 참조 부호 304는 래치 회로(303)로부터 공급된 신호에 따른 계조 전압 라인(305)의 DC1 내지 DC16중에 어느 하나를 선택하고, 소스 신호 라인(307)에 공급하는 스위칭 회로를 나타낸다. 한 개 라인에 해당하는 화상 정보가 래치 회로(303)의 그룹에 저장되는 경우, 래치 회로(303)의 그룹에 저장된 화상 정보는 동시에 스위칭 회로(304)에 전송된다.
해당 화소 TFT(308)는 소스 신호 라인에 공급된 지정된 계조에 해당하는 신호 전압 및 게이트 신호 라인측 시프트 레지스터(306)로부터의 신호에 의해 선택된다. 상기 방법으로, 지정된 계조에 해당하는 화상 정보가 각각의 화소에 기록된다.
다음, 본 실시예의 액정 표시 장치의 제조 단계를 설명한다.
본 실시예에서는, 예로서 절연 표면을 갖춘 기판상에 다수의 TFT가 형성되고, 구동기 회로를 포함하는 화소 영역의 매트릭스 회로 및 주변 회로를 모놀리식으로 형성되는 것을 도 4 내지 도 7을 참조로 설명한다. 본 실시예에서는, 감마 보정 데이터를 저장하기 위한 부유 게이트를 구비한 P-채널 FAMOS 회로, 그의 스위칭 소자, 및 화소 TFT로 설명한다. 부수적으로, 구동기와 같은 주변 회로용으로 사용되는 CMOS 회로를 유사하게 제조할 수 있다. 본 실시예에서, 1개 게이트 전극을 각각 포함하는 P-채널 TFT 및 N-채널 TFT 회로의 제조 과정을 설명하지만, 이중 게이트형과 같은 다수의 게이트 전극을 포함하는 회로를 동일 방식으로 제조할 수 있다.
도 4A 내지 4D를 참조한다. 먼저, 절연 표면을 갖는 기판으로써 석영 기판(401)을 마련한다. 석영 기판 대신에, 열산화막이 형성된 규소 기판을 사용할 수 있다. 또한, 석영 기판상에 일시적으로 형성된 비정질 규소막을 사용하고 상기 막을 절연막을 형성하기 위해 열적으로 완전히 산화하는 방법을 적용할 수 있다. 또한, 절연막으로서 형성된 질화 규소막을 갖는 각각의, 석영 기판 또는 세라믹 기판을 사용할 수 있다.
참조 부호 402는 비정질 규소막을 나타내고, 최종 막두께(열산화후 감소되는 막을 고려한 막두께)가 10 내지 100 nm(바람직하게는 15 내지 45 nm)가 되도록 조절된다. 막 형성시, 막의 불순물의 농도를 철저히 관리하는 것이 중요하다. 막두께가 10 내지 100 nm로 조절되는 경우, 메모리 소자를 구성하는 FAMOS형 TFT에 충돌 이온화를 용이하게 하여 인가 전압을 낮추고, 전하의 주입을 용이하게 하는 섯이 가능하다.
본 실시예에서는, 비정질 규소막(402)내에 전형적 불순물인, C(탄소), N(질소), O(산소) 및 S(황산)의 각각의 농도가 5×1018atoms/cm3(바람직하게는 1×1018atoms/cm3이하)이하가 되도록 조절한다. 불순물중 농도가 상기 값을 초과할 수 있기 때문에, 불순물은 결정화시에 막에 악영향을 미칠 수 있고 결정화 후에 막질이 악화되는 원인이 될 수 있다.
비정질 규소막(402)내 수소의 농도 또한 중요한 변수로, 수소 함량이 낮을수록, 결정성이 뛰어난 막이 얻어질 수 있다. 따라서, 비정질 규소막(402)은 저압 CVD법으로 형성하는 것이 바람직하다. 플라즈마 CVD법은 막형성 조건을 최적화되는 경우 사용될 수 있다.
다음, 비정질 규소막(402)이 결정화된다. 일본 특허 공개 공보 No. Hei. 7-130652호에 공개된 기술을 결정화를 위한 방법으로 사용된다. 공보에 공개된 실시예 1 및 실시예 2의 어떠한 방법이라도 사용될 수 있지만, 본 실시예에서는, 공보의 실시예 2로 구성되는 기술 내용(일본 특허 공개 공보 No. Hei. 8-78329호에 상세 설명됨)을 사용하는 것이 바람직하다.
일본 특허 공개 공보 No. Hei. 8-78329호에 공개된 기술에 따르면, 촉매 원소의 첨가 영역을 선택하기 위한 마스크 절연막(403)을 먼저 형성한다. 개구부의 위치가 결정 영역의 위치를 결정할 수 있다.
비정질 규소막의 결정화 촉진을 위한 촉매 원소로서 니켈(Ni) 함유 용액이 Ni을 함유하는 층(404)을 형성하도록 스핀 코팅법에 으로 처리한다. 촉매 원소로서, 코발트(Co), 철(Fe), 팔라듐(Pd), 백금(Pt), 구리(Cu), 금(Au), 게르마늄(Ge)등이 니켈 외에 사용될 수 있다(도 4A).
상기 언급된 촉매 원소의 첨가 단계로서, 레지스트 마스크를 사용하는 이온 주입법 또는 플라즈마 도핑법을 사용할 수 있다. 이 경우에, 첨가 영역의 점유 면적을 감소시키고 측면 성장 영역의 성장 거리를 제어하는 것이 쉽기 때문에, 상기 방법은 미세한 회로를 형성하는 경우 효과적인 기술이다.
다음, 촉매 원소의 첨가 단계가 종결된 후, 1시간 동안 약 450℃의 온도에서 탈수소화가 실시되고 난후, 비활성 가스 분위기, 수소 분위기, 또는 산소 분위기에서 4 내지 24시간 동안 500 내지 700℃(일반적으로는 550 내지 650℃)의 온도로 비정질 규소막(402) 결정화를 위해 가열 처리가 실시된다. 본 실시예에서는, 14시간 동안 570℃, 질소 분위기에서 가열 처리를 실시한다.
이때, 비정질 규소막(402)의 결정화가 니켈이 첨가된 영역(405, 406)에서 생성된 핵으로부터 먼저 처리되고, 기판(401)의 표면과 거의 평행하게 성장된 결정 영역(407, 408)을 형성한다. 각각의 결정 영역(407, 408)을 측면 성장 영역이라 부른다. 측면 성장 영역은 각각의 결정들이 비교적 일정한 상태로 집중되기 때문에 전체 결정성이 우세하다는 장점이 있다(도 4B).
부수적으로, 상기 언급된 일본 특허 공개 공보 No. Hei.7-130652호의 실시예 1에 설정된 기술을 사용하는 경우에, 측면 성장 영역이라 부르는 영역이 초미세하게 형성된다. 그러나, 핵 생성이 표면상에 불규칙하게 발생되어, 결정 입계를 제어하는 것이 어렵다.
결정화를 위한 가열 처리가 종결된 후, 마스크 절연막(403)이 제거되고 패터닝이 실시되어, 측면 성장 영역(407, 408)을 만드는 섬형 반도체층(활성층)(409, 410, 및 411)이 형성된다(도 4C).
참조 부호 409는 CMOS 회로를 구성하는 P-형 TFT의 활성층을 나타내고, 410은 CMOS 회로를 구성하는 N-형 TFT를 위한 활성층을 나타내고, 411은 화소 매트릭스 회로를 구성하는 N-형 TFT(화소 TFT)를 위한 활성층을 나타낸다.
활성층(409, 410 및 411) 형성후, 규소를 함유하는 절연막을 구성하는 게이트 절연막(412)이 그 위에 형성된다.
다음, 도 4D에 나타낸 것처럼, 촉매 원소(니켈) 제거 또는 감소를 위한 가열 처리(촉매 원소를 위한 게더링 처리)가 실시된다. 본 가열 처리에서, 할로겐 원소는 처리 분위기에 함유되고 할로겐 원소에 의해 금속성 원소에 대한 게더링 효과가 사용된다.
할로겐 원소에 의해 충분한 게더링 효과를 얻기 위해서는, 700℃를 초과하는 온도에서 상기 가열 처리를 실시하는 것이 바람직하다. 만약 온도가 700℃ 이하인 경우, 처리 분위기에서 할로겐 성분을 분해하는 것이 어려워, 게더링 효과가 얻어질 수 없을 수 있다.
따라서, 본 실시예에서는, 700℃이상, 바람직하게는 800 내지 1000℃의 온도에서 가열 처리를 실시하고, 처리 시간은 0.1 내지 6 시간, 일반적으로는 0.5 내지 1 시간으로 한다.
본 실시예에서, 예로서 나타낸 가열 처리는 30 분 동안 950℃에서 0.5 내지 10 vol%(본 실시예에서는, 3 vol%)의 염화 수소(HCl)를 함유한 산소 분위기에서 실시된다. HCl의 농도가 상기 언급된 농도 이상인 경우, 막 두께에 필적하는 울퉁불퉁함이 활성층(104, 410, 411)의 표면상에 발생된다. 따라서, 상기 높은 농도는 바람직하지 않다.
예로서 할로겐 원소를 함유한 성분으로서 HCl 가스를 사용했지만, 일반적으로 HCl 가스 외에 HF, NF3, HBr, Cl2, ClF3, BCl3, F2및 Br2와 같은 할로겐을 포함하는 혼합물로부터 선택된 일종 또는 다종의 가스가 사용될 수 있다.
상기 단계에서는, 니켈이 활성층(409, 410, 411)내에 니켈은 염소의 작용에 의해 게더링되고 대기 속으로 방출되는 휘발성 염화 니켈로 변환되는 방식으로 제거된다. 상기 단계에 의해, 활성층(409, 410, 411)내 니켈의 농도는 5×1017atoms/cm3이하로 낮아진다.
부수적으로, 5×1017atoms/cm3의 값은 SIMS(이차 이온 질량 분석기)에서의 검출 최저 한계이다. 본 발명자에 의해 실험적으로 제조된 TFT의 분석 결과에 따르면, 농도가 1×1018atoms/cm3(바람직하게는 5×1017atoms/cm3이하)이하인 경우, TFT 특징에 따른 니켈의 영향력을 볼 수 없다. 그러나, 본 명세서에서의 불순물의 농도는 SIMS 분석의 측정 결과에서의 최소 값으로서 정의된다는 것을 주목해야 한다.
또한, 상기 가열 처리에 의해, 게이트 절연막(412)과 활성층(409, 410, 411) 사이의 경계면에서 열산화 반응이 이루어져, 게이트 절연막(412)의 두께는 열산화막의 두께까지 증가한다. 열산화막이 상기 방법으로 형성되는 경우, 극소 계면 준위를 갖는 반도체/절연막의 계면을 얻을 수 있다. 또한, 활성층의 단부에서 열산화막의 불량 형성(엣지 시닝)을 방지하는 것이 효과적이다.
또한, 상기 언급된 할로겐 분위기에서의 가열 처리를 실행한 후에, 게이트 절연막(412)의 막질을 향상시키기 위해 질소 분위기에서 1시간 동안 950℃에서 가열 처리를 실시하는 것이 효과적이다.
부수적으로, 게더링 공정에 사용되는 할로겐 원소는 활성층(409, 410, 411)에 1×1015atoms/cm3내지 1×1020atoms/cm3의 농도로 남아 있는 것이 SIMS 분석으로 확인되었다. 또한, 이때, 활성층(409, 410, 411)과 가열 처리에 의해 형성된 열산화막 사이에 앞서 말한 고농도 할로겐 원소가 분포되어 있는 것이 SIMS 분석 결과 확인되었다.
다른 원소에 대한 SIMS 분석 결과에 따르면, 전형적인 불순물로서 C(탄소), N(질소), O(산소), 및 S(황산)중의 농도는 5×1018atoms/cm3(전형적으로는 1×1018atoms/cm3이하) 이하인 것으로 확인되었다.
다음, 도 5A 내지 5D를 참조한다. 주로 알루미늄으로 구성된 도시되지 않은 금속막이 형성되고, 차후 게이트 전극을 위한 원형(413, 414, 415)이 패터닝에 의해 형성된다. 본 실시예에서는, 2 wt%의 스칸듐을 함유하는 알루미늄막이 사용된다(도 5A). 부수적으로, 원형(413)은 P-채널 FAMOS형 TFT의 부유 게이트가 된다.
다음, 일본 특허 공개 공보 No. Hei.7-135318호에 공지된 기술에 의해, 다공성 양극 산화막(416, 417, 418), 비다공성 양극 산화막(419, 420, 421), 및 게이트 전극(422, 423, 424)이 형성된다(도 5B).
도 5B에 나타낸 상태가 상기 방법으로 얻어진 후에, 게이트 절연막(412)이 게이트 전극(422, 423, 424) 및 마스크로서 다공성 양극 산화막(416, 417, 418)을 사용함으로써 다음 에칭된다. 그후 다공성 양극 산화막(416, 417, 418)이 도 5C에 나타낸 상태를 얻기 위해 제거된다. 부수적으로 도 5C에 참조 부호 425, 426, 427은 처리후의 게이트 절연막을 나타낸다.
다음, 게이트 전극이 부유 게이트를 형성하기 위한 부분으로 나뉜다.
다음 도 6A 내지 6D를 참조한다. 도 6A 내지 6D에 나타낸 단계에서, 일 전도성을 부여하는 불순물 첨가 단계가 실시된다. 불순물 원소로서, P(인) 또는 As(비소)가 N형에 대해 사용될 수 있고 P형에 대해 B(붕소)가 사용될 수 있다.
본 실시예에서는, 불순물의 첨가를 2 단계로 나누어 실시한다. 제 1 불순물 첨가(본 실시예에서는 P(인)가 사용된다)가 n- 영역을 형성하기 위해 약 80 KeV의 높은 가속 전압에서 실시된다. n- 영역에서의 P 이온 불순물의 농도가 1×1018내지 1×1019atoms/cm3이 되도록 조절한다.
또한, 제 2 불순물 첨가는 n+ 영역을 형성하기 위해 약 10 KeV의 낮은 가속 전압에서 실시된다. 이때 가속 전압이 낮기 때문에 게이트 절연막이 마스크로서 기능한다. n+ 영역의 시트 저항이 500Ω 이하(바람직하게는 300Ω이하)가 되도록 조절한다.
상기 언급된 단계를 통해서, CMOS 회로를 구성하는 N-형 TFT의 소스 영역(428), 드레인 영역(429), 저농도 불순물 영역(430), 및 채널 형성 영역(431)을 형성한다. 또한, 화소 TFT를 구성하는 N-형 TFT의 소스 영역(432), 드레인 영역(433), 저농도 불순물 영역(434), 및 채널 형성 영역(435)이 정의된다(도 6A).
도 6A에 나타낸 상태에서, CMOS 회로를 구성하는 P-형 TFT의 활성층은 N-형 TFT의 활성층과 동일한 구조이다.
다음, 도 6B에 나타낸 것처럼, N-형 TFT를 덮는 레지스트 마스크(436)가 제공되고, P-형 부여를 위한 불순물 이온(본 실시예에서는 붕소가 사용된다)이 첨가된다.
본 단계는 상기 불순물의 첨가 단계와 같은 2단계로 나뉘어 실시되지만, N-형이 P-형으로 변환되어야 하기 때문에, 앞서 말한 P 이온의 첨가 농도의 수배의 농도로 B(붕소) 이온을 첨가한다.
상기 방법에서, CMOS 회로를 구성하는 P-형 TFT의 소스 영역(437), 드레인 영역(438), 저농도 불순물 영역(439), 및 채널 형성 영역(440)이 형성된다(도 6B).
상기 언급된 방식으로 활성층이 완성된 후, 노(furnace) 어닐링, 레이저 어닐링, 램프 어닐닝 등의 조합에 의해 불순물 이온의 활성화가 이루어진다. 동시에, 첨가 단계에서 발생된 활성층의 손상이 치유된다.
다음, 층간 절연막(441), 산화 규소막과 질화 규소막의 적층막이 형성된다(도 6C). 다음, 층간 절연막(441)에 콘택홀이 형성되고, 도 6D에 나타낸 상태를 얻도록 소스 전극(442, 443, 444), 및 드레인 전극(445, 446), 및 게이트 전극(447)이 형성된다.
다음 도 7A 및 7B를 참조한다. 0.5 내지 3㎛의 두께인 유기성 수지막으로 구성된 제 2 층간 절연막(448)이 형성된다(도 7A). 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드 등이 유기성 수지막 대신 사용될 수 있다. 제 2 층간 절연막(448)으로서 유기성 수지막을 사용의 장점은 다음으로 열거된다 : (1) 막형성 방법이 간단하다, (2) 막두께를 두껍게 만드는 것이 쉽다, (3) 기생 커패시턴스는 유전 상수가 상대적으로 낮기 때문에 감소될 수 있고, (4) 평탄도가 뛰어나다.
다음, 10 내지 50 nm 두께의 질화 규소막(450) 및 블랙 마스크(449)가 형성된다(도 7A).
다음, 산화 규소막, 질화 규소막, 유기성막, 또는 이들의 적층막중 하나로 구성되는 제 3 층간 절연막(450)이 0.1 내지 0.3㎛ 두께로 형성된다. 층간 절연막(450)에 콘택홀이 형성된 후, 형성된 전도성 막이 화소 전극(451)을 형성하도록 패턴화된다. 본 실시예는 투과형에 관한 것이기 때문에, ITO와 같은 투명한 전도성 막이 화소 전극(451)을 구성하는 전도성막으로서 사용된다.
도 7A에 나타낸 구조에서, 화소 전극(451) 및 블랙 마스크(449)가 층간 절연막(450)을 통해 서로 중첩되는 영역에 보조 커패시턴스가 형성된다.
도 7A에 나타낸 구조에서, TFT 상에, 넓은 영역을 점유할 수 있는, 보조 커패시턴스를 형성함으로써 개구 비율이 낮아짐을 방지할 수 있다. 또한, 높은 유전 상수 및 약 25 nm의 두께를 갖는 질화 규소막이 사용되는 경우, 작은 영역으로 대형 커패시턴스를 확보하는 것이 가능하다.
다음, 장치 전체를 수소화하기 위해 기판 전체를 1 내지 2 시간 동안 350℃의 온도에서 수소 분위기로 가열하여, 막 속에서의(특히 활성층) 댕글링 본드(비결합)를 보상한다. 상기 단계를 통해서, 동일 기판상에 CMOS 회로 및 화소 매트릭스 회로를 제조하는 것이 가능하다.
다음, 도 7B에 나타낸 것처럼, 상기 단계를 통해 제조된 액티브 매트릭스 기판에 기초한 액정 패널의 제조 단계를 설명한다.
도 7A의 상태에서 액티브 매트릭스 기판상에 배향막(452)이 형성된다. 본 실시예에서, 폴리이미드가 배향막(452) 대신 사용된다. 다음, 대립 기판이 마련된다. 대립 기판은 유리 기판(453), 투명한 전도성막(454), 및 배향막(455)으로 구성된다.
본 실시예에서, 폴리이미드막에 액정 분자는 기판과 수직적으로 배향되어 배향막으로서 사용된다. 부수적으로, 배향막이 형성된 후, 액정 분자가 고정 예정기울기 각도로 수직적으로 배향되도록 연마(rubbing) 공정이 실시된다.
블랙 마스크, 컬러 필터 등이 필요에 따라 대립 기판상에 형성되지만, 여기서는 생략한다.
다음, 상기 단계를 통해 형성된 액티브 매트릭스 기판 및 대립 기판이 밀봉 물질 또는 스페이서(도시되지 않음)를 통해 공지된 셀 제조 공정에 의해 서로 결합된다. 이에 따라, 액정 물질(456)이 양 기판 사이에 주입되고, 밀봉제(도시되지 않음)로 완전히 밀봉된다. 따라서, 도 7B에 나타낸 것처럼 투과형 액정 패널이 완성된다.
본 실시예에서, 액정 패널은 TN 모드로 표시 되도록 설계된다. 따라서, 액정 패널이 cross Nicol(한 쌍의 분극 판의 분극 축이 서로 직교하는 상태)에서 분극판 사이에 고정되도록 한 쌍의 분극판(도시되지 않음)이 배치된다.
따라서, 본 실시예에서 액정 패널이 전압이 인가되지 않는 경우 밝은 상태에 있는, 보통 화이트 모드로 표시를 행한다는 것을 알 것이다.
도 8은 도 7A에 나타낸 액티브 매트릭스 기판의 외부 형태를 개략적으로 나타낸 것이다. 도 8에서, 참조 부호 801은 석영 기판, 802는 화소 매트릭스 회로, 803은 소스 라인측 구동기 회로, 804는 게이트 신호 라인측 구동기 회로, 및 805는 감마 보정 제어 회로 및 감마 보정 데이터를 저장하기 위한 메모리를 포함하는 논리 회로를 나타낸다.
논리 회로(805)는 넓은 의미에서는 TFT로 구성된 모든 논리 회로를 포함하지만, 종래에 화소 매트릭스 회로 또는 구동 회로라 불리는 회로와 논리 회로를 구별하기 위해서, 본 명세서에서의 논리 회로는 상기 회로 외에 신호 처리 회로를 나타낸다.
도 16은 FAMOS형 TFT, 화소 TFT를 포함하는 메모리 소자, 및 논리 회로가 동일 기판상에 일체식으로 형성된 상태를 나타낸다.
Si가 메모리에 사용되는 FAMOS형 TFT의 부유 게이트에 사용되는 경우에도, 메모리는 주변 회로 및 논리 회로와 동일 구조를 갖고, 이 경우에 본 발명을 적용할 수 있다.
본 실시에에서는, FAMOS형 TFT를 포함하는 메모리가 사용되는 경우에 대해 설명했지만, 다른 형태의 TFT가 메모리 대신 사용될 수 있다.
FPC(Flexible Print Circuit) 단말기가 상기 방법으로 형성된 액정 채널에 부착된다. 일반적으로, 액정 모듈이라 불리는 것은 FPC가 부착된 상태에서의 액정 패널이다.
도 9A는 본 실시예의 메모리(105)의 회로를 예로 나타낸다. 도 9A는 TFT Tr1 내지 Tr8로 구성된 4개의 메모리 소자의 회로를 나타낸다. 도 9B는 도 9A에서 점 고리 라인 A-A`를 따른 단면도이다. 도 9C는 도 9A의 등가 회로이다.
도 9A에서, 참조 부호 901 내지 908은 TFT Tr1 내지 Tr8을 구성하는 반도체 층을 나타낸다. 참조 부호 909 내지 912는 제 1 배선층을 나타내고, 게이트 전극 및 TFT Tr2, Tr4, Tr6 및 Tr8의 게이트 신호 라인의 배선으로서 사용된다. TFT Tr1, Tr3, Tr5, 및 Tr7의 부유 게이트 전극(913 내지 916)이 제 1 배선층으로서 동시에 형성되고, 패터닝 후에, 이들은 부유 상태가 된다. 참조 부호 917 내지 924는 각각 TFT Tr1 및 Tr2, Tr3 및 Tr4, Tr5 및 Tr6, Tr7 및 Tr8의 소스 및 드레인 영역에 연결되도록 사용되거나, 또는 각각의 TFT의 소스 및 드레인 영역에 연결된 신호 라인으로서 사용되는 제 2 배선층을 나타낸다. 도면에서, 흑색으로 표시된 일부분은 상기 부분과 배선층과의 접촉 또는 반도체층 아래의 부분을 나타낸다. 부수적으로, 도면에서, 동일 패턴을 갖는 배선은 동일 배선층을 나타낸다.
도 17은 도 9에 나타낸 구조를 갖는 메모리 및 다른 논리 회로의 전형적 회로로서 일체식으로 형성된 CMOS 회로의 상태를 나타낸 것이다. 참조 부호 1701은 FAMOS 형 TFT의 부유 게이트를 나타내고, 1702는 제어 게이트를 나타낸다.
이처럼, 본 실시예에서는, 감마 보정 회로 및 감마 보정 데이터를 저장하기 위한 메모리가 기판상에 일체식으로 형성된다. 따라서, 액정 표시 장치를 소형화할 수 있다.
TFT의 쓰레숄드 전압(Vth)을 제어하기 위해서 불순물(13족 원소, 전형적으로는 붕소 또는 15족 원소, 전형적으로는 인)을 첨가하는 것이 효과적이다. 첨가양은 Vth 제어를 위한 상기 불순물이 첨가되지 않는 경우에서의 Vth의 관점에서 결정되어야 한다.
본 실시예에서, 본 발명의 메모리가 장착된 반도체 장치들 사이의 액정 표시 장치를 설명했지만, 본 발명의 FAMOS형 메모리가 메모리가 요구되는 다른 반도체 장치에 대해 사용될 수 있다.
여기서, 본 실시예의 제조 방법에 따라 제조된 반도체 박막을 설명한다. 본 실시예의 제조 방법에 따르면, 비정질 규소막을 결정화함으로써 본 출원에서 연속 입계 결정 규소(소위 Continuous Grain Silicon: CGS)라 불리는 결정성 규소막을 형성할 수 있다.
본 실시예의 제조 방법에 의해 형성된 반도체 박막의 측면 성장 영역은 로드형 또는 평탄한 로드형 결정의 집합은 특정 결정 구조 혼합물을 나타낸다. 특징은 다음과 같다.
[ 활성층의 결정 구조에 대한 결과 ]
앞서 말한 제조 방법에 따라 형성된 측면 성장 영역은 다수의 로드형(또는 평탄한 로드형) 결정이 서로 거의 평행하게 특정 방향으로 규칙적으로 배열된 초미세한 결정 구조를 갖는다. 이는 TEM(투과형 전자 현미경) 관찰로 쉽게 확인할 수 있다.
본 발명자는 HR-TEM(고분해능 투과형 전자 현미경)을 사용하여 앞서 말한 제조 방법에 따라 형성된 반도체 박막의 결정 입계를 800 만배 확대하여 상세하게 관찰했다(도 21A). 본 명세서에서, 별다른 사항이 명시되지 않는다면, 결정 입계는 상이한 로드형 결정이 서로 접한 계면에 형성된 입계로서 정의된다. 따라서, 결정 입계는, 예를 들어, 분리 측면 성장 영역의 충돌에 의해 형성된 거시적인 입계로 구별되어 간주된다.
앞서 말한 HR-TEM(고분해능 투과형 전자 현미경)는 샘플에 전자 빔을 수직적으로 조사하는 방법이고 원자 및 분자의 배열은 투과 전자의 간섭(interference)을 사용하거나 탄성 산란 전자를 사용하여 측정된다. 상기 방법을 사용함으로써, 격자 무늬로서 결정 격자의 배열 상태를 관찰하는 것이 가능하다. 따라서, 결정 입계를 관찰함으로써, 결정 입계에서 원자의 결합 상태를 추론할 수 있다.
본 발명자들에 의해 얻어진 TEM 사진(도 21A)에서는, 2가지 다른 결정 입계(로드형 결정 입계)가 서로 접한 상태가 확실히 관찰된다. 이때, 전자 빔 회절에 의해 2가지 결정 입계가 결정 축에 비록 약간의 편차를 포함하지만 거의 {111} 배향인 것으로 추론된다.
상기 언급된 TEM 사진에 의한 격자 무늬의 관찰시에, {111} 평면에 해당하는 격자 무늬가 {110} 평면에서 관찰된다. {111} 평면에 해당하는 격자 무늬는 결정립(crystal grain)을 격자 무늬에 따라 절단한 경우, {111} 평면이 단면으로 나타나는 격자 무늬를 나타낸다. 격자 무늬에 해당하는 평면을 격자 무늬 사이의 거리에 의해 간단하게 확인할 수 있다.
이때, 앞서 말한 제조 방법을 통해 얻어진 반도체 박막의 TEM 사진을 세밀하게 관찰한 본 발명자는, 결과처럼, 매우 흥미있는 사실을 발견했다. 사진에서 본 2가지 다른 결정 입계에서, {111} 평면에 해당하는 격자 무늬가 발견된다. 격자 무늬는 서로 평행 하다는 것이 확연히 관찰된다.
또한, 결정 입계의 존재와 상관없이, 2개의 결정립의 격자 무늬는 결정 입계가 교차하도록 서로 연결된다. 즉, 결정 입계가 교차한 것을 관찰된 모든 격자 무늬는 상이한 결정립의 격자 무늬라는 사실에도 불구하고 선형적으로 연속적이라는 것이 확인된다. 이는 어떠한 결정 입계의 경우도 그렇고, 전체 격자 무늬의 90% 이상(전형적으로는 95% 이상)이 결정 입계에서 연속성을 유지한다.
상기 결정 구조는(정확하게는 결정 입계의 구조)은 2가지 다른 결정립이 결정 입계에서 뛰어난 정합성(conformity)으로 서로 접한다는 것을 나타낸다. 즉, 결정 격자는 결정 입계에서 서로 연속적으로 연결되어, 상기 구조는 결정 결함등으로 야기되는 트랩 준위가 쉽게 형성되지 않게 형성된다. 다른 말로, 상기 결정 격자는 결정 입계에서 연속적이라 할 수 있다.
참조로, 도 21B에서는, 전자 빔 회절 및 HR-TEM 관찰에 따른 분석을 종래의 다결정성 규소막(소위 고온 다중 규소막)으로 실시했다. 결과적으로, 격자 무늬가 2개의 다른 결정립에서 불규칙하고 뛰어난 정합성을 갖는 결정 입계에서 연속적 연결이 거의 존재하지 않는다. 즉, 격자 무늬는 결정 입계에서 절단된 많은 부분이 존재하고, 많은 결정 결함이 존재한다는 것을 발견했다. 비결합쌍이 존재하는 상기 부분에서, 트랩 준위로서 캐리어의 이동을 차단할 가능성이 많다.
본 발명자들은 앞서 말한 제작 방법에 따라 형성된 반도체 박막처럼, 격자 무늬가 서로 양호한 정합성에 해당하는 경우에 원자 결합 상태를 정합성 결합으로 평가하고 이때를 정합 결합(conformity bond)으로 평가한다. 이와 반대로, 본 발명자들은 종래의 다결정성 규소막에서 종종 나타나는 격자 무늬가 서로 양호한 정합성에 해당하지 않는 경우의 결합 상태를 비정합성 결합으로 평가하고 이때는 비정합성 결합(또는 비결합)으로 평가한다.
본 발명에 사용된 반도체 박막은 결정립에서 정합성이 매우 우세하기 때문에, 앞서 말한 비정합성 결합이 매우 적다. 본 발명자들에 의해 실험된 임의의 다수 결정 입계에 대한 연구 결과로서, 비정합성 결합의 존재 비율은 전체 결합의 10% 이하이다(바람직하게는 5%이하, 더욱 바람직하게는 3% 이하). 즉, 전체 결합의 90% 이상(바람직하게는 95%이상, 더욱 바람직하게는 97%이상)이 정합성 결합으로 구성된다.
도 22A 내지 22C는 본 실시예의 제조 방법에 따라 형성된 결정성 규소막에 대한 전자빔 회절에 의한 조사 결과를 나타낸다. 도 22A는 본 실시예의 제조 방법에 의한 결정성 규소막의 전형적인 전자빔 회절 패턴을 나타내고, 도 22B는 참고로 종래의 고온 다중규소막의 전형적인 전자빔 회절 패턴을 나타낸다.
도 22A 및 22B에서, 전자빔의 방사 스폿의 직경이 1.35㎛로 측정이 이루어졌기 때문에, 격자 무늬의 레벨과 비교해서 충분할정도의 대형 영역의 정보를 수집할 수 있을 것이라 고려된다.
도 22C는 단결정 규소의 {110} 평면에 전자 빔이 수직적으로 적용된 경우의 전자빔 회절 패턴을 나타낸다. 일반적으로, 관찰된 결과를 전자 빔 회절 패턴과 비교함으로써, 관찰된 샘플의 배향이 어떨지를 추정하게 된다.
도 22A의 경우에, 도 22C에 나타낸 것처럼 회절 스폿이, 110 입사에 해당하는 것이 분명히 나타나기 때문에, 결정 축이 110 축이라는 것을 추정할 수 있다(결정 평면은 {110} 평면).
각각의 스폿은 작은 동심원이지만, 어느 정도의 회전 각도의 분산에서 발생된 것이라 추정된다. 범위의 정도는 패턴의 추정으로 볼 때 5°이내이다.
많은 결과들에서, 회절 스폿이 부분적으로 나타나지 않는 것이 있다(회절 스폿의 일부를 도 22A에서 볼 수 없다). 결정이 대체로 {110} 배향이지만, 결정축이 약간 이동되었기 때문에, 회절 패턴을 볼 수 없게 됨을 알 수 있다.
{111} 평면이 거의 항상 결정축으로 기울어졌다는 사실에 기초하여, 본 발명자들은 111 축 부분의 회전 각도의 이동이 상기 현상을 일으킨다고 추정한다.
한편, 도 22B에 나타낸 전자빔 회절 패턴의 경우에, 회절 스폿은 일정한 규칙성을 나타내지 않고, 거의 불규칙하게 배향됨이 확인된다. 즉, {110} 평면 외에 평면 배향을 갖는 결정이 불규칙하게 혼합되었다는 것이 추정된다.
이들 결과로부터 알 수 있듯이, 본 발명의 결정성 규소막의 특징은 거의 모든 결정립이 거의 {110} 평면에 배향되고, 격자는 결정 입계에서 연속성을 갖는다. 이들 특징은 종래의 다중규소막에서는 볼 수 없었다.
상기 설명된 것처럼, 앞서 말한 제조 방법에 의해 제조된 반도체 박막은 종래의 반도체 박막과 상당히 상이한 결정 구조(정확하게 결정 입계의 구조)를 갖는 반도체 박막이다. 본 발명자들은 일본 특허 출원 Nos. Hei. 9-55633 호, Hei. 9-165216 호 및 Hei. 9-212428 호에도 사용된 반도체 박막으로 분석 결과를 설명한다.
본 발명자들은 일본 특허 공개 공보 No. Hei. 7-321339호에 설명된 방법에 따라 X-레이 회절을 실시하여, 앞서 말한 제조 방법에 의해 제조된 결정성 규소막에 대한 배향의 비율을 계산했다. 공보에서, 배향의 비율은 다음 식 1에 의해 표시된 계산 방법으로 정의된다 :
{220} 배향 존재 비율 = 1 (일정),
{111} 배향 존재 비율 = ( 샘플의 {111} 내지 {220}의 상대 강도 ) / ( 파우더의 {111} 내지 {220}의 상대 강도 ),
{311} 배향 존재 비율 = ( 샘플의 {311} 내지 {220}의 상대 강도 ) / ( 파우더의 {311} 내지 {220}의 상대 강도 ), 및
{220} 배향 비율 = ({220} 배향 존재 비율) / ( {220} 존재 비율 + {111} 배향 존재 비유 + {311} 배향 존재 비율 ).
도 25는 앞서 말한 반도체 박막의 배향에 대한 X-레이 회절에 따라 얻어진 측정 결과의 예를 나타낸다. X-레이 회절 패턴에서, (220) 평면에 해당하는 피크를 나타냈지만, 이 평면은 {110} 평면과 등가이다. 이 측정 결과에 따라, {110} 평면이 주 배향이고, 배향 비율은 0.7 이상(전형적으로는 0.9 이상)인 것이 발견되었다.
상기 설명된 것처럼, 본 실시예의 제조 방법에 의해 형성된 결정성 규소막은 종래의 다중규소막과 상당한 차이의 결정 구조(결정 구성)를 갖는다는 것을 알 것이다. 또한, 이점에서, 본 발명의 결정성 규소막은 상당히 특이한 반도체막이라 할 수 있다.
앞서 말한 반도체 박막의 형성시에, 상기 결정화 온도 이상의 온도에서의 결정화 단계는 결정립 내의 결함을 낮추는데 대해 중요한 역할을 한다. 이를 설명한다.
도 23A는 상기 설명된 결정화 단계까지의 단계가 종결된 때에서의 결정성 규소막의 TEM 사진으로, 250,000배 확대한 것이다. 화살표로 표시된 것처럼 지그재그 결합이 결정립에서 확인된다(검은 부분과 흰부분은 대조차에 의해 생긴다).
상기 결함들은 주로 규소 결정 격자 평면상에 원자들의 적층 순서가 맞지 않는 적층 결함이지만, 전위(dislocation)의 경우도 있다. 도 23A는 {111} 평면에 평행하는 결함 평면을 갖는 적층 결함을 나타낸다. 이는 지그재그 결함이 약 70°로 구부러졌다는 사실에 추론할 수 있다.
반면에, 도 23B에서 나타낸 것처럼, 확대비가 같게 확대된, 본 실시예의 제조 방법에 따라 형성된 결정성 규소막에서, 적층 결함, 전위 등에 의해 발생되는 결함을 거의 볼 수 없다. 이런 현상은 막 표면의 전체에서 볼 수 있고, 본 조건에서 결함의 수를 제로로 줄이기는 어렵지만, 거의 제로로 낮출 수 있다.
즉, 도 23B에 나타낸 결정성 규소막에서, 결정립내 결함은 결함을 거의 무시할 수 있을 정도로 감소되고, 결정 입계가 뛰어난 연속성에 따른 캐리어의 이동에 대항하는 장벽이 되지 않기 때문에, 막은 단결정 또는 대체로 단결정이라 간주할 수 있다.
이와 마찬가지로, 도 23A 및 23B의 사진에 나타낸 결정성 규소막에서, 결정 입계는 거의 같은 연속성을 갖지만, 결정립에서의 결함 수는 상당히 차이가 있다. 본 발명의 결정성 규소막이 도 23A에 나타낸 결정성 규소막 보다 우월한 전기적 특성을 나타내는 이유는 주로 결함 수의 차이에 있다.
따라서 본 실시예의 제조 방법에 따른 형성된 결정성 규소막(도 23B)은 결정 립에서 결함의 수가 단지 결정화가 실시된 결정성 규소막(도 23A) 보다 매우 작다는 것이 특징이다.
결함수의 차이는 ESR(Electron Spin Resonance:전자 스핀 공명)의 분석에 따른 스핀 밀도의 차로서 나타난다. 이런 상황에서, 본 실시예의 제조 방법에 따른 결정성 규소막의 스핀 밀도는 대략 5×1017spin/cm3(바람직하게는 3×1017spin/cm3이하)이다. 그러나, 상기 측정값은 측정 장치에 존재하는 검출 한계이기 때문에, 실제 스핀 밀도는 상기 값보다 낮을 것으로 추측된다.
본 출원인은 상기 설명된 결정 구조를 갖는 앞서 말한 결정성 규소막 및 연속하는 입계 결정 규소(Continuous Grain Silicon: CGS)의 특징을 설명한다.
종래의 반도체 박막에서, 결정 입계는 캐리어의 이동을 차단하는 장벽의 기능을 했으나, 상기 본 실시예의 제조 방법을 따른 반도체 박막에 상기 결정 입계가 실제적으로 존재하지 않기 때문에, 높은 캐리어 이동도가 실현될 수 있다. 따라서, 본 실시예의 제조 방법에 따른 반도체 박막을 사용하여 제조된 TFT의 전기적 특성이 매우 뛰어나다. 이를 이하 설명한다.
[ TFT의 전기적 특성에 대한 결과 ]
본 실시예의 제조 방법을 따른 반도체 박막은 거의 단결정(결정 입계가 거의 존재하지 않는다)으로서 간주되기 때문에, 활성층으로서 반도체 박막을 사용하는 TFT는 단결정 규소를 사용하는 MOSFET과 상응하는 전기적 특성을 나타낸다. 본 발명자에 의해 실험적으로 형성된 TFT로부터 얻어진 데이터를 나타낸다.
(1) TFT의 스위칭 수행력(온/오프 작동의 스위칭 수행)을 나타내는 지표로서 서브쓰레숄드(subthreshold) 계수는 N-채널 TFT 및 P-채널 TFT 모두 60 내지 100 mV/decade(전형적으로 60 내지 85 mV/decade)로 작다.
(2) TFT의 동작 속도를 나타내는 지표로서 전계 효과 이동도(μFE)는 N-채널 TFT에 대해 200 내지 650 cm2/Vs(전형적으로 250 내지 300 cm2/Vs), P-채널 TFT에 대해서는 100 내지 300 cm2/Vs(전형적으로는 150 내지 200 cm2/Vs)로 크다.
(3) TFT의 구동 전압을 나타내는 지표로서 쓰레숄드 전압(Vth)은 N-채널 TFT에 대해 -0.5 내지 1.5 V이고 P-채널 TFT에 대해 -1.5 내지 0.5 V로 매우 작다.
상기 설명된 것처럼, 본 발명으로 얻어진 TFT는 매우 뛰어난 스위칭 특성 및 고속 작동 특성을 실현시킬 수 있을 것으로 추정된다.
부수적으로, CGS의 형성시, 결정화 온도(700 내지 1100℃) 이상의 온도에서의 어닐링 단계는 결정립 내의 결함을 낮추는데 중요한 역할을 한다. 이를 이하 설명한다.
앞서, 촉매 원소의 게더링 공정이 CGS의 형성시의 필수불가결의 단계임을 알 것이다. 본 발명자는 상기 단계에서 발생되는 현상에 대해 다음의 모델을 생각했다.
먼저, 도 23A에 나타낸 상태에서, 촉매 원소(전형적으로 니켈)는 결정립에서의 결함(주로 적층 결함)으로 분리된다. 즉, 다수의 Si-Ni-Si와 같은 형태를 갖는 결합을 생각할 수 있다.
그러나, 결함에 존재하는 Ni가 촉매 원소의 게더링 공정을 실행함으로써 제거되는 경우, Si-Ni의 결합이 절단된다. 따라서, 남아있는 규소의 결합은 Si-Si 결합을 즉시 형성하고 안정하게 된다. 상기 방법으로, 결함이 사라진다.
물론, 고온에서 열적 어닐링에 의해 결정성 규소막내 결함을 제거하는 것은 공지되었고, 니켈과의 결합이 절단되고 많은 비결합쌍들이 생성되기 때문에, 규소의 재결합이 순조롭게 실행될 것으로 추정된다.
또한 본 발명자들은 모델에서 결정성 규소막이 결정화 온도 이상의 온도(700 내지 1100℃)에서의 가열 온도로 그의 하층에서 결합되고 점착성이 증가되어, 결함이 사라질 것으로 고려된다.
[ TFT 특성 및 CGS 사이의 관계에 대한 결과 ]
상기 설명된 뛰어난 TFT 특성은 주로 TFT의 활성층으로서 결정 입계에 결정 격자의 연송성을 갖는 반도체 박막의 사용에 좌우된다. 그 이유를 설명한다.
결정 입계 내에서의 결정 격자의 연속성은 결정 입계가 평면상 입계로 불리는 입계라는 사실에서 이루어진다. 본 명세서에서 평면상 입계에 대한 정의는 Characterization of High-efficiency Cast-Si Solar Cell Wafers by MBIC measurement; Ryuichi Shimokawa and Yutaka Hayashi, Japanese Journal of Applied Physics Vol. 27, No.5, pp 751-758, 1988에 발표된 Planar boundary로 이루어진다.
상기 논문에 따르면, 평면상 입계는 {111} 트윈 입계, {111} 적층 결함, {221} 트윈(twin) 입계, {221} 트위스트 입계 등을 포함한다. 상기 평면상 입계는 전기적으로 비활성이라는 특징이 있다. 즉, 결정 입계를 통해 캐리어의 이동을 차단하기 위한 트랩으로서 입계가 기능하지 못하기 때문에, 바운데리는 거의 존재하지 않는 것으로 간주할 수 있다.
특히, {111} 트윈 입계는 ∑3의 해당 입계, {221} 트윈 입계는 ∑9의 해당 입계라고 부른다. ∑ 값은 해당 입계의 연속성의 정도를 나타내는 지표가 되는 변수이다. ∑ 값이 작을수록, 입계의 연속성이 우세하다고 알려져있다.
상세하게 본 발명자들에 의해 실험된 본 실시예의 제조 방법에 따른 반도체 박막의 관찰 결과에 따르면, 거의 모든 결정 입계는(90% 이상, 전형적으로는 95%이상) ∑3의 해당 입계, 즉 {111} 트윈 입계라는 것이 발견되었다.
2개의 결정립 사이에 형성된 결정 입계에서, 양 결정의 평면 배향이 {110} 이고 {111} 평면에 해당하는 격자 무늬에 의해 형성된 각도가 θ일 때, θ가 70.5°이면, 입계는 ∑3의 해당 입계가 된다는 것이 공지되었다.
따라서, 도 21A의 TEM 사진에 나타낸 결정 입계에서, 인접 결정립 각각의 격자 무늬는 70°의 각도에서 연속하여, 상기 결정 입계가 {111} 트윈 입계라는 것이 쉽게 추정된다.
부수적으로 θ가 38.9°인 경우, 입계는 ∑9의 해당 입계가 된다. 이와 다른 결정 입계가 또한 존재한다.
상기 해당 입계는 동일 평면 배향의 결정립 사이에만 존재한다. 즉, 본 발명의 반도체 박막의 평면 배향은 {110}으로 거의 일정하기 때문에, 상기 해당 입계가 넓은 범위에 걸쳐 형성될 수 있다. 이는 평면 배향이 불규칙한 다른 다중 규소막으로는 얻어질 수 없다.
도 24A는 본 실시예의 제조 방법에 따른 반도체 박막을 15,000배 확대한 TEM 사진(음시야상)이다. 사진에서 흑백 영역이 있지만, 동일 색상 부분은 동일 배향을 갖는다.
도 24A에서 주목할만한 특징은 넓은 범위의 음시야상이 있고, 밝은 영역은 다소 높은 비율로 일정하게 있다는 것이다. 이는 동일 배향을 갖는 결정립이 약간의 방향성을 갖고 존재하고, 인접 결정립이 거의 동일한 배향을 포함한다는 것을 의미한다.
한편, 도 24B는 종래의 고온 다중 규소막을 15,000배 확대한 TEM 사진이다(음시야상). 종래의 고온 다중 규소막에서, 동일 평면 배향의 부분은 거의 불규칙하게 존재했고, 도 24A에 나타낸 일정한 방향성은 확인할 수 없다. 이는 인접 결정립의 배향이 불규칙하기 때문인 것으로 생각된다.
도 21에 나타낸 측정 포인트 외에 다수의 영역에 거쳐 관찰 및 측정을 반복함으로써, 본 발명자들은 TFT의 제조을 위해 충분히 넓은 영역에서 결정 입계의 결정 격자의 연속성이 유지되어야한다는 것을 확인했다.
실시예 2
본 실시예에서는, 액정 표시 장치는 아날로그 화상 신호 공급원으로부터 공급된 아날로그 화상 신호가 감마 보정에 바로 사용되고 아날로그 변화를 실현시킬수있다는 것을 설명한다.
도 10을 참조한다. 참조 부호 1001은 비디오 신호 또는 텔레비전 신호와 같은 아날로그 화상 신호를 공급하기 위한 아날로그 신호 공급원을 나타낸다. 참조 부호 1002는 아날로그 화상 신호 공급원(1001)으로부터 공급된 아날로그 신호 감마 보정을 위한 감마 보정 제어 회로를 나타낸다. 참조 부호 1003은 D/A 변환기를 나타내고, 1004는 메모리를 나타낸다. 메모리(1004)는 실시예 1과 유사하다. 참조 부호 1005는 소스 라인측 구동기를 나타내고, 1006은 게이트 라인측 구동기를 나타낸다. 참조 부호 1007은 매트릭스에 배열된 다수의 박막 트랜지스터(TFT)로 구성된 화소 영역을 나타낸다. 화소 영역(1007)은 또한 화소 매트릭스 영역이라 부른다. 본 실시예에서, 화소의 수는 길이 및 폭이 1024×768로 구성된다. 본 실시예에서는 앞서말한 화소의 수를 갖는 액정 표시 장치를 설명했지만, 본 발명자는 상기 화소의 수를 갖는 액정 표시 장치에 제한을 두지는 않는다.
본 실시예의 액정 표시 장치에서, 화소 영역(1007), 소스 신호 라인측 구동기(1005), 게이트 신호 라인 구동기(1006), 감마 보정 제어 회로(1002), D/A 변환기 회로(1003), TFT로 구성된 메모리(1004)라도 기판상에 일체식으로 형성된다. D/A 변환기 회로(1003)는 기판상에 IC 칩으로서 장착되거나, 또는 기판상에 TFT에 의해 일체식으로 형성될 수 있다. 다른 주변 회로가 기판사에 TFT에 의해 일체식으로 형성될 수 있다.
또한, 다른 주변 회로가 기판상에 IC칩으로서 장착될 수 있다.
아날로그 화상 신호 공급원(1001)로부터 공급된 아날로그 화상 신호가 감마 보정 제어 회로(1002)에 공급된다. 메모리(1004)는 4-bit 메모리이고 (1003)은 A/D 변환 회로이다. 감마 보정 제어 회로(1002)는 메모리(1004)에 저장된 감마 보정 데이터에 기초하여 아날로그 화상 신호 공급원(1001)으로부터 공급된 아날로그 화상 신호를 보정하고, 소스 신호 라인측 구동기(1005)로 보정된 신호를 전송한다. 메모리(1004)에 저장된 감마 보정을 위한 데이터는 D/A 변환 회로(1003)에 의해 아날로그 신호로 변환되고, 감마 보정 회로(1002)로 전송된다.
감마 보정 제어 회로(1002)에서, 아날로그 신호가 처리되고 화상 신호가 감마 보정에 사용되고, 감마 보정에 사용된 아날로그 화상 신호가 소스 신호 라인측 구동기에 공급된다.
소스 신호 라인측 구동기에 공급된 아날로그 신호는 소스 신호 라인측 구동기의 시프트 레지스터로부터의 신호에 의해 선택되고 소스 신호 라인에 공급된다. 그후, 게이트 신호 라인측 구동기의 시프트 레지스터, 소망 화소로부터의 신호에 따라서 턴온된다.
본 실시예에서, 소스 신호 라인측 구동기(1005), 게이트 신호 라인측 구동기(1006), 화소 매트릭스 회로(화소 영역)(1007), 감마 보정 제어 회로(1002), D/A 변환 회로(1003), 및 메모리(1004)는 기판상에 TFT에 의해 일체식으로 형성된다. D/A 변환 회로(1003)는 D/A 변환 회로를 포함하는 IC칩에 의해 기판상에 장착될 수 있다. 또한, 필요에 따라, 다른 주변 회로가 일체식으로 형성된다. 또한, 필요에 따라, 다른 주변 회로를 포함하는 IC 칩이 기판상에 장착된다.
부수적으로, 본 실시예의 액정 표시 장치가 실시예 1의 제조 방법에 의해 형성될 수 있다.
본 실시예에서는, 본 발명의 메모리가 장착된 반도체 장치들 사이에서, 액정 표시 장치를 특히 설명했지만, 본 발명의 FAMOS 형 TFT 메모리를 메모리를 요구하는 어떠한 반도체 장치에라도 사용할 수 있다.
실시예 3
본 실시예에서는, 디지탈 변화의 액정 표시 장치의 또다른 예를 설명한다.
도 11을 참조한다. 도 11은 본 실시예의 소스 신호 라인측 구동기, 게이트 신호 라인측 구동기, 화소 영역, 감마 보정 제어 회로, 및 액정 표시 장치의 메모리를 나타낸다. 참조 부호 1101은 소스 신호 라인측 시프트 레지스터, 1102는 소스 신호 라인측 구동기에 입력된 디지탈 신호를 공급하기 위한 신호 라인을 나타낸다. 본 실시예에서는, 16-계조 표시를 실행하기 위해서, 상기 신호 라인을 4-bit 데이터를 처리할 수 있도록 설계했다. 참조 부호 1103은 소스 신호 라인측 시프트 레지스터(1101)로부터의 신호에 의해 신호 라인(1102)에 공급된 신호를 선택하고 선택된 신호를 일시적으로 저장하는 각각의 래치 회로를 나타낸다. 참조 부호 1104는 각각의 래치 회로(1103)로부터 공급된 신호에 따라, 변화 전압 제어 회로(1105)에 의해 전압이 조절되는 전압 라인 DC1 내지 DC16 중 하나를 선택하고, 소스 신호 라인(1109)에 공급하는 스위칭 회로를 나타낸다. 1개 라인에 해당하는 화상 정보가 래치 회로(1103)의 그룹에 저장된후, 래치 회로(1103)의 그룹에 저장된 화상 정보는 동시에 스위칭 회로(1104)로 전송된다.
해당 화소 TFT(1110)가 소스 신호 라인에 공급된 지정 변화에 해당하는 신호 전압 및 게이트 신호 라인측 시프트 레지스터(1108)로부터의 신호에 의해 선택된다. 이 방법에서, 지정 변화에 해당하는 화상 정보가 각각의 화소에 기록된다.
본 실시예에서, 신호 라인(1102)에 공급된 디지탈 신호는 감마 보정에 사용되지 않는다. 본 실시예에서, 스위칭 회로(1104)에 의해 선택되는 각각의 전압 라인 DC1 내지 DC16에 같은 전압이 인가되지 않지만, 전압 라인은 전압이 비선형적으로 가해지도록 설계된다. 이렇게 함으로써, 화상 신호가 감마 보정에 사용될 수 있다.
도 12를 참조한다. 도 12는 본 실시예에의 감마 보정 회로를 나타낸다. 참조 부호 1106은 감마 보정 회로를 나타내고, 메모리(1107)로부터의 데이터에 기초한 변화 전압 제어 회로(1105)의 TFT Tr1.1 내지 Tr15.4를 스위치를 넣고, 전압 라인 DC1 내지 DC16에 인가된 전압을 조절하도록, 감마 보정을 위한 데이터를 저장한다.
계조 전압 제어 회로(1105)는 다수의 TFT Tr1.1 내지 Tr15.4 및 DC1 내지 DC16의 전압 라인에 연결된 다수의 레지스터로 구성되고, 감마 보정 제어 회로의 해 선택된 TFT에 따라, 전압 라인 DC1 내지 DC16에 인가 전압이 감마 보정에 사용되도록 설계된다.
감마 보정을 위한 데이터가 메모리(1107)에 저장되고, 공급된 디지탈 화상 신호에 따라, 필요 데이터가 판독된다. 실시예 1에 사용된 것과 유사한 메모리가 메모리(1107)에 사용된다.
도 13을 참조한다. 도 13은 본 실시예에 사용되는 전압 라인 DC1 내지 DC16에 인가된 전압 상태의 예를 나타낸다. 수직 축은 전압(V)을 나타낸다. 점선으로 나타낸 것은 감마 보정전의 전압이고, 굵은 선으로 나타낸 것을 감마 보정 후의 전압이다.
본 실시에에서, 감마 보정은 전압 라인 DC1 내지 DC16에 인가된 변화 전압에 제공되어, 디지탈 화상 신호에 다른 스위칭 회로(1104)에 의해 선택된 전압 라인이 소스 신호 라인에 소망 변화 전압을 공급할 수 있다.
본 실시예의 메모리(1107)는 감마 보정의 위한 데이터를 저장하지만, 데이터는 실시예 1에 설명된 방법으로 저장된다. 뿐만 아니라 본 실시예에서, 메모리와 같은 주변 회로, 감마 보정 제어 회로, 및 변화 전압 제어 회로가 화소 영역내 매트릭스에 배열된 TFT 및 구동 회로를 구성하는 TFT와 동시에 기판상에 일체식으로 형성된다. 제조 방법은 실시예 1에 설명된 방법으로 할 수 있다.
본 실시예에서, 본 발명의 메모리가 장착된 반도체 장치들 중에서, 액정 표시 장치를 특히 설명했지만, 본 발명의 FAMOS 형 TFT 메모리를 메모리가 요구되는 어떠한 반도체 장치에라도 사용할 수 있다.
실시예 4
상기 실시예에 사용된 액정 표시 장치를 투사형 액정 표시 장치에 포함할 수있고 사용할 수 있다. 또한 이 경우에, 장치의 소형화 및 뛰어난 계조 표시를 나타내는 것이 가능하다.
본 실시예에서는, 본 발명의 메모리가 장착된 반도체 장치중에서, 투사형 액정 표시 장치만을 특히 설명했지만, 본 발명의 FAMOS형 TFT를 메모리가 요구되는 어떠한 반도체 장치에라도 사용할 수 있다.
실시예 5
상기 실시예 1 내지 4에서는, 액정이 표시 매체로서 사용되는 경우를 설명했지만, 액정 및 고 폴리머의 혼합층이 소위 폴리머 분산형 액정 표시 장치라 불리는 것을 만들기 위해 본 발명의 반도체 표시 장치를 사용할 수 있다. 또한, 본 발명은 광학 특성이 인가된 전압에 응답하게 변화되는 어떠한 표시 매체에라도 사용할 수 있다. 예를 들어, 본 발명은 표시 매체로서 전기발광 소자를 갖춘 표시 장치에 사용할 수 있다. 또한 이런 경우에, 실시예 1에 설명된 단계를 메모리, 주변 회로 등을 포함하는 액티브 매트릭스 기판의 제조에 사용할 수 있다.
본 실시예에서는, 본 발명의 메모리가 장착된 반도체 장치중에서, 투사형 액정 표시 장치만을 특히 설명했지만, 본 발명의 FAMOS형 TFT를 메모리가 요구되는 어떠한 반도체 장치에라도 사용할 수 있다.
실시예 6
실시예 1, 2, 3 및 5의 비휘발성 메모리 및 감마 보정 회로에 의해 구성된 반도체 장치 및 반도체 표시 장치는 다양한 용도를 갖는다. 본 실시예에서는, 이들 반도체 장치들을 설명한다.
상기 반도체 장치로서, 비디오 카메라, 스틸 카메라, 영사기, 헤드 장착 표시기, 자동차 운행 시스템, 퍼스널 컴퓨터, 휴대용 정보 단말기(모빌 컴퓨터, 휴대용 전화기등) 등이 열거된다. 도 18A 내지 18E는 이들 반도체 장치의 예를 나타낸다.
도 18A는 본체(1801), 카메라부(1802), 영상 수용부(1803), 작동 스위치(1804), 및 표시 장치(1805)로 구성된 모빌 컴퓨터를 나타낸다.
도 18B는 본체(1901), 표시 장치(1902), 및 밴드 부분(1903)으로 구성된 헤드 장착 표시기를 나타낸다.
도 18C는 본체(2001), 광원(2002), 표시 장치(2003), 광학 시스템(2004), 및 스크린(2005)으로 구성된 프론트형 영사기를 나타낸다.
도 18D는 본체(2101), 음성 출력부(2102), 및 음성 입력부(2103), 표시 장치(2104), 동작 스위치(2105), 및 안테나(2106)로 구성된 휴대용 전화기를 나타낸다.
도 18E는 본체(2201), 표시 장치(2202), 음성 입력부(2203), 작동 스위치(2204), 배터리(2205), 및 화상 수용부(2206)으로 구성된 비디오 카메라를 나타낸다.
실시예 7
본 실시예에서는, 실시예 1에 설명된 제조 단계에서, Ta(탄탈) 또는 Ta 합금이 게이트 전극용으로 사용되는 경우를 설명한다.
Ta 또는 Ta 합금이 게이트 전극용으로 사용되는 경우, 450℃ 내지 600℃에서의 열산화를 실시할 수 있어, Ta2O3와 같은, 막질이 우세한 산화막이 게이트 전극 상에 형성된다. 상기 산화막은 상기 실시예 1에 설명된 것과 같은 게이트 전극에 Al이 사용되는 경우 형성된 산화막 보다 막질이 뛰어난 것으로 알려졌다.
이는 절연막의 내압을 평가하는 것중 하나인 J-E 특성(전류 밀도-전계 강도 특성)으로 알수있고, Ta 또는 Ta 합금의 산화막은 Al의 산화막 특징보다 우세하다.
Ta2O3는 약 11.6의 특정 유전 상수를 갖고 있고, 부유 게이트 및 제어 게이트 사이의 커패시턴스 C3(실시예 1의 식 1 참조)가 크기 때문에, Al이 게이트 전극으로 사용되는 경우와 비교해서 부유 게이트에 전하가 보다 쉽게 주입된다는 장점이 있다.
또한, Ta가 게이트 전극으로 사용되는 경우에, 상기 실시예에서 처럼 양극 산화를 실시할 수 있다.
부수적으로, 이전의 실시예 1 내지 6의 반도체 장치에서, Ta 또는 Ta 합금이 게이트 전극으로 사용될 수 있다.
본 발명에 따라, 메모리를 요구하는 반도체 장치에서, 추가의 단계없이 FAMOS형 TFT 메모리를 제조하는 것이 쉬워서, 반도체 장치의 성능 향상 및 반도체 장치의 소형화가 가능하다.
또한, 본 발명에 따라, 감마 보정을 실행하기 위한 연산(arithmetic) 회로 및 감마 보정에 사용되는 데이터를 저장하기 위한 메모리가 화소 TFT, 구동 회로 및 다른 주변 회로가 동시에 일체식으로 형성되고, 뛰어난 계조 표시를 갖는 액정 표시 장치를 실현시키면서 액정 표시 장치를 소형화 할 수 있다.

Claims (22)

  1. 데이터 저장을 위한 메모리 ; 및 데이터를 제어하기 위한 논리 회로를 포함하는 반도체 장치로서, 상기 메모리 및 논리 회로가 TFT에 의해 구성되고, 동일 절연 기판상에 일체식으로 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 메모리가 비휘발성 메모리인 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 비휘발성 메모리가 다수의 FAMOS 형 TFT를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, TFT 각각의 활성층 두께가 10 내지 100 nm인 것을 특징으로 하는 반도체 장치.
  5. 데이터 저장을 위한 메모리; 및 데이터를 제어하기 위한 논리 회로를 포함하는 반도체 장치로서, 상기 메모리 및 논리 회로가 TFT로 구성되고, 동일 절연 기판상에 일체식으로 배열되고 ; TFT의 각각의 활성층 두께가 충돌 이온화를 실시하기에 쉽도록 10 내지 100 nm인 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 메모리가 비휘발성 메모리인 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 비휘발성 메모리가 다수의 FAMOS 형 TFT를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 공급된 신호의 감마 보정을 실시하기 위한 제어 회로 ; 및 감마 보정에 사용된 데이터를 저장하기 위한 메모리를 포함하는 반도체 장치로서, 상기 제어 회로 및 메모리가 TFT로 구성되고, 동일 절연 기판상에 일체식으로 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 메모리가 비휘발성 메모리인 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서, 비휘발성 메모리가 다수의 FAMOS 형 TFT를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 신호가 디지탈 신호인 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서, 신호가 아날로그 신호이고, 디지탈 신호에서 아날로그 신호로 변환시키기 위한 변환 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 매트릭스에 배열된 다수의 TFT가 있는 화소 영역; 다수의 TFT를 스위칭하기 위한 구동기; 화상 신호를 공급하기 위한 화상 신호 공급원; 화상 신호의 감마 보정을 실시하기 위한 제어 회로; 및 화상 신호의 감마 보정에 사용된 데이터를 저장하기 위한 메모리를 포함하는 반도체 표시 장치로서, 다수의 TFT, 구동기, 제어 회로 및 메모리가 동일 절연 기판상에 일체식으로 배치되는 것을 특징으로 하는 반도체 표시 장치.
  14. 제 13 항에 있어서, 상기 메모리가 비휘발성 메모리인 것을 특징으로 하는 반도체 표시 장치.
  15. 제 14 항에 있어서, 상기 비휘발성 메모리가 다수의 FAMOS 형 TFT를 포함하는 것을 특징으로 하는 반도체 표시 장치.
  16. 제 15 항에 있어서, 화상 신호가 디지탈 신호인 것을 특징으로 하는 반도체 표시 장치.
  17. 제 15 항에 있어서, 화상 신호가 아날로그 신호이고, 디지탈 신호에서 아날로그 신호를 변환시키기 위한 변환 회로를 더 포함하는 것을 특징으로 하는 반도체 표시 장치.
  18. 제 16 항에 있어서, 각각의 TFT의 활성층 두께가 10 내지 100 nm인 것을 특징으로 하는 반도체 표시 장치.
  19. 매트릭스에 배열된 다수의 TFT가 있는 화소 영역; 다수의 TFT를 스위칭 하기 위한 구동기; 디지탈 화상 신호를 공급하기 위한 디지탈 화상 신호 공급원; 아날로그 신호에서 디지탈 화상 신호를 변환시키기 위한 변환 회로; 디지탈 화상 신호의 감마 보정을 실시하기 위한 제어 회로; 및 디지탈 화상 신호의 감마 보정에 사용된 데이터를 저장하기 위한 메모리를 포함하는 반도체 표시 장치로서, 변환 회로가 다수의 TFT의 소스 라인에 상이한 전압을 공급하기 위한 다수의 전압 라인을 포함하고; 다수의 TFT, 구동기, 제어 회로, 및 메모리가 동일 절연 기판상에 일체식으로 배치되는 것을 특징으로 하는 반도체 표시 장치.
  20. 제 19 항에 있어서, 메모리가 비휘발성 메모리인 것을 특징으로 하는 반도체 표시 장치.
  21. 제 20 항에 있어서, 비휘발성 메모리가 다수의 FAMOS 형 TFT를 포함하는 것을 특징으로 하는 반도체 표시 장치.
  22. 제 21 항에 있어서, 각각의 다수의 TFT의 활성층 두께가 10 내지 100 nm인 것을 특징으로 하는 반도체 표시 장치.
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Country Link
US (5) US6667494B1 (ko)
KR (3) KR100635085B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100362475B1 (ko) * 2000-12-06 2002-11-23 삼성전자 주식회사 액정 표시 장치와 이의 구동 장치 및 방법
KR100714014B1 (ko) * 2005-12-13 2007-05-04 삼성에스디아이 주식회사 유기 발광 표시장치
KR100752716B1 (ko) * 1999-07-27 2007-08-29 룩셀 테크놀로지스 인코퍼레이티드 유기 전계발광디바이스
KR100859514B1 (ko) * 2002-05-30 2008-09-22 삼성전자주식회사 액정 표시 장치 및 그 구동 장치

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667494B1 (en) * 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JPH11143379A (ja) * 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6441758B1 (en) * 1997-11-27 2002-08-27 Semiconductor Energy Laboratory Co., Ltd. D/A conversion circuit and semiconductor device
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6909411B1 (en) * 1999-07-23 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Display device and method for operating the same
US7337463B1 (en) * 2000-03-09 2008-02-26 Intel Corporation Displaying heterogeneous video
US6577531B2 (en) * 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
US7088322B2 (en) 2000-05-12 2006-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6734924B2 (en) 2000-09-08 2004-05-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP2003108072A (ja) * 2001-09-28 2003-04-11 Semiconductor Energy Lab Co Ltd 表示装置およびその駆動方法
JP4149168B2 (ja) 2001-11-09 2008-09-10 株式会社半導体エネルギー研究所 発光装置
US20030193485A1 (en) * 2002-04-10 2003-10-16 Da Cunha John M. Active display system
JP4159779B2 (ja) * 2001-12-28 2008-10-01 株式会社半導体エネルギー研究所 半導体装置、電子機器
US6812491B2 (en) * 2002-03-22 2004-11-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory cell and semiconductor memory device
KR100460028B1 (ko) * 2002-08-19 2004-12-03 삼성전자주식회사 불휘발성 메모리 장치의 게이트 형성방법
FR2844648B1 (fr) * 2002-09-16 2004-10-15 Commissariat Energie Atomique Pompe de charges a injection de charges
KR100874647B1 (ko) * 2002-09-17 2008-12-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조 방법
JP5046464B2 (ja) * 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7453531B2 (en) * 2003-11-22 2008-11-18 Lg Display Co., Ltd. LCD driving device having plural TFT channels connected in parallel with either increasing channel widths or decreasing channel distances from central part to edges of the device
KR101146418B1 (ko) * 2004-11-08 2012-05-17 엘지디스플레이 주식회사 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법
KR101160835B1 (ko) * 2005-07-20 2012-06-28 삼성전자주식회사 표시 장치의 구동 장치
KR101201320B1 (ko) * 2005-12-28 2012-11-14 엘지디스플레이 주식회사 액정 표시장치의 구동장치 및 구동방법
US7576815B2 (en) * 2006-07-10 2009-08-18 Intel Corporation Method and apparatus of liquid-crystal-on-silicon assembly
US7596024B2 (en) * 2006-07-14 2009-09-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory
KR101475411B1 (ko) * 2008-07-15 2014-12-22 삼성전자주식회사 폴리 실리콘 박막 트랜지스터 및 그 제조방법
KR101952733B1 (ko) * 2010-11-05 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP4050393A3 (en) 2014-06-17 2022-11-23 CommScope Connectivity Belgium BVBA Cable distribution system
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
US10606009B2 (en) 2015-12-01 2020-03-31 CommScope Connectivity Belgium BVBA Cable distribution system with fan out devices
KR20180051340A (ko) * 2016-11-08 2018-05-16 삼성전기주식회사 카메라 모듈

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3634203A (en) * 1969-07-22 1972-01-11 Texas Instruments Inc Thin film metallization processes for microcircuits
US4065781A (en) 1974-06-21 1977-12-27 Westinghouse Electric Corporation Insulated-gate thin film transistor with low leakage current
US4409724A (en) 1980-11-03 1983-10-18 Texas Instruments Incorporated Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby
US4394688A (en) 1981-08-25 1983-07-19 Hamamatsu Systems, Inc. Video system having an adjustable digital gamma correction for contrast enhancement
JPH0658966B2 (ja) 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
JPS6179315U (ko) * 1984-10-26 1986-05-27
US5017977A (en) 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
JP2735193B2 (ja) 1987-08-25 1998-04-02 株式会社東芝 不揮発性半導体装置及びその製造方法
US4780424A (en) 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
US4853895A (en) * 1987-11-30 1989-08-01 Texas Instruments Incorporated EEPROM including programming electrode extending through the control gate electrode
US4922240A (en) * 1987-12-29 1990-05-01 North American Philips Corp. Thin film active matrix and addressing circuitry therefor
US4861730A (en) 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
JPH0311390A (ja) 1989-06-08 1991-01-18 Matsushita Electric Ind Co Ltd 投写型画像表示装置
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
US5053842A (en) 1990-05-30 1991-10-01 Seiko Instruments Inc. Semiconductor nonvolatile memory
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5078498A (en) 1990-06-29 1992-01-07 Texas Instruments Incorporated Two-transistor programmable memory cell with a vertical floating gate transistor
US5188976A (en) 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
US5202576A (en) 1990-08-29 1993-04-13 Texas Instruments Incorporated Asymmetrical non-volatile memory cell, arrays and methods for fabricating same
US5146426A (en) 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure
JP2794678B2 (ja) * 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
KR960013313B1 (ko) 1991-07-12 1996-10-02 가부시키가이샤 한도오따이 에네루기 겐큐쇼 전기광학 표시장치
JPH0582787A (ja) * 1991-09-19 1993-04-02 Sony Corp 薄膜トランジスタ型不揮発性半導体メモリ装置
JP3105310B2 (ja) 1991-09-30 2000-10-30 株式会社半導体エネルギー研究所 多結晶半導体膜および薄膜トランジスタ作製方法
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH05191675A (ja) 1992-01-14 1993-07-30 Canon Inc ガンマ補正回路及びそれを用いた撮像装置
JPH05203991A (ja) 1992-01-28 1993-08-13 Canon Inc 液晶パネル表示装置
JPH05210364A (ja) 1992-01-31 1993-08-20 Canon Inc 液晶パネル表示装置
JPH0669515A (ja) 1992-08-19 1994-03-11 Fujitsu Ltd 半導体記憶装置
JP3431647B2 (ja) 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
JPH06138849A (ja) 1992-10-30 1994-05-20 Sharp Corp 液晶映像表示装置
JPH06217239A (ja) 1993-01-15 1994-08-05 Sanyo Electric Co Ltd ガンマ補正機能を有する液晶プロジェクタ
JP2791858B2 (ja) 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
KR100202122B1 (ko) * 1993-07-26 1999-07-01 야스카와 히데아키 박막 반도체 장치 및 박막 반도체 장치의 제조 방법 및 표시 시스템
JPH0786532A (ja) 1993-09-17 1995-03-31 Fujitsu Ltd 半導体装置及びその製造方法
JP3030368B2 (ja) 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH07135323A (ja) * 1993-10-20 1995-05-23 Semiconductor Energy Lab Co Ltd 薄膜状半導体集積回路およびその作製方法
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
KR970010685B1 (ko) 1993-10-30 1997-06-30 삼성전자 주식회사 누설전류가 감소된 박막 트랜지스터 및 그 제조방법
JP3488730B2 (ja) 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
JPH07131030A (ja) * 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP2759415B2 (ja) 1993-11-05 1998-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JPH07209672A (ja) * 1993-12-03 1995-08-11 Semiconductor Energy Lab Co Ltd 非発光型ディスプレーを有する電子装置
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
US5844538A (en) 1993-12-28 1998-12-01 Sharp Kabushiki Kaisha Active matrix-type image display apparatus controlling writing of display data with respect to picture elements
JP3207693B2 (ja) * 1994-12-13 2001-09-10 シャープ株式会社 画像表示装置
JP3438190B2 (ja) * 1994-03-14 2003-08-18 株式会社日立製作所 Ｔｆｔディスプレイ装置
US5642129A (en) 1994-03-23 1997-06-24 Kopin Corporation Color sequential display panels
JP3672586B2 (ja) 1994-03-24 2005-07-20 株式会社半導体エネルギー研究所 補正システムおよびその動作方法
JPH07322181A (ja) 1994-05-20 1995-12-08 Fujitsu General Ltd ガンマ補正回路
JP2826982B2 (ja) 1994-07-07 1998-11-18 エルジイ・セミコン・カンパニイ・リミテッド 結晶化方法及びこれを用いた薄膜トランジスタの製造方法
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5789762A (en) 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
JPH08148694A (ja) 1994-09-22 1996-06-07 Sanyo Electric Co Ltd 薄膜トランジスタ
JPH08107208A (ja) 1994-10-03 1996-04-23 Fujitsu Ltd 薄膜半導体装置の製造方法
US6128648A (en) 1994-11-23 2000-10-03 International Business Machines Corporation Information handling system and method for maintaining coherency between network servers and mobile terminals
GB9424598D0 (en) 1994-12-06 1995-01-25 Philips Electronics Uk Ltd Semiconductor memory with non-volatile memory transistor
JPH08167722A (ja) * 1994-12-14 1996-06-25 Semiconductor Energy Lab Co Ltd 半導体集積回路の作製方法
GB9502717D0 (en) 1995-02-10 1995-03-29 Innovation Tk Ltd Digital image processing
JPH08255846A (ja) 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
US5666159A (en) * 1995-04-24 1997-09-09 Eastman Kodak Company Electronic camera system with programmable transmission capability
US5539459A (en) 1995-05-18 1996-07-23 Polaroid Corporation Optimal tone scale mapping in electronic cameras
JP3059076B2 (ja) 1995-06-19 2000-07-04 シャープ株式会社 不揮発性半導体記憶装置
US5926562A (en) 1995-06-23 1999-07-20 Fuji Photo Film Co., Ltd. Image processing method using reference values to determine exposure state
US5933199A (en) 1995-09-15 1999-08-03 Lg Electronics Inc. Gamma correction circuit using analog multiplier
JP3409542B2 (ja) * 1995-11-21 2003-05-26 ソニー株式会社 半導体装置の製造方法
TW329500B (en) 1995-11-14 1998-04-11 Handotai Energy Kenkyusho Kk Electro-optical device
KR0172901B1 (ko) 1995-12-29 1999-02-01 구자홍 박막 트랜지스터 제조방법
TW317643B (ko) 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
JPH09238927A (ja) 1996-03-05 1997-09-16 Rion Co Ltd 聴覚検査用ヘッドホン装置
JPH09240506A (ja) 1996-03-05 1997-09-16 Honda Motor Co Ltd ステアリングスポーク角調整方法及びこの調整装置
JP3402909B2 (ja) * 1996-03-12 2003-05-06 アルプス電気株式会社 薄膜トランジスタ装置及び液晶表示装置
EP0801427A3 (en) 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
JP3593212B2 (ja) * 1996-04-27 2004-11-24 株式会社半導体エネルギー研究所 表示装置
KR100205867B1 (ko) 1996-05-21 1999-07-01 구자홍 액티브매트릭스기판의 제조방법 및 그 방법에 의해제조되는액티브매트릭스기판
JPH10132749A (ja) 1996-10-01 1998-05-22 Texas Instr Inc <Ti> 集積蛍光生化学センサ
US5811857A (en) * 1996-10-22 1998-09-22 International Business Machines Corporation Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications
JP3704550B2 (ja) 1996-10-31 2005-10-12 アークレイ株式会社 乾式測定試験素子
JPH10161363A (ja) 1996-11-29 1998-06-19 Mita Ind Co Ltd 予約型原稿搬送装置
JPH10161366A (ja) 1996-12-04 1998-06-19 Konica Corp 画像濃度の補正方法
US5962462A (en) * 1996-12-13 1999-10-05 Merck & Co., Inc. Spiro-substituted azacycles as modulators of chemokine receptor activity
JP4401448B2 (ja) 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4566294B2 (ja) 1997-06-06 2010-10-20 株式会社半導体エネルギー研究所 連続粒界結晶シリコン膜、半導体装置
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4112686B2 (ja) 1997-08-20 2008-07-02 株式会社半導体エネルギー研究所 半導体装置
US6667494B1 (en) * 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6717179B1 (en) 1997-08-19 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JPH11143379A (ja) 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752716B1 (ko) * 1999-07-27 2007-08-29 룩셀 테크놀로지스 인코퍼레이티드 유기 전계발광디바이스
KR100362475B1 (ko) * 2000-12-06 2002-11-23 삼성전자 주식회사 액정 표시 장치와 이의 구동 장치 및 방법
KR100859514B1 (ko) * 2002-05-30 2008-09-22 삼성전자주식회사 액정 표시 장치 및 그 구동 장치
KR100714014B1 (ko) * 2005-12-13 2007-05-04 삼성에스디아이 주식회사 유기 발광 표시장치

Also Published As

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