KR101475411B1 - 폴리 실리콘 박막 트랜지스터 및 그 제조방법 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 174
- 239000010409 thin film Substances 0.000 title abstract description 28
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 165
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 18
- 238000002425 crystallisation Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 10
- 230000008025 crystallization Effects 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 187
- 239000010408 film Substances 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000005499 laser crystallization Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66742—Thin film unipolar transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
폴리 실리콘 박막 트랜지스터 및 그 제조방법이 개시된다. 개시된 박막 트랜지스터는 폴리 실리콘(poly-Si)으로 이루어진 활성층 상에 저농도로 도핑된 제1 폴리 실리콘층 및 이 제1 폴리 실리콘층과 같거나 고농도로 도핑된 제2 폴리 실리콘층이 순차적으로 형성된 구조를 가지며, 제1 폴리 실리콘층의 내측 단부에는 누설 전류를 줄일 수 있는 LDD(lightly doped drain) 영역이 형성된다.
Description
폴리 실리콘을 채널 물질로 사용하는 폴리 실리콘 박막 트랜지스터 및 그 제조방법이 제공된다.
폴리 실리콘을 채널 물질로 사용하는 폴리 실리콘 박막 트랜지스터는 높은 이동도를 갖는 다는 장점 때문에, 능동형 액정 디스플레이 장치(AMLCD; active matrix liquid crystal display device)나 능동형 유기발광 디스플레이 장치(AMOLED; active matrix organic light emitting display device)의 패널에 채용되고 있다. 그러나, 이러한 폴리 실리콘 박막 트랜지스터는 그 제조공정이 복잡하고, 레이저를 이용하여 폴리 실리콘을 형성하는 경우에는 레이저 결정화에 따른 불균일 문제 때문에 대형 패널에 적용되기 어렵다는 단점이 있다. 한편, 이를 극복하기 위한 방안으로 최근에는 레이저를 사용하지 않고 퍼니스(furnac) 내에서 비정질 실리콘(a-Si)을 결정화하여 폴리 실리콘 박막 트랜지스터를 제작하려는 시도가 이루어지고 있다.
박막 트랜지스터의 구조는 게이트의 위치에 따라 탑 게이트(top gate) 구조 와 바텀 게이트(bottom gate) 구조로 나뉘어 진다. 여기서, 상기 탑 게이트 구조는 일반적으로 폴리 실리콘 박막 트랜지스터의 양산에 적용되며, 상기 바텀 게이트 구조는 일반적으로 비정질 실리콘 박막 트랜지스터의 양산에 적용된다. 바텀 게이트 구조는 탑 게이트 구조에 비하여 제조 공정수가 적어서 비용 절감에 유리하다. 한편, 폴리 실리콘 박막 트랜지스터는 누설 전류(leakage current)를 줄이기 위하여 LDD(lightly doped drain) 구조를 채용하여야 한다. 그러나, 이를 위해서는 포토리소그라피(photolithography) 공정과 이온 주입 공정이 추가로 필요하게 된다.
본 발명의 일 실시예에 따르면, 바텀 게이트 구조의 폴리 실리콘 박막 트랜지스터 및 그 제조방법을 제공한다.
상기한 목적을 달성하기 위하여,
본 발명의 일 구현예에 따르면,
기판;
상기 기판 상에 형성되는 게이트;
상기 게이트를 덮도록 상기 기판 상에 형성되는 게이트 절연막;
상기 게이트 절연막 상에 형성되는 것으로, 폴리 실리콘(poly-Si)으로 이루어진 활성층;
상기 활성층의 양측 상면에 각각 형성되는 것으로, 저농도로 도핑된 제1 폴리 실리콘층;
상기 제1 폴리 실리콘층들의 상면에 각각 형성되는 것으로, 상기 제1 폴리 실리콘층과 같거나 고농도로 도핑된 제2 폴리 실리콘층; 및
상기 제2 폴리 실리콘층들의 상면에 각각 형성되는 소스 및 드레인 전극;을 구비하는 폴리 실리콘 박막 트랜지스터가 개시된다.
상기 제1 폴리 실리콘층들의 내측 단부는 외부로 노출되어 LDD(lightly doped drain) 영역을 형성할 수 있다. 상기 LDD 영역은 상기 게이트 전극과 겹치지 않도록 형성될 수 있다.
상기 제1 폴리 실리콘층의 불순물 농도는 1×1018 /cm3 이하가 될 수 있으며, 상기 제2 폴리 실리콘층의 불순물 농도는 1×1021 /cm3 이하가 될 수 있다. 한편, 상기 제1 폴리 실리콘층과 제2 폴리 실리콘층은 일체로 형성될 수도 있다.
본 발명의 다른 구현예에 따르면,
기판 상에 게이트 및 게이트 절연막을 순차적으로 형성하는 단계;
상기 게이트 절연막 상에 활성층, 저농도로 도핑된 제1 폴리 실리콘층 및 사기 제1 폴리 실리콘층과 같거나 고농도로 도핑된 제2 폴리 실리콘층을 순차적으로 형성하는 단계;
상기 활성층, 제1 폴리 실리콘층 및 제2 폴리 실리콘층을 패터닝하는 단계;
상기 제2 폴리 실리콘층을 덮도록 전극층을 증착하는 단계;
상기 전극층을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계;
상기 게이트의 상부에 형성된 제1 및 제2 폴리 실리콘층을 제거하는 단계; 및
상기 소스 전극 및 드레인 전극으로부터 외부로 노출된 제2 폴리 실리콘층을 제거하여 상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계;를 포함하는 폴리 실리콘 박막 트랜지스터의 제조방법이 개시된다.
상기 활성층, 제1 폴리 실리콘층 및 제2 폴리 실리콘층을 형성하는 단계는, 상기 게이트 절연막 상에 비정질 실리콘층, 저농도로 도핑된 제1 비정질 실리콘층 및 상기 제1 비정질 실리콘층과 같거나 고농도로 도핑된 제2 비정질 실리콘층을 순차적으로 증착하는 단계; 및 상기 비정질 실리콘층, 제1 비정질 실리콘층 및 제2 비정질 실리콘층을 결정화하는 단계;를 포함할 수 있다.
상기 비정질 실리콘층, 제1 비정질 실리콘층 및 제2 비정질 실리콘층은 퍼니스 어닐링(furnace annealing)에 의하여 결정화될 수 있으며, 이러한 결정화는 550℃ 이상의 온도에서 수행될 수 있다.
상기 소스 전극 및 드레인 전극을 형성하는 단계는, 상기 전극층 상에 포토레지스트를 도포하고, 이를 패터닝하는 단계; 및 상기 패터닝된 포토레지스트를 식각마스크로 하여 상기 제2 폴리 실리콘층의 내측 단부가 외부로 노출될 때 까지 상기 전극층을 소정 시간 동안 습식 식각하는 단계;를 포함할 수 있다.
상기 게이트의 상부에 형성된 제1 및 제2 폴리 실리콘층은 상기 패터닝된 포토레지스트를 통하여 노출된 제1 및 제2 폴리 실리콘층을 건식 식각함으로써 제거될 수 있다.
상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계는, 상기 소스 전극 및 드레인 전극의 내측 단부가 노출될 때까지 상기 패터닝된 포토레지스터를 일부 제거하는 단계; 상기 소스 전극 및 드레인 전극과, 상기 포토레지스트를 식각마스크로 하여 외부로 노출된 제2 폴리 실리콘층을 제거함으로써 상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계; 및 상기 포토레지스트를 제거하는 단계;를 포함할 수 있다.
또한, 상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계는, 상기 소스 전극 및 드레인 전극 상에 형성된 포토레지스트를 제거하는 단계; 및 상기 소스 전극 및 드레인 전극을 식각마스크로 하여 외부로 노출된 제2 폴리 실리콘층을 제거함으로써 상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계;를 포함할 수도 있다.
본 발명의 실시예에 의하면, LDD 영역의 형성을 위한 추가적인 포토리소그라피 공정 및 이온 주입 공정이 요구되지 않는다. 이에 따라, 제조 공정의 수 및 비용을 절감할 수 있으며, 누설 전류를 줄일 수 있는 바텀 게이트 구조의 폴리 실리콘 박막 트랜지스터를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 본 발명의 실시예에 따른 폴리 실리콘 박막 트랜지스터의 개략적인 단면도이다.
도 1을 참조하면, 기판(110) 상에는 게이트(112) 및 게이트 절연막(114)이 순차적으로 형성되어 있다. 여기서, 상기 기판(110)으로는 투명한 기판으로서 유리 기판이 일반적으로 사용되며, 이외에도 예를 들면, 투명한 플라스틱 기판 등이 사용될 수 있다. 한편, 도면에는 도시되어 있지 않지만, 상기 기판(110)의 표면에는 기판(110)의 오염 방지를 위한 하층막(underlayer)이 형성되어 있을 수 있다. 이러 한 하층막은 예를 들면, 실리콘 산화막, 실리콘 질화막 또는 금속 산화막이 될 수 있다. 그리고, 상기 기판(110) 상에는 게이트(112)가 소정 형태로 형성되어 있다. 이러한 게이트(112)는 기판(110) 상에 소정의 게이트 금속 물질을 증착한 다음, 이를 패터닝함으로써 형성될 수 있다. 상기 기판(110) 상에는 게이트(112)를 덮도록 게이트 절연막(114)이 형성되어 있다. 여기서, 상기 게이트 절연막(114)은 예를 들면, 실리콘 질화막 또는 실리콘 산화막이 될 수 있다. 하지만, 이에 한정되는 것은 아니다.
상기 게이트(112)의 상부에 위치하는 게이트 절연막(114) 상에는 채널을 구성하는 활성층(116)이 형성되어 있다. 여기서, 상기 활성층(116)은 폴리 실리콘(poly-Si)으로 이루어진다. 그리고, 상기 활성층(116) 상에는 두 개의 제1 및 제2 폴리 실리콘층(117,118)이 순차적으로 형성된다. 구체적으로, 상기 활성층(116)의 양측 상면에는 저농도로 도핑된 제1 폴리 실리콘층(117)이 형성되며, 상기 제1 폴리 실리콘층(117)의 상면에는 상기 제1 폴리 실리콘층(117)과 같거나 고농도로 도핑된 제2 폴리 실리콘층(118)이 형성된다. 여기서, 상기 제2 폴리 실리콘층(118)은 오믹 컨택층(ohmic contact layer) 역할을 하게 된다. 그리고, 상기 저농도로 도핑된 제1 폴리 실리콘층(117)은 그 내측 단부가 제2 폴리 실리콘층(118)으로부터 외부로 노출되도록 형성되고, 이러한 제1 폴리 실리콘층(117)의 노출 부분이 LDD(lightly doped drain) 영역을 형성하게 된다. 이러한 LDD 영역은 바텀 게이트 구조의 폴리 실리콘 박막 트랜지스터에서 누설 전류를 줄이는 역할을 하게 된다. 여기서, 상기 LDD 영역의 폭은 대략 0 ~ 5㎛ 정도가 될 수 있지만, 이에 한정되는 것은 아니다. 그리고, 본 실시예에서, 상기 LDD 영역은 게이트(112)와 겹치지(overlap) 않도록 형성될 수 있다. 하지만, 상기 LDD 영역은 게이트(112)와 겹치도록 형성되는 것도 가능하다. 상기 제1 폴리 실리콘층(117)의 불순물 농도와 제2 폴리 실리콘층(118)의 불순물 농도가 같은 경우에는 상기 제1 및 제2 폴리 실리콘층(117,118)은 동일한 물질로 일체로 형성될 수도 있다.
상기 활성층(116)이 n형 채널인 경우에는 상기 제1 및 제2 폴리 실리콘층(117,118)은 각각 n- poly-Si 및 n+ poly-Si으로 이루어지게 된다. 여기서, 상기 제1 폴리 실리콘층(117) 내의 불순물(예를 들면, P, As, Sb 등)의 농도는 대략 1×1018 /cm3 이하가 될 수 있으며, 상기 제2 폴리 실리콘층(118) 내의 불순물(예를 들면, P, As, Sb 등)의 농도는 대략 1×1021 /cm3 이하가 될 수 있다. 여기서, 제1 및 제2 폴리 실리콘층(117,118) 내의 실리콘 농도는 대략 5×1022 /cm3 정도가 될 수 있다. 하지만 이에 한정되는 것은 아니다. 한편, 상기 활성층(116)이 p형 채널인 경우에는 상기 제1 및 제2 폴리 실리콘층(117,118)은 각각 p- poly-Si 및 p+ poly-Si으로 이루어지게 된다. 이 경우, 상기 제1 폴리 실리콘층(117) 내 불순물(예를 들면, B, Al, Ga, In 등)의 농도는 대략 1×1018 /cm3 이하가 될 수 있으며, 상기 제2 폴리 실리콘층(118) 내 불순물(예를 들면, B, Al, Ga, In 등)의 농도는 대략 1×1021 /cm3 이하가 될 수 있다.
상기 제2 폴리 실리콘층들(118) 상에는 소스 전극(120a) 및 드레인 전극(120b)이 형성되어 있다. 상기 소스 전극(120a) 및 드레인 전극(120b)은 예를 들면, Cu, Mo 또는 Al 등으로 이루어질 수 있으며, 이외에도 다른 다양한 도전성 금속으로 이루어질 수 있다. 그리고, 이러한 소스 전극(120a) 및 드레인 전극(120b)은 단일층 구조 또는 다층 구조로 형성될 수 있다.
이상과 같은 실시예에 따르면, 누설 전류를 줄일 수 있는 LDD 영역을 구비하는 바텀 게이트 구조의 폴리 실리콘 박막 트랜지스터를 구현할 수 있다. 이러한 구조의 폴리 실리콘 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(OLED)의 디스플레이 패널에 채용될 수 있다.
도 2는 도 1에 도시된 폴리 실리콘 박막 트랜지스터를 채용한 디스플레이 패널의 일부를 개략적으로 도시한 단면도이다. 도 2를 참조하면, 소스 전극(120a) 및 드레인 전극(120b), 제1 및 제2 폴리 실리콘층(117,118) 및 활성층(116)을 덮도록 보호층(130)이 형성되어 있다. 여서, 상기 보호층(130)은 실리콘 질화막 또는 실리콘 산화막이 될 수 있으며, 이외에 다른 물질막으로 이루어지는 것도 가능하다. 그리고, 상기 보호층(130) 상에는 투명 전극인 화소 전극(pixel electrode,140)이 형성되어 있다. 이러한 화소 전극(140)은 예를 들면 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등으로 이루어질 수 있다. 하지만, 이에 한정되는 것은 아니다. 한편, 상기 보호층(130)에는 화소 전극(140)과 드레인 전극(120b) 사이의 전기적인 연결을 위한 비아홀(via hole,145)이 형성될 수 있다.
이하에서는 전술한 도 1에 도시된 본 발명의 실시예에 따른 폴리 실리콘 박 막 트랜지스터를 제조하는 방법에 대하여 설명한다.
도 3 내지 도 12는 본 발명의 실시예에 따른 폴리 실리콘 박막 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
도 3을 참조하면, 먼저 기판(110)을 준비한 다음, 상기 기판(110) 상에 게이트(112) 및 게이트 절연막(114)을 순차적으로 형성한다. 상기 기판(110)으로는 투명한 기판으로서 유리 기판이 일반적으로 사용되며, 이외에도 투명한 플라스틱 기판이 사용될 수 있다. 한편, 상기 기판(110)의 표면에는 기판(110)의 오염 방지를 위한 하층막(underlayer)이 형성되어 있을 수 있다. 상기 게이트(112)는 기판(110) 상에 소정의 게이트 금속 물질을 증착한 다음, 이를 소정 형태로 패터닝함으로써 형성될 수 있다. 그리고, 상기 게이트(112)를 덮도록 상기 기판(110) 상에 게이트 절연막(114)을 형성한다. 상기 게이트 절연막(114)은 상기 기판(110) 상에 예를 들면, 실리콘 질화막 또는 실리콘 산화막을 증착함으로써 형성될 수 있다.
도 4를 참조하면, 상기 게이트 절연막(114) 상에 비정질 실리콘층(116'), 저농도로 도핑된 제1 비정질 실리콘층(117') 및 상기 제1 비정질 실리콘층(117')과 같거나 고농도로 도핑된 제2 비정질 실리콘층(118')을 순차적으로 형성한다. 이러한 비정질 실리콘층(116'), 제1 비정질 실리콘층(117') 및 제2 비정질 실리콘층(118')은 상기 게이트 절연막(114) 상에 순차적으로 증착됨으로써 형성될 수 있다. 여기서, 상기 제1 비정질 실리콘층(117')의 불순물 농도와 제2 비정질 실리콘층(18')의 불순물 농도가 같은 경우에는 상기 제1 및 제2 비정질 실리콘층(117',118')은 동일한 물질로 일체로 형성되는 것도 가능하다.
n형 채널을 가지는 박막 트랜지스터를 형성하는 경우에는 상기 제1 및 제2 비정질 실리콘층(117',118')은 각각 n- a-Si 및 n+ a-Si으로 이루어질 수 있다. 이 경우, 상기 제1 비정질 실리콘층(117') 내의 불순물(예를 들면, P, As, Sb 등)의 농도는 대략 1×1018 /cm3 이하가 될 수 있으며, 상기 제2 비정질 실리콘층(118') 내의 불순물(예를 들면, P, As, Sb 등)의 농도는 대략 1×1021 /cm3 이하가 될 수 있다. 하지만 이에 한정되는 것은 아니다. 한편, p형 채널을 가지는 박막 트랜지스터를 형성하는 경우에는 상기 제1 및 제2 비정질 실리콘층(117',118')은 각각 p- a-Si 및 p+ a-Si으로 이루어질 수 있다. 이 경우, 상기 제1 비정질 실리콘층(117') 내 불순물(예를 들면, B, Al, Ga, In 등)의 농도는 대략 1×1018 /cm3 이하가 될 수 있으며, 상기 제2 비정질 실리콘층(118') 내 불순물(예를 들면, B, Al, Ga, In 등)의 농도는 대략 1×1021 /cm3 이하가 될 수 있다.
도 5를 참조하면, 상기 게이트 절연막(114) 상에 순차적으로 증착된 비정질 실리콘층(116'), 제1 비정질 실리콘층(117') 및 제2 비정질 실리콘층(118')을 결정화한다. 이에 따라, 상기 게이트 절연막(114) 상에는 폴리 실리콘으로 이루어진 활성층(116), 저농도로 도핑된 제1 폴리 실리콘층(117) 및 상기 제1 폴리 실리콘층9117)과 같거나 고농도로 도핑된 제2 폴리 실리콘층(118)이 순차적으로 형성된다. 상기 비정질 실리콘층(116'), 제1 비정질 실리콘층(117') 및 제2 비정질 실리콘 층(118')의 결정화는 퍼니스 어닐링(furnace annealing)에 의하여 수행될 수 있다. 여기서, 상기 결정화는 예를 들면, 대략 550℃ 이상, 구체적으로는 600 ~ 700℃ 온도에서 수행될 수 있다. 하지만 이에 한정되는 것은 아니다. 상기 퍼니스 어닐링에 의한 결정화 방법에 있어서, 제2 비정질 실리콘층(118')의 표면에 예를 들면 Ni, Al, Pd, Ag 또는 Au 등과 같은 박막 금속을 증착한 다음, 소정 온도에서 열처리를 수행하는 금속 유도 결정화(MIC; metal induced crystallization) 방법이 사용될 수도 있다. 여기서, 상기 Ni, Al, Pd, Ag 또는 Au 등과 같은 금속은 결정화를 촉진시키기 위한 것으로, 이러한 금속은 결정화 후에는 제1 및 제2 폴리 실리콘층 (117,118) 내부에 남아 있을 수 있다. 한편, 상기 비정질 실리콘층(116'), 제1 비정질 실리콘층(117') 및 제2 비정질 실리콘층(118')의 결정화는 퍼니스 어닐링 이외에도 레이저 어닐링(laser annealing) 이나 램프 히팅(lamp heating)에 의하여 수행될 수도 있다.
이상에서는 게이트 절연막(114) 상에 비정질 실리콘층(116'), 제1 비정질 실리콘층(117') 및 제2 비정질 실리콘층(118')을 순차적으로 증착한 다음, 이를 결정화함으로써 활성층(116), 제1 폴리 실리콘층(117) 및 제2 폴리 실리콘층(118)을 형성하는 경우에 대하여 설명하였다. 그러나, 본 실시예는 이에 한정되지 않는다. 예를 들면, 게이트 절연막(114) 상에 폴리 실리콘층을 소정 두께로 형성한 다음, 이 폴리 실리콘층의 상부에 이온 주입 공정을 통하여 저농도 폴리 실리콘층을 형성하고, 이 저농도 폴리 실리콘층의 상부에 이온 주입 공정을 통하여 고농도 폴리 실리콘층을 형성하는 것도 가능하다. 또한, 결정화 공정을 사용하지 않고 게이트 절연막 상에 폴리 실리콘층, 저농도 폴리 실리콘층 및 고농도 폴리 실리콘층을 순차적으로 증착하는 것도 가능하다.
도 6을 참조하면, 상기 게이트 절연막(114) 상에 순차적으로 형성된 활성층(116), 제1 폴리 실리콘층(117) 및 제2 폴리 실리콘층(118)을 포토리소그라피(photolithography) 공정에 의하여 패터닝한다. 이에 따라, 게이트(112) 상부의 게이트 절연막(114) 상에 활성층(116), 제1 폴리 실리콘층(117) 및 제2 폴리 실리콘층(118)이 소정 형태로 형성된다. 이어서, 도 7을 참조하면, 상기 게이트 절연막 (114)상에 활성층(116), 제1 폴리 실리콘층(117) 및 제2 폴리 실리콘층(118)을 덮도록 전극층(120')을 형성한다. 여기서, 상기 전극층(120')은 예를 들면 Cu, Mo 또는 Al 등과 같은 도전성 금속을 활성층(116), 제1 및 제2 폴리 실리콘층(117,118)을 덮도록 상기 게이트 절연막(114) 상에 증착함으로써 형성될 수 있다. 이러한 전극층(120')은 단일층 또는 다층 구조로 형성될 수 있다.
도 8을 참조하면, 상기 전극층(120')을 덮도록 포토레지스트를 소정 두께로 도포하고, 이를 패터닝한다. 이렇게 패터닝된 포토레지스트(150)를 통하여 게이트(112) 상부에 형성된 전극층(120')이 노출된다. 이어서, 도 9를 참조하면, 상기 패터닝된 포토레지스트(150)를 통하여 노출된 전극층(120')을 소정 시간 동안 습식 식각한다. 이에 따라, 상기 전극층(120')은 상기 패터닝된 포토레지스트(150)의 내벽으로부터 소정 깊이까지 후퇴(recession)하도록 식각됨으로써 소스 전극(120a) 및 드레인 전극(120b)이 형성된다.
도 10을 참조하면, 상기 패터닝된 포토레지스트(150)를 통하여 노출된 제2 폴리 실리콘층(118) 및 그 하부의 제1 폴리 실리콘층(117)을 순차적으로 건식 식각하여 제거한다. 다음으로, 도 11을 참조하면, 상기 포토레지스트(150)의 일부를 예를 들면 산소 플라즈마를 이용한 플라즈마 애싱(plasma ashing)을 통하여 상기 소스 전극(120a) 및 드레인 전극(120b)의 내측 단부가 노출될 때까지 제거한다.
그리고, 도 12를 참조하면, 상기 포토레지스트(150), 소스 전극(120a) 및 드레인 전극(120b)을 식각마스크로 하여 외부로 노출된 제2 폴리 실리콘층(118)의 내측 단부를 건식 식각에 의하여 제거한다. 이에 따라, 상기 제1 폴리 실리콘층(117)의 내측 단부가 외부로 노출된다. 이러한 제2 폴리 실리콘층(118)의 식각 과정에서 폴리 실리콘으로 이루어진 활성층(116)의 일부도 식각 될 수 있다. 또한, 이 과정에서 제2 폴리 실리콘층(118)의 오버 에칭(overetching)에 의하여 그 하부에 있는 제1 폴리 실리콘층(117)의 일부도 식각됨으로써 외부로 노출된 제1 폴리 실리콘층(117)은 그 두께가 얇아질 수 있다. 이러한 제1 폴리 실리콘층(117)의 노출 부분이 누설 전류를 줄이는 역할을 하는 LDD(lightly doped drain) 영역을 형성하게 된다. 마지막으로, 상기 소스 전극(120a) 및 드레인 전극(120b) 상에 남아 있는 포토레지스트(150)를 예를 들면, PR 스트립에 의하여 제거하게 되면 본 발명의 실시예에 따른 폴리 실리콘 박막 트랜지스터가 완성된다.
한편, 이상에서는 상기 제2 폴리 실리콘층(118)의 노출 부분을 제거하기 위한 방안으로 소스 전극(120a) 및 드레인 전극(120b) 상에 형성된 포토레지스트(150)를 일부 제거하고, 이를 식각마스크로 이용하는 방법이 설명되었다. 이와 같은 방법은 소스 전극(120a) 및 드레인 전극(120b)이 오염되는 것을 방지할 수 있 고, 제2 폴리 실리콘층(118)의 건식 식각시 플라즈마가 불안정해지는 것을 방지할 수 있다는 장점이 있다. 그러나, 본 실시예에서는 소스 전극(120a) 및 드레인 전극(120b) 상에 남아 있는 포토레지스트(150)를 전부 제거하고, 소스 전극(120a) 및 드레인 전극(120b)을 식각마스크로 이용하여 상기 제2 폴리 실리콘층(118)의 노출 부분을 건식 식각에 의하여 제거하는 것도 가능하다.
이상과 같이, 본 실시예에서는 바텀 게이트 구조의 폴리 실리콘 박막 트랜지스터를 제조하는데 있어서 누설전류의 방지를 위한 LDD 영역의 형성을 위해서 추가적인 포토리소그라피 공정 및 이온 주입 공정이 요구되지 않으므로, 제조공정을 단순화할 수 있고, 또한 제조비용도 절감할 수 있다.
이상에서 본 발명의 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
도 1은 본 발명의 실시예에 따른 폴리 실리콘 박막 트랜지스터의 개략적인 단면도이다.
도 2는 도 1에 도시된 폴리 실리콘 박막 트랜지스터를 채용한 디스플레이 패널의 개략적인 단면도이다.
도 3 내지 도 12는 도 1에 도시된 본 발명의 실시예에 따른 폴리 실리콘 박막 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
110... 기판 112... 게이트
114... 게이트 절연막 116... 활성층
116'... 비정질 실리콘층 117... 제1 폴리 실리콘층
117'... 제1 비정질 실리콘층 118... 제2 폴리 실리콘층
118'... 제2 비정질 실리콘층 120... 전극층
120a... 소스 전극 120b... 드레인 전극
130... 보호막 140... 화소 전극
145... 비아홀(via hole)
Claims (20)
- 기판;상기 기판 상에 형성되는 게이트;상기 게이트를 덮도록 상기 기판 상에 형성되는 게이트 절연막;상기 게이트 절연막 상에 형성되는 것으로, 폴리 실리콘(poly-Si)으로 이루어진 활성층;상기 활성층의 양측 상면에 각각 형성되는 것으로, 저농도로 도핑된 제1 폴리 실리콘층;상기 제1 폴리 실리콘층들의 상면에 각각 형성되는 것으로, 상기 제1 폴리 실리콘층과 같거나 고농도로 도핑된 제2 폴리 실리콘층; 및상기 제2 폴리 실리콘층들의 상면에 각각 형성되는 소스 및 드레인 전극;을 구비하고,상기 제1 폴리 실리콘층들의 내측 단부는 외부로 노출되어 LDD(lightly doped drain) 영역을 형성하는 폴리 실리콘 박막 트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 LDD 영역은 상기 게이트 전극과 겹치지 않도록 형성되는 폴리 실리콘 박막 트랜지스터.
- 제 1 항에 있어서,상기 제1 폴리 실리콘층의 불순물 농도는 1×1018 /cm3 이하인 폴리 실리콘 박막 트랜지스터.
- 제 1 항에 있어서,상기 제2 폴리 실리콘층의 불순물 농도는 1×1021 /cm3 이하인 폴리 실리콘 박막 트랜지스터.
- 제 1 항에 있어서,상기 제1 폴리 실리콘층과 제2 폴리 실리콘층은 일체로 형성되는 폴리 실리콘 박막 트랜지스터.
- 기판 상에 게이트 및 게이트 절연막을 순차적으로 형성하는 단계;상기 게이트 절연막 상에 활성층, 저농도로 도핑된 제1 폴리 실리콘층 및 상기 제1 폴리 실리콘층과 같거나 고농도로 도핑된 제2 폴리 실리콘층을 순차적으로 형성하는 단계;상기 활성층, 제1 폴리 실리콘층 및 제2 폴리 실리콘층을 패터닝하는 단계;상기 제2 폴리 실리콘층을 덮도록 전극층을 증착하는 단계;상기 전극층을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계;상기 게이트의 상부에 형성된 제1 및 제2 폴리 실리콘층을 제거하는 단계; 및상기 소스 전극 및 드레인 전극으로부터 외부로 노출된 제2 폴리 실리콘층을 제거하여 상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계;를 포함하는 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 활성층, 제1 폴리 실리콘층 및 제2 폴리 실리콘층을 형성하는 단계는,상기 게이트 절연막 상에 비정질 실리콘층, 저농도로 도핑된 제1 비정질 실리콘층 및 상기 제1 비정질 실리콘층과 같거나 고농도로 도핑된 제2 비정질 실리콘층을 순차적으로 증착하는 단계; 및상기 비정질 실리콘층, 제1 비정질 실리콘층 및 제2 비정질 실리콘층을 결정화하는 단계;를 포함하는 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 비정질 실리콘층, 제1 비정질 실리콘층 및 제2 비정질 실리콘층은 퍼니스 어닐링(furnace annealing)에 의하여 결정화되는 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 결정화는 550℃ 이상의 온도에서 수행되는 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제1 폴리 실리콘층의 불순물 농도는 1×1018 /cm3 이하인 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제2 폴리 실리콘층의 불순물 농도는 1×1021 /cm3 이하인 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제1 폴리 실리콘층과 제2 폴리 실리콘층은 일체로 형성되는 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 소스 전극 및 드레인 전극을 형성하는 단계는,상기 전극층 상에 포토레지스트를 도포하고, 이를 패터닝하는 단계; 및상기 패터닝된 포토레지스트를 식각마스크로 하여 상기 전극층을 소정 시간 동안 습식 식각하는 단계;를 포함하는 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 게이트의 상부에 형성된 제1 및 제2 폴리 실리콘층은 상기 패터닝된 포토레지스트를 통하여 노출된 제1 및 제2 폴리 실리콘층을 건식 식각함으로써 제거되는 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 15 항에 있어서,상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계는,상기 소스 전극 및 드레인 전극의 내측 단부가 노출될 때까지 상기 패터닝된 포토레지스터를 일부 제거하는 단계;상기 소스 전극 및 드레인 전극과, 상기 포토레지스트를 식각마스크로 하여 외부로 노출된 제2 폴리 실리콘층을 제거함으로써 상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계; 및상기 포토레지스트를 제거하는 단계;를 포함하는 폴리 실리콘 박막 트랜지스터의 제조방법.
- 제 15 항에 있어서,상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계는,상기 소스 전극 및 드레인 전극 상에 형성된 포토레지스트를 제거하는 단계; 및상기 소스 전극 및 드레인 전극을 식각마스크로 하여 외부로 노출된 제2 폴리 실리콘층을 제거함으로써 상기 제1 폴리 실리콘층의 내측 단부를 노출시키는 단계;를 포함하는 폴리 실리콘 박막 트랜지스터의 제조방법.
- 기판;상기 기판 상에 형성되는 게이트;상기 게이트를 덮도록 상기 기판 상에 형성되는 게이트 절연막;상기 게이트 절연막 상에 형성되는 것으로, 폴리 실리콘(poly-Si)으로 이루어진 활성층;상기 활성층의 양측 상면에 각각 형성되는 것으로, 저농도로 도핑된 제1 폴리 실리콘층;상기 제1 폴리 실리콘층들의 상면에 각각 형성되는 것으로, 상기 제1 폴리 실리콘층과 같거나 고농도로 도핑된 제2 폴리 실리콘층;상기 제2 폴리 실리콘층들의 상면에 각각 형성되는 소스 및 드레인 전극;상기 소스 및 드레인 전극을 덮도록 형성되는 보호막; 및상기 보호막 상에 형성되는 것으로, 상기 드레인 전극과 전기적으로 연결되는 화소 전극;을 구비하고,상기 제1 폴리 실리콘층들의 내측 단부는 외부로 노출되어 LDD(lightly doped drain) 영역을 형성하는 디스플레이 패널.
- 제 18 항에 있어서,상기 보호막에는 상기 드레인 전극과 화소 전극의 전기적 연결을 위한 비아홀이 형성되는 디스플레이 패널.
- 삭제
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| KR1020080068664A KR101475411B1 (ko) | 2008-07-15 | 2008-07-15 | 폴리 실리콘 박막 트랜지스터 및 그 제조방법 |
| US12/314,212 US8476636B2 (en) | 2008-07-15 | 2008-12-05 | Poly-Si thin film transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080068664A KR101475411B1 (ko) | 2008-07-15 | 2008-07-15 | 폴리 실리콘 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100008210A KR20100008210A (ko) | 2010-01-25 |
| KR101475411B1 true KR101475411B1 (ko) | 2014-12-22 |
Family
ID=41529502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080068664A KR101475411B1 (ko) | 2008-07-15 | 2008-07-15 | 폴리 실리콘 박막 트랜지스터 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8476636B2 (ko) |
| KR (1) | KR101475411B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101752400B1 (ko) * | 2010-09-03 | 2017-06-30 | 삼성디스플레이 주식회사 | 다결정 규소층의 형성 방법, 상기 다결정 규소층을 포함하는 박막 트랜지스터 및 유기 발광 장치 |
| CN104716199A (zh) * | 2015-03-25 | 2015-06-17 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板、显示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6218219B1 (en) * | 1997-09-29 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| JP2005057056A (ja) * | 2003-08-04 | 2005-03-03 | Sharp Corp | 薄膜トランジスタおよびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3296975B2 (ja) * | 1996-08-22 | 2002-07-02 | シャープ株式会社 | 薄膜トランジスタ及びその製造方法 |
| US6667494B1 (en) * | 1997-08-19 | 2003-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and semiconductor display device |
| KR20030082139A (ko) | 2002-04-16 | 2003-10-22 | 엘지.필립스 엘시디 주식회사 | 오프셋 구조를 이용한 액정표시장치용 박막트랜지스터와그 제조방법 |
| KR100924493B1 (ko) | 2003-06-27 | 2009-11-03 | 엘지디스플레이 주식회사 | 구동회로 일체형 액정표시장치용 어레이기판 제조방법 |
-
2008
- 2008-07-15 KR KR1020080068664A patent/KR101475411B1/ko active IP Right Grant
- 2008-12-05 US US12/314,212 patent/US8476636B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6218219B1 (en) * | 1997-09-29 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and fabrication method thereof |
| KR20050095816A (ko) * | 1997-09-29 | 2005-10-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2005057056A (ja) * | 2003-08-04 | 2005-03-03 | Sharp Corp | 薄膜トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100008210A (ko) | 2010-01-25 |
| US20100012942A1 (en) | 2010-01-21 |
| US8476636B2 (en) | 2013-07-02 |
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