KR100328673B1 - 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치 및 이 장치의 데이터 리드 방법을 공개한다. 그 장치는 메모리 셀 어레이, 외부로부터 인가되는 명령 신호들을 입력하고 리드 명령이 인가되면 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 데이터 출력 제어신호에 응답하여 복수개의 센스 증폭기들로부터 출력되는 데이터를 출력하기 위한 복수개의 데이터 출력 버퍼들, 명령 신호들을 입력하고 리드 명령이 시작되는 것을 검출하여 클럭버퍼 제어신호를 인에이블하고, 리드 명령이 종료되는 것을 검출하여 클럭버퍼 제어신호를 디스에이블하기 위한 클럭버퍼 제어회로, 및 클럭버퍼 제어신호가 인에이블되면 클럭신호에 응답하여 데이터 출력 제어신호를 발생하기 위한 클럭버퍼로 구성되어 있다. 따라서, 리드 동작 수행시에 데이터 출력 제어신호가 정확하게 발생됨으로써 리드 데이터의 손실을 방지할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속 동작시에 리드 데이터의 손실을 방지할 수 있는 반도체 메모리 장치 및 이 장치의 데이터 리드 방법에 관한 것이다.
종래의 반도체 메모리 장치는 데이터를 리드하기 위하여 리드 통로에 센스 증폭기, 데이터 멀티플렉서, 데이터 출력버퍼, 및 데이터 출력 드라이버를 구비하여 구성된다.
데이터 출력버퍼는 데이터 출력 제어신호에 응답하여 인에이블되어 데이터를 출력하고, 데이터 멀티플렉서는 데이터 출력 제어신호에 응답하여 발생되는 제어신호에 응답하여 센스 증폭기로부터 출력되는 데이터를 출력한다.
종래의 반도체 메모리 장치는 리드 명령이 인가되면 외부로부터 인가되는 클럭신호의 '로우'레벨에서 클럭버퍼 제어신호가 '로우'레벨로 천이하게 된다. 클럭버퍼 제어신호가 '로우'레벨로 천이하게 되면 클럭버퍼가 인에이블되어 클럭신호에 응답하여 천이하는 데이터 출력 제어신호를 발생하게 된다.
그런데, 반도체 메모리 장치가 고속화됨에 따라 클럭신호의 '로우'레벨에서 클럭버퍼 제어신호가 '로우'레벨로 천이하는 타이밍이 늦어지게 되고, 이에 따라 클럭신호가 '하이'레벨로 천이할 때 데이터 출력 제어신호를 발생할 수 없게 된다. 데이터 출력 제어신호가 발생되게 되면 멀티플렉서를 제어하기 위한 제어신호가 발생되지 않게 된다. 따라서, 제어신호가 발생되지 않게 됨으로써 멀티플렉서가 센스 증폭기로부터 출력되는 데이터를 출력할 수 없게 된다.
즉, 데이터 출력 제어신호가 정확하게 발생되어야만 멀티플렉서를 제어하기 위한 제어신호가 정확하게 발생되어 멀티플렉서가 센스 증폭기로부터 출력되는 데이터를 출력할 수 있게 된다.
데이터 출력 제어신호는 클럭버퍼 제어신호가 '로우'레벨로 천이하고 클럭신호가 '하이'레벨로 천이하기까지 충분한 마아진을 가져야만 정확하게 발생될 수 있다.
그러나, 종래의 반도체 메모리 장치는 고속화됨에 따라 클럭버퍼 제어신호가 '로우'레벨로 천이된 후 클럭신호가 '하이'레벨로 천이하기까지의 마아진이 충분하지 않게 된다.
따라서, 클럭버퍼가 데이터 출력 제어신호를 정확하게 발생할 수 없었다.
본 발명의 목적은 리드 동작 수행시에 데이터 출력 제어신호를 정확하게 발생함으로써 리드 데이터의 손실을 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 장치의 데이터 리드방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 인가되는 명령 신호들을 입력하고 리드 명령이 시작되는 것을 검출하여 클럭버퍼 제어신호를 인에이블하고, 상기 리드 명령이 종료되는 것을 검출하여 상기 클럭버퍼 제어신호를 디스에이블하기 위한 클럭버퍼 제어수단, 및 상기 클럭버퍼 제어신호가 인에이블되면 클럭신호에 응답하여 데이터 출력 제어신호를 발생하기 위한 클럭버퍼를 구비하는 것을 특징으로 한다.또한, 상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 메모리 셀 어레이, 외부로부터 인가되는 명령 신호들을 입력하고 리드 명령이 인가되면 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 데이터 출력 제어신호에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 출력하기 위한 복수개의 데이터 출력 버퍼들, 상기 명령 신호들을 입력하고 상기 리드 명령이 시작되는 것을 검출하여 클럭버퍼 제어신호를 인에이블하고, 상기 리드 명령이 종료되는 것을 검출하여 상기 클럭버퍼 제어신호를 디스에이블하기 위한 클럭버퍼 제어수단, 및 상기 클럭버퍼 제어신호가 인에이블되면 클럭신호에 응답하여 상기 데이터 출력 제어신호를 발생하기 위한 클럭버퍼를 구비하는 것을 특징으로 한다.상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 리드 방법은 메모리 셀 어레이, 외부로부터 인가되는 명령 신호들을 입력하고 리드 명령이 인가되면 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 및 데이터 출력 제어신호에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 출력하기 위한 복수개의 데이터 출력 버퍼들을 구비한 반도체 메모리 장치의 데이터 리드 방법에 있어서, 상기 명령 신호들을 입력하고 상기 리드 명령이 시작되는 것을 검출하여 상기 클럭버퍼 제어신호를 인에이블하는 단계, 상기 클럭버퍼 제어신호가 인에이블되면 클럭신호에 응답하여 데이터 출력제어신호를 발생하는 단계, 상기 데이터 출력 제어신호에 응답하여 상기 복수개의 데이터 출력버퍼들을 통하여 복수개의 센스 증폭기들로부터 출력되는 데이터를 출력하는 단계, 및 상기 리드 명령이 종료되는 것을 검출하여 상기 클럭버퍼 제어신호를 디스에이블하는 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 리드신호 지연회로의 실시예의 회로도이다.
도3은 도1에 나타낸 클럭버퍼 제어회로의 실시예의 회로도이다.
도4는 도1에 나타낸 클럭버퍼의 실시예의 회로도이다.
도5는 도1에 나타낸 장치의 리드 동작을 설명하기 위한 동작 타이밍도이다.
도6은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도7은 도6에 나타낸 클럭버퍼 제어회로의 실시예의 회로도이다.
도8은 도6에 나타낸 장치의 리드 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법을 설명하기 전에 종래의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법을 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(10), 센스 증폭기들(12-1, 12-2, 12-3, 12-4), 멀티플렉서들(14-1, 14-2, 14-3, 14-4), 데이터 출력버퍼들(16-1, 16-2, 16-3, 16-4), 데이터 출력드라이버들(18-1, 18-2, 18-3, 18-4), 리드신호 발생회로(20), 리드신호 지연회로(22), 클럭버퍼 제어회로(24), 클럭 버퍼(26), 및 멀티플렉서 제어회로(28)로 구성되어 있다.
도1에서, 센스 증폭기들(12-1, 12-2, 12-3, 12-4)은 SA로, 멀티플렉서들(14-1, 14-2, 14-3, 14-4)은 DBMUX로, 데이터 출력버퍼들(16-1, 16-2, 16-3, 16-4)은 DOB로, 데이터 출력 드라이버들(18-1, 18-2, 18-3, 18-4)은 DOD로, 리드신호 발생회로(20)는 PC 발생회로로, 리드신호 지연회로(22)는 PC 지연회로로, 멀티플렉서 제어회로(28)는 DBMUX 제어회로로 각각 나타내었다.
도1에서, 메모리 셀 어레이(10)는 n개 그룹의 로컬 데이터 입출력 라인쌍들((LIO11/B, LIO12/B, LIO13/B, LIO14/B), ..., (LIOn1/B, LIOn2/B, LIOn3/B, LIOn4/B))을 통하여 데이터를 입출력하고, n개 그룹의 로컬 데이터 입출력 라인쌍들((LIO11/B, LIO12/B, LIO13/B, LIO14/B), ..., (LIOn1/B, LIOn2/B, LIOn3/B, LIOn4/B))이 메인 데이터 입출력 라인쌍(MIO1/B, MIO2/B, MIO3/B, MIO4/B)에 각각 연결되어 있다. 즉, 도시하지는 않았지만, 도1에 나타낸 메모리 셀 어레이(10)는 n개의 메모리 셀 어레이 블록들로 구성되며 블록들 각각은 n개 그룹의 로컬 데이터 입출력 라인쌍들((LIO11/B, LIO12/B, LIO13/B, LIO14/B), ..., (LIOn1/B, LIOn2/B, LIOn3/B, LIOn4/B))에 연결되어 있다.
도1에 나타낸 실시예의 블록도는 CAS 레이턴시(latency)가 1, 2, 또는 3인 동작을 수행할 수 있는 구성을 나타내는 것이다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 n개 그룹의 로컬 데이터 입출력 라인쌍들((LIO11/B, LIO12/B, LIO13/B, LIO14/B), ..., (LIOn1/B, LIOn2/B, LIOn3/B, LIOn4/B))을 통하여 데이터를 입출력한다. 센스 증폭기들(12-1, 12-2, 12-3, 12-4)은 리드 동작 수행시에 메인 데이터 입출력 라인쌍들(MIO1/B, MIO2/B, MIO3/B, MIO4/B)을 통하여 출력되는 데이터를 증폭하여 출력하고, 라이트 동작 수행시에 입력되는 데이터를 증폭하여 메인 데이터 입출력 라인쌍들(MIO1/B, MIO2/B, MIO3/B, MIO4/B)로 출력한다. 멀티플렉서들(14-1, 14-2, 14-3, 14-4)은 제어신호(SRP)에 응답하여 센스 증폭기들(12-1, 12-2, 12-3, 12-4)로부터 출력되는 데이터를 출력한다. 데이터 출력버퍼들(16-1, 16-2, 16-3, 16-4)은 데이터 출력 제어신호(CLKDQ)에 응답하여 인에이블되고 멀티플렉서들(14-1, 14-2, 14-3, 14-4)로부터 출력되는 데이터를 버퍼하여 출력한다. 데이터 출력 드라이버들(18-1, 18-2, 18-3, 18-4)은 데이터 출력버퍼들(16-1, 16-2, 16-3, 16-4)로부터 출력되는 데이터를 외부로 출력한다. 리드신호(PC) 발생회로(20)는 신호들(WEB, CASB)을 입력하여 리드신호(PC)를 발생한다. 즉, 리드신호(PC) 발생회로(20)는 반전 라이트 인에이블 신호(WEB)가 '하이'레벨인 경우에 '로우'레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)에 응답하여 리드신호(PC)를 인에이블한다. 리드신호(PC) 지연회로(22)는 클럭신호(PCLK)에 응답하여 리드신호(PC)를 소정 시간 지연하여 신호(LA1)를 발생하고, 신호(LA1)를 1사이클 지연하여 신호(LA2)를 발생하고, 신호(LA1)를 2사이클 지연하여 신호(LA3)를 발생한다. 클럭버퍼 제어회로(24)는 신호들(LA1, LA2, LA3)중의 하나가 '하이'레벨로 천이하면 '로우'레벨로 천이하고, 신호들(LA1, LA2, LA3)이 모두 '로우'레벨이면 '하이'레벨로 천이하는 클럭버퍼 제어신호(CLKDQP)를 발생한다. 클럭버퍼(26)는 클럭버퍼 제어신호(CLKDQP)에 의해서 인에이블되고 외부로부터 인가되는 클럭신호(PCLK)에 응답하여 데이터 출력 제어신호(CLKDQ)를 발생한다. DBMUX제어회로(28)는 데이터 출력 제어신호(CLKDQ)를 입력하여 제어신호(SRP)를 발생한다.
도2는 도1에 나타낸 리드신호 지연회로의 실시예의 회로도로서, 인버터들(I1, I2, I3, I4, I5, I10, I15), CMOS전송 게이트들(C1, C2, C3, C4, C5), 및 2개씩의 인버터들((I6, I7), (I8, I9), (I11, I12), (I13, I14))로 구성된 래치들(L1, L2, L3, L4)로 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
인버터들(I1, I2, I3, I4)은 리드 신호(PC)를 지연하여 신호(LA1)를 발생한다. CMOS전송 게이트(C1)와 래치(L1)는 '하이'레벨의 클럭신호(PCLKF)에 응답하여 인버터(I3)의 출력신호를 입력하여 반전하고 래치한다. CMOS전송 게이트(C2)와 래치(L2)는 '로우'레벨의 클럭신호(PCLKF)에 응답하여 래치(L1)의 출력신호를 입력하여 반전하고 래치한다. 인버터(I10)는 래치(L2)의 출력신호를 반전하여 1사이클 지연된 신호(LA2)를 발생한다. CMOS전송 게이트(C3)와 래치(L3)는 '하이'레벨의 클럭신호(PCLKF)에 응답하여 래치(L2)의 출력신호를 입력하여 반전하고 래치한다. CMOS전송 게이트(C4)와 래치(L4)는 '로우'레벨의 클럭신호(PCLKF)에 응답하여 래치(L3)의 출력신호를 입력하여 반전하고 래치한다. CMOS전송 게이트(C5)는 '하이'레벨의 클럭신호(PCLKF)에 응답하여 온되어 래치(L4)의 출력신호를 전송하고, 인버터(I15)는 CMOS전송 게이트(C5)의 출력신호를 반전하여 신호(LA3)를 발생한다.
즉, 도2에 나타낸 회로는 리드신호(PC)를 인버터들(I1, I2, I3, I4)에 의해서 지연하여 신호(LA1)를 발생하고, 신호(LA1)를 클럭신호(PCLKF)에 응답하여 1사이클 지연하여 신호(LA2)를 발생하고, 신호(LA2)를 클럭신호(PCLKF)에 응답하여 1사이클 지연하여 신호(LA3)를 발생한다.
도3은 도1에 나타낸 클럭버퍼 제어회로의 실시예의 회로도로서, NOR게이트(NOR1), 및 인버터들(I16, I17)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
도3에 나타낸 회로는 신호들(LA1, LA2, LA3)을 비논리합하여 클럭버퍼 제어신호(CLKDQP)를 발생한다. 신호들(LA1, LA2, LA3)이 모두 '로우'레벨이면 '하이'레벨의 클럭버퍼 제어신호(CLKDQP)를 발생하고, 신호들(LA1, LA2, LA3)중의 하나가 '하이'레벨이면 '로우'레벨의 클럭버퍼 제어신호(CLKDQP)를 발생한다.
도4는 도1에 나타낸 클럭버퍼의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2, P3)과 NMOS트랜지스터들(N1, N2)로 구성된 차동 증폭기(DAMP), NMOS트랜지스터(N3), 인버터들(I18, I19, I20, I21, I22), PMOS트랜지스터들(P4, P5), 및 NMOS트랜지스터(N4)로 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
클럭버퍼 제어신호(CLKDQP)가 '하이'레벨로 되면 NMOS트랜지스터(N3)가 온되어 노드(A)가 '로우'레벨로 리셋된다. 즉, NMOS트랜지스터(N3)는 노드(A)를 '로우'레벨로 리셋하기 위한 리셋 트랜지스터이다. 노드(A)가 '로우'레벨로 천이되면 노드(B)가 '하이'레벨로 천이된다. 이에 따라, NMOS트랜지스터(N3)가 온되어 '로우'레벨의 데이터가 데이터 출력 제어신호(CLKDQ)로 발생된다.
클럭버퍼 제어신호(CLKDQP)가 '로우'레벨로 천이되면, 차동 증폭기(DAMP)의 PMOS트랜지스터(P1)가 온되어 차동 증폭기(DAMP)의 동작이 인에이블된다. 차동 증폭기(DAMP)는 '하이'레벨의 클럭신호(PCLK)가 인가되면 NMOS트랜지스터(N2)가 온되어 노드(A)로 '로우'레벨을 출력하고, '로우'레벨의 클럭신호(PCLK)가 인가되면 NMOS트랜지스터(N1)가 온되어 노드(A)로 '하이'레벨을 출력한다. 즉, 차동 증폭기(DAMP)는 기준전압(VREF)이 클럭신호(PCLK)보다 크면 노드(A)로 '하이'레벨을 출력하고, 기준전압(VREF)이 클럭신호(PCLK)보다 작으면 노드(A)로 '로우'레벨을 출력한다. 노드(A)의 신호는 인버터들(I18, I19, I20)을 통하여 반전되고 소정 시간 지연되어 노드(B)로 출력된다. 노드(A)가 '하이'레벨로 천이되면 소정 시간 후에 노드(B)가 '로우'레벨로 천이된다. 노드(B)가 '로우'레벨이 되면 PMOS트랜지스터(P4)가 온되어 PMOS트랜지스터(P4)의 드레인이 프리차지되고, NMOS트랜지스터(N3)가 오프된다. 이 후에 노드(A)가 '로우'레벨로 천이되면 PMOS트랜지스터(P5)가 온되어 PMOS트랜지스터(P4)의 드레인의 프리차지된 레벨이 PMOS트랜지스터(P5)의 드레인으로 출력된다. 인버터들(I21, I22)은 '하이'레벨의 데이터 출력 제어신호(CLKDQ)를 발생한다. 노드(A)가 '로우'레벨로 천이되면 소정 시간 후에 노드(B)가 '하이'레벨로 천이된다. 그러면, NMOS트랜지스터(N3)가 온되어 NMOS트랜지스터(N3)의 드레인으로 '로우'레벨의 신호가 발생된다. 인버터들(I21, I22)은 '로우'레벨의 데이터 출력 제어신호(CLKDQ)를 발생한다.
즉, 도4에 나타낸 클럭버퍼는 클럭신호(PCLK)가 상승 천이시에 리드 명령이 인가된 후 클럭신호(PCLK)가 상승 천이하기 전에 충분한 마아진을 가지고 클럭버퍼 제어신호(CLKDQP)가 '로우'레벨로 인에이블되어야 정확하게 동작할 수 있다. 클럭버퍼 제어신호(CLKDQP)가 인에이블되면 '로우'레벨의 클럭신호(PCLK)에 응답하여 노드(A)가 '하이'레벨로 천이된다. 그리고, 소정 시간 후에 노드(B)가 '로우'레벨로 되면 PMOS트랜지스터(P4)의 드레인이 프리차지된다. 이 상태에서, 클럭신호(PCLK)가 '하이'레벨로 천이되면 노드(A)가 '로우'레벨로 되고 데이터 출력 제어신호(CLKDQ)가 '하이'레벨로 된다.
클럭버퍼는 리드 명령이 인가된 후 클럭신호(PCLK)가 상승 천이하기 전에 노드(A)를 '하이'레벨로 하고, 소정 시간 후에 노드(B)를 '로우'레벨로 한다. 그런데, 고속 동작 수행시에는 클럭신호(PCLK)의 상승 천이가 빨라지기 때문에 노드(B)가 '로우'레벨로 되어 PMOS트랜지스터(P4)의 드레인이 프리차지되기 전에 노드(A)가 '로우'레벨로 천이된다. 이렇게 되면, 노드(A)가 '로우'레벨로 천이하더라도 데이터 출력 제어신호(CLKDQ)가 정확하게 발생되지 못하게 된다.
종래의 반도체 메모리 장치의 클럭버퍼 제어회로는 도3에 나타낸 바와 같이 신호들(LA1, LA2, LA3)을 조합함에 의해서 발생된다. 그런데, 이 신호들(LA1, LA2, LA3)은 도2에 나타낸 바와 같이 논리 게이트들에 의해서 지연되어 발생되기 때문에 클럭버퍼 제어신호(CLKDQP)의 발생이 지연될 수 밖에 없다.
즉, 종래의 클럭버퍼 제어회로는 고속화됨에 따라서 클럭신호의 주기가 빨라지는 것만큼 클럭버퍼 제어신호(CLKDQP)를 빠르게 발생하지 못하고, 이에 따라 클럭버퍼가 데이터 출력 제어신호(CLKDQ)를 정확하게 발생하지 못하게 된다.
도5는 도1에 나타낸 종래의 반도체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도로서, CAS레이턴시가 3이고, 버스트 길이가 2인 경우의 동작을 나타내는 타이밍도이다. 즉, CAS레이턴시가 3이라는 것은 첫 번째 사이클(Ⅰ)에서 리드 명령이 인가되고 난 후 세 번째 사이클(Ⅲ)에서 데이터가 출력되는 것을 말한다. 그리고, 버스트 길이가 2라는 것은 두 개의 어드레스가 연속적으로 발생되어, 두 개의 어드레스에 해당하는 두 개의 데이터가 연속적으로 출력되는 것을 말한다.
첫 번째 사이클(Ⅰ)에서, 클럭신호(PCLK)의 상승 천이시에 '로우'레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB), '로우'레벨의 반전 칩 선택신호(CSB), '하이'레벨의 반전 라이트 인에이블 신호(WEB)와 '로우'레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB)에 각각 응답하여 신호들(PCF, PCS, PC)이 각각 발생된다.
첫 번째 사이클(Ⅰ)에서, 신호(LA1)는 리드신호(PC)를 지연하여 발생된다. 두 번째 사이클에서(Ⅱ)에서, 내부적으로 발생되는 클럭신호(PCLKF)에 응답하여 신호(LA1)를 1사이클 지연함에 의해서 신호(LA2)가 발생된다. 세 번째 사이클(Ⅲ)에서, 내부적으로 발생되는 클럭신호(PCLKF)에 응답하여 신호(LA2)를 1사이클 지연함에 의해서 신호(LA3)가 발생된다.
첫 번째 사이클(Ⅰ)에서, 신호(LA1)의 '하이'레벨로의 천이에 응답하여 클럭버퍼 제어신호(CLKDQP)가 '로우'레벨로 천이된다. 다섯 번째 사이클(Ⅴ)에서, '로우'레벨의 신호들(LA1, LA2, LA3)에 응답하여 클럭버퍼 제어신호(CLKDQP)가 '하이'레벨로 천이된다. 클럭버퍼 제어신호(CLKDQP)는 첫 번째 사이클(Ⅰ)의클럭신호(PCLK)의 '로우'레벨에서 '로우'레벨로 천이된다.
두 번째 사이클(Ⅱ)에서, 노드(A)가 클럭신호(PCLK)에 응답하여 '하이'레벨로 천이되고, 노드(B)는 클럭버퍼 제어신호(CLKDQP)의 '로우'레벨로의 천이에 응답하여 소정 시간 후에 클럭신호(PCLK)의 '하이'레벨에서 '로우'레벨로 천이된다. 즉, 노드(B)가 '로우'레벨로 천이되기 전에 노드(A)가 '로우'레벨로 천이됨으로써 점선으로 표시한 데이터 출력 제어신호(CLKDQ)가 발생되지 않게 된다. 이에 따라, 점선으로 표시한 제어신호(SRP)가 발생되지 않게 되고, 따라서, 멀티플렉서의 출력신호(DO) 및 데이터 출력버퍼의 출력신호(DOUT)가 발생되지 않게 된다.
즉, 종래의 반도체 메모리 장치는 클럭신호(PCLK)의 '로우'레벨에서 클럭버퍼 제어신호(CLKDQP)가 '로우'레벨로 천이되고, 노드(B)가 '로우'레벨로 천이된 후 소정 시간 후에 '하이'레벨로 천이하는 클럭신호(PCLK)가 발생되어 노드(A)가 '로우'레벨로 되어야만 데이터 출력 제어신호(CLKDQ)를 정확하게 발생할 수 있다.
그런데, 상술한 동작 타이밍도에 나타낸 바와 같이 반도체 메모리 장치가 고속화됨에 따라 클럭버퍼 제어신호의 발생이 느려짐으로 인해서 데이터 출력 제어신호(CLKDQ)가 정확하게 발생되지 않게 된다.
데이터 출력 제어신호(CLKDQ)가 발생되지 않으면 멀티플렉서를 제어하기 위한 제어신호(SRP)가 발생되지 않게 되어, 멀티플렉서가 센스 증폭기로부터 출력되는 데이터를 출력하지 못하게 된다.
멀티플렉서가 센스 증폭기로부터 출력되는 데이터를 전송하지 못하게 됨으로 인해서, 데이터 출력버퍼가 두 번째 발생되는 데이터 출력 제어신호에 응답하여 유효 데이터를 출력하지 못하게 된다. 따라서, 리드 데이터의 손실이 발생된다.
결과적으로, 데이터 출력 제어신호(CLKDQ)가 정확하게 발생되어야만 리드 데이터의 손실이 발생되지 않는다.
도6은 본 발명의 반도체 메모리 장치의 블록도로서, 도1에 나타낸 종래의 반도체 메모리 장치의 블록도와 동일하고, 단지 클럭버퍼 제어회로(24) 대신에 클럭버퍼 제어회로(40)로 대체하여 구성되어 있다.
도6에서, 클럭버퍼 제어회로(40)는 신호들(LA3, PWRF, PCS, PCF, PCLKF)을 입력하여 제어신호(CLKDQP)를 발생한다. 신호(PWRF)는 외부로부터 인가되는 반전 라이트 인에이블 신호(WEB)의 '하이'레벨로의 천이에 응답하여 발생된다. 신호(PCS)는 외부로부터 인가되는 반전 칩 선택신호(CSB)의 '로우'레벨로의 천이에 응답하여 발생된다. 신호(PCF)는 외부로부터 인가되는 반전 컬럼 어드레스 스트로우브 신호(CASB)의 '로우'레벨로의 천이에 응답하여 발생된다.
즉, 도6에 나타낸 클럭버퍼 제어회로(40)는 신호들(PCLKF, PWRF, PCS, PCF)에 응답하여 리드 명령을 검출함에 의해서 클럭버퍼 제어신호(CLKDQP)를 디스에이블하고, 신호(LA3)에 응답하여 리드 종료를 검출함에 의해서 클럭버퍼 제어신호(CLKDQP)를 인에이블한다.
도6에 나타낸 다른 블록들은 도1에 나타낸 블록들과 동일한 동작을 수행한다.
도7은 본 발명의 반도체 메모리 장치의 클럭버퍼 제어회로의 실시예의 회로도로서, 인버터(I23)와 NAND게이트(NA1)로 구성된 리드 시작 검출회로(42), 인버터들(I24, I25, I26)과 NOR게이트들(NOR2, NOR3)로 구성된 리드 종료 검출회로(44), NAND게이트들(NA2, NA3)로 구성된 래치(46), 및 인버터(I27)로 구성되어 있다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
리드 시작 검출회로(42)는 '로우'레벨의 신호(PWRF), '하이'레벨의 신호들(PCS, PCF, PCLKF)이 인가되면 '로우'레벨의 신호를 발생한다. 즉, 인버터(I23)는 '로우'레벨의 신호(PWRF)를 반전하여 '하이'레벨의 신호를 발생한다. NAND게이트(NA1)는 '하이'레벨의 인버터(I23)의 출력신호와 '하이'레벨의 신호들(PCS, PCF, PCLKF)을 비논리곱하여 '로우'레벨의 신호를 발생한다. 즉, 리드 명령이 인가되면 리드 시작 검출회로(42)는 '로우'레벨의 신호를 발생한다.
리드 종료 검출회로(44)는 신호(LA3)가 '로우'레벨이거나, '로우'레벨에서 '하이'레벨로 천이되면 '하이'레벨의 신호(LA3P)를 발생하고, 신호(LA3)가 '하이'레벨에서 '로우'레벨로 천이되면 '로우'레벨로 천이된 후 소정 시간 후에 '하이'레벨로 천이되는 신호(LA3P)를 발생한다.
인버터들(I24, I25, I26)과 NOR게이트(NOR2)로 구성된 회로는 신호(LA3)가 '하이'레벨에서 '로우'레벨로 천이하는 경우에 소정 시간 동안 '하이'레벨의 신호를 발생한다. NOR게이트(NOR3)는 신호(PVCCHB)가 '로우'레벨로 고정되어 있으므로 NOR게이트(NOR2)의 '하이'레벨의 출력신호에 응답하여 '로우'레벨의 신호(LA3P)를 발생한다. 신호(PVCCHB)는 파워 업시에 '하이'레벨로 천이한 뒤 '로우'레벨로 리셋되는 신호로서, 동작 상태에서는 '로우'레벨로 고정된다.
래치(46)는 '로우'레벨의 리드 시작 검출회로(42)의 출력신호에 응답하여 '하이'레벨의 출력신호를 발생하고, '하이'레벨의 리드 종료 검출회로(44)의 출력신호에 응답하여 '하이'레벨의 신호를 래치한다. 인버터(I27)는 '하이'레벨의 신호를 반전하여 '로우'레벨의 클럭버퍼 제어신호(CLKDQP)를 발생한다. 이때, 발생된 래치(46)의 '하이'레벨의 출력신호는 리드 종료 검출회로(44)의 출력신호가 '로우'레벨로 천이할 때까지 유지된다. 래치(46)는 '로우'레벨의 리드 종료 검출회로(44)의 출력신호에 응답하여 '로우'레벨의 신호를 발생한다. 이때, 발생된 래치(46)의 '로우'레벨의 출력신호는 리드 시작 검출회로(42)의 출력신호가 '로우'레벨로 천이될 때까지 유지된다.
도7에 나타낸 클럭버퍼 제어회로는 리드 명령이 시작되는 것을 검출함에 의해서 '로우'레벨로 천이하는 클럭버퍼 제어신호(CLKDQP)를 발생하고, 리드 명령이 종료되는 것을 검출함에 의해서 '하이'레벨로 천이하는 클럭버퍼 제어신호(CLKDQP)를 발생한다.
즉, 본 발명의 클럭버퍼 제어회로는 리드 명령이 인가되면 클럭버퍼 제어신호(CLKDQP)가 '로우'레벨로 천이된 후 '하이'레벨의 클럭신호가 발생되기 전에 도4에 나타낸 클럭버퍼의 노드(B)가 '로우'레벨로 천이된다. 그리고, '하이'레벨의 클럭신호가 발생되어 노드(A)가 '로우'레벨로 천이되면 첫 번째 데이터 출력 제어신호(CLKDQ)가 정확하게 발생될 수 있다.
첫 번째 데이터 출력 제어신호(CLKDQ)가 정확하게 발생되면 제어신호(SRP) 정확하게 발생된다. 따라서, 리드 데이터의 손실이 발생되지 않게 된다.
도8은 본 발명의 반도체 메모리 장치의 리드 동작을 설명하기 위한 동작 타이밍도로서, 도5에 나타낸 타이밍도와 마찬가지로 CAS레이턴시가 3이고, 버스트 길이가 2인 경우의 동작 타이밍도이다.
첫 번째 사이클(Ⅰ)에서, 클럭신호(PCLK)의 상승 천이시에 '로우'레벨의 반전 칩 선택신호(CSB), '로우'레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB), '하이'레벨의 반전 라이트 인에이블 신호(WEB)와 '로우'레벨의 반전 컬럼 어드레스 스트로우브 신호(CASB), 및 '로우'레벨의 반전 라이트 인에이블 신호(WEB)에 각각 응답하여 신호들(PCS, PCF, PC, PWRF)이 각각 발생된다.
첫 번째 사이클(Ⅰ)에서, 신호(PWRF)가 '로우'레벨로 천이되고, 신호들(PCS, PCF, PCLKF)이 '하이'레벨로 천이되면 '로우'레벨로 천이하는 클럭버퍼 제어신호(CLKDQP)가 발생된다. 이 신호에 응답하여 노드(B)가 '로우'레벨로 천이된다. 타이밍도에 나타낸 바와 같이 노드(B)가 클럭신호(PCLK)의 '로우'레벨 구간에서 '로우'레벨로 천이된다. 도5와 비교하여 볼 때, 노드(B)가 '로우'레벨로 천이되는 타이밍이 빨라지게 된다.
두 번째 사이클(Ⅱ)에서 다섯 번째 사이클(Ⅴ)까지, '로우'레벨의 클럭신호(PCLK)에 응답하여 노드(A)가 '하이'레벨로 천이되고, '하이'레벨의 클럭신호(PCLK)에 응답하여 노드(A)가 '로우'레벨로 천이된다. 노드(A)의 신호가 소정 시간 지연되고 반전되어 노드(B)의 신호가 발생된다. 노드(A)와 노드(B)의 '로우'레벨의 신호에 응답하여 '하이'레벨의 데이터 출력 제어신호(CLKDQ)가 발생된다.
첫 번째, 두 번째 발생된 데이터 출력 제어신호(CLKDQ)에 응답하여 첫 번째, 두 번째 제어신호(SRP)가 발생된다. 첫 번째, 두 번째 발생된 제어신호(SRP)에 응답하여 멀티플렉서의 출력신호(DO)가 순차적으로 발생되고, 두 번째, 세 번째 발생된 데이터 출력 제어신호(CLKDQ)에 응답하여 데이터 출력버퍼의 데이터 출력신호(DOUT)가 순차적으로 발생된다.
다섯 번째 사이클(Ⅴ)에서, 신호(LA3)가 '로우'레벨로 천이되면 신호(LA3P)가 '로우'레벨로 천이되고, 신호(LA3P)가 '로우'레벨로 천이되면 클럭버퍼 제어신호(CLKDQP)가 '하이'레벨로 천이된다. 이에 따라서, 데이터 출력 제어신호(CLKDQ)는 발생되지 않게 된다.
상술한 바와 같이 본 발명의 반도체 메모리 장치의 클럭버퍼 제어회로는 리드 명령을 검출함에 의해서 클럭버퍼 제어신호(CLKDQP)를 빠르게 '로우'레벨로 인에이블함으로써 데이터 출력 제어신호(CLKDQ)가 정확하게 발생된다.
데이터 출력 제어신호(CLKDQ)가 정확하게 발생됨으로써 제어신호(SRP)가 정확하게 발생된다. 따라서, 리드 데이터의 손실이 발생되지 않는다.
상술한 실시예에서는 고속의 레이턴시 동작을 이용하여 설명하였지만, 레이턴시 동작을 수행하지 않는 경우에도 본 발명의 클럭버퍼 제어회로는 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법은 클럭버퍼 제어신호를 리드 명령 신호들을 이용하여 빠르게 인에이블함으로써 데이터 출력 제어신호가 정확하게 발생되어 리드 데이터의 손실을 방지할 수 있다.
본 발명의 반도체 메모리 장치 및 이 장치의 데이터 리드 방법은 고속의 리드 동작 수행시에 리드 데이터의 손실을 방지할 수 있다.
Claims (11)
- 외부로부터 인가되는 명령 신호들을 입력하고 리드 명령이 시작되는 것을 검출하여 클럭버퍼 제어신호를 인에이블하고, 상기 리드 명령이 종료되는 것을 검출하여 상기 클럭버퍼 제어신호를 디스에이블하기 위한 클럭버퍼 제어수단; 및상기 클럭버퍼 제어신호가 인에이블되면 클럭신호에 응답하여 데이터 출력 제어신호를 발생하기 위한 클럭버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 클럭버퍼 제어수단은상기 외부로부터 인가되는 클럭신호, 반전 라이트 인에이블 신호, 칩 선택신호, 및 컬럼 어드레스 스트로우브 신호를 입력하여 상기 리드 명령이 시작되는 것을 검출하여 리드 시작신호를 발생하기 위한 리드 시작 검출수단;상기 리드 명령이 종료되는 것을 검출하여 리드 종료신호를 발생하기 위한 리드 종료 검출수단; 및상기 리드 시작신호가 발생하면 상기 리드 시작신호를 래치하여 상기 클럭버퍼 제어신호를 인에이블하고, 상기 리드 종료신호가 발생하면 상기 클럭버퍼 제어신호를 디스에이블하기 위한 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 리드 종료 검출수단은상기 클럭신호에 응답하여 상기 리드 명령을 소정 시간 지연하여 상기 리드 종료신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 클럭버퍼는상기 클럭버퍼 제어신호가 인에이블되면 인에이블되어 상기 클럭신호에 응답하여 제1신호를 발생하기 위한 차동 증폭기;상기 제1신호를 소정 시간 지연하고 반전하여 제2신호를 발생하기 위한 지연회로; 및상기 제2신호에 응답하여 프리차지되고, 상기 제1신호에 응답하여 상기 프리차지된 레벨을 상기 데이터 출력 제어신호로 발생하기 위한 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 메모리 셀 어레이;외부로부터 인가되는 명령 신호들을 입력하고 리드 명령이 인가되면 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들;데이터 출력 제어신호에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 출력하기 위한 복수개의 데이터 출력 버퍼들;상기 명령 신호들을 입력하고 상기 리드 명령이 시작되는 것을 검출하여 클럭버퍼 제어신호를 인에이블하고, 상기 리드 명령이 종료되는 것을 검출하여 상기 클럭버퍼 제어신호를 디스에이블하기 위한 클럭버퍼 제어수단; 및상기 클럭버퍼 제어신호가 인에이블되면 클럭신호에 응답하여 상기 데이터 출력 제어신호를 발생하기 위한 클럭버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서, 상기 클럭버퍼 제어수단은상기 외부로부터 인가되는 클럭신호, 반전 라이트 인에이블 신호, 칩 선택신호, 및 컬럼 어드레스 스트로우브 신호들을 입력하여 상기 리드 명령이 시작되는 것을 검출하여 리드 시작신호를 발생하기 위한 리드 시작 검출수단;상기 리드 명령이 종료되는 것을 검출하여 리드 종료신호를 발생하기 위한 리드 종료 검출수단; 및상기 리드 시작신호가 발생하면 상기 리드 시작신호를 래치하여 상기 클럭버퍼 제어신호를 인에이블하고, 상기 리드 종료신호가 발생하면 상기 클럭버퍼 제어신호를 디스에이블하기 위한 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 리드 종료 검출수단은상기 클럭신호에 응답하여 상기 리드 명령을 소정 시간 지연하여 상기 리드 종료신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서, 상기 클럭버퍼는상기 클럭버퍼 제어신호가 인에이블되면 인에이블되어 상기 클럭신호에 응답하여 제1신호를 발생하기 위한 차동 증폭기;상기 제1신호를 소정 시간 지연하고 반전하여 제2신호를 발생하기 위한 지연회로; 및상기 제2신호에 응답하여 프리차지되고, 상기 제1신호에 응답하여 상기 프리차지된 레벨을 상기 데이터 출력 제어신호로 발생하기 위한 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서, 상기 반도체 메모리 장치는상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 멀티플렉서 제어신호에 응답하여 상기 복수개의 데이터 출력버퍼들로 출력하기 위한 복수개의 멀티플렉서들; 및상기 데이터 출력 제어신호에 응답하여 상기 멀티플렉서 제어신호를 발생하기 위한 멀티플렉서 제어신호 발생수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 메모리 셀 어레이;외부로부터 인가되는 명령 신호들을 입력하고 리드 명령이 인가되면 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들; 및데이터 출력 제어신호에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 출력하기 위한 복수개의 데이터 출력 버퍼들을 구비한 반도체 메모리 장치의 데이터 리드 방법에 있어서,상기 명령 신호들을 입력하고 상기 리드 명령이 시작되는 것을 검출하여 상기 클럭버퍼 제어신호를 인에이블하는 단계;상기 클럭버퍼 제어신호가 인에이블되면 클럭신호에 응답하여 데이터 출력제어신호를 발생하는 단계;상기 데이터 출력 제어신호에 응답하여 상기 복수개의 데이터 출력버퍼들을 통하여 복수개의 센스 증폭기들로부터 출력되는 데이터를 출력하는 단계; 및상기 리드 명령이 종료되는 것을 검출하여 상기 클럭버퍼 제어신호를 디스에이블하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
- 제10항에 있어서, 상기 외부로부터 인가되는 명령 신호들은클럭신호, 반전 라이트 인에이블 신호, 칩 선택신호, 및 컬럼 어드레스 스트로우브 신호인 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
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