KR19980068159A - 정전기 방전 보호 회로 및 그것을 구비하는 집적 회로 - Google Patents

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Abstract

개시되는 ESD 보호 회로의 SCR들은 공급 전위 (VDD)와 그라운드 전위 (VSS) 사이에서 칩의 내부 회로를 통해 흐르는 누설 전류에 의해 트리거된다. 따라서, CMOS 입/출력 버퍼 회로가 사용되는 반도체 집적 회로에서, ESD 보호를 위한 SCR의 트리거 소자가 불필요하므로 집적 회로의 집적도를 증가시킬 수 있다.

Description

정전기 방전 보호 회로 및 그것을 구비하는 집적 회로
본 발명은 정전기 방전(electrostatic discharge;ESD) 또는 다른 원인들에 의해 발생되는 과도 전압(excessive voltage)으로부터 반도체 소자들을 보호하기 위한 회로 및 그것을 구비하는 반도체 집적 회로에 관한 것으로, 특히 CMOS 입/출력 버퍼 회로(input/output buffer circuit)를 구비하는 반도체 집적 회로용 ESD 보호 회로에 관한 것이다.
정전기 방전(ESD)으로 인해 매우 큰 전압이 반도체 소자로 인가될 때 소자에서는 접합 브레이크다운(junction breakdown), 유전체 브레이크다운(dielectric breakdown), 메탈 용융(metal melting) 등의 치명적인 파괴가 발생되고, 그것에 의해 상대적으로 작은 전압이 인가될 때 소자의 동작 수명(operating life) 감소 및 성능 저하가 야기된다. 반도체 소자들의 디멘젼(dimension)들이 더 작아짐에 따라서, 상기 소자들은 정전기 방전에 의한 손상(damage)을 더 쉽게 받기 때문에, 소자의 제조로부터 그것의 사용에 이르기까지 정전기 방전 등에 의해 발생되는 과도 전압으로부터 반도체 소자를 보호하기 위한 광범하고도 다각적인 연구가 진행되고 있다.
정전기 방전으로 인한 어떤 소자의 파괴 정도(a degree of failure)는 그 소자의 특성 및 기능, 제조 공정, 디자인 룰(design rule), 패키지 형태(package type) 등에 따라 좌우된다. 예를 들어, CMOS 소자에서, N-도전 채널형(conducting channel type) MOSFET(이하, 'NMOS 트랜지스터'라 함)는 P-도전 채널형 MOSFET(이하, 'PMOS 트랜지스터'라 함)에 비해 정전기 방전에 의한 더 쉽게 손상을 받는다. 이는 NMOS 트랜지스터의 트리거 전압(trigger voltage) 및 홀딩 전압(holding voltage)이 다이오드(diode), PMOS 트랜지스터, NPN 및 PNP 기생 바이폴라 접합 트랜지스터(parasitic bipolar junction transistor)들의 브레이크다운 전압(breakdown voltage)들보다 낮기 때문이다.
잘 알려져 있는 바와 같이, CMOS 소자용 ESD 보호 소자로서는 다이오드가 가장 먼저 사용되었다. 특히, 다이오드는 CMOS 소자의 입력 단자에서의 과도 전압을 클램핑(clamping)하여 상기 소자의 게이트 산화막들을 보호하는 데 효과적으로 사용되었다. 그러나, 다이오드는 큰 역방향 동적 저항(reverse-biased dynamic resistance)을 갖기 때문에 CMOS 소자의 출력 단자에서의 정전기 방전 등에 의한 큰 전류를 빠르게 우회(shunting)시키는 데는 비효율적이다.
따라서, 다이오드 보호 소자들 대신에, 작은 역방향 동적 저항과 스냅-백(snap-back) 특성을 갖는 기생 FET들 및 NMOS 트랜지스터들이 사용되어 왔다. 특히, NMOS 트랜지스터는 그것의 브레이크다운 전류(breakdown current)가 매우 크기 때문에 ESD 보호 소자로서 널리 사용되어 왔다. 그러나, 이런 보호 소자들 각각은 우수한 보호 특성을 가짐에도 불구하고 다이오드 소자에 비해 칩 상에서 지나치게 큰 면적을 차지한다.
위에 기술된 문제들을 해결하기 위해, SCR(silicon controlled rectifier) 보호 기술들이 제안되었다. 그들 중 한가지는 CMOS 소자의 제조 과정에서 자연스럽게 형성되는 기생 SCR을 이용하는 기술이다. CMOS 소자의 기생 SCR은 아주 작은 동적 저항을 가지나, 상기 SCR 소자는 웰들 간의 브레이크다운 전압에 의해서 트리거(trigger)된다. 이와 같이, CMOS 소자의 기생 SCR은 정전기 방전 및 그밖의 원인들에 의해 생긴 전류를 우회시킬 수 있는 충분한 능력을 가짐에도 불구하고 상기 SCR은 너무 큰 트리거링 전압(triggering)을 갖기 때문에 그것을 그대로 과도 전압으로부터 CMOS 소자를 보호하기 위한 회로로서 사용하는 것은 부적합하다. 결국, SCR 보호 기술의 발전은 트리거링 소자의 개발에 달려있다. 미국 특허 제 5452171 호에는, Metz 등에 의해, 집적 회로의 입/출력 패드(an input/output pad)와 상기 회로의 그라운드 전위 사이에 연결된 SCR 회로와, 트리거링 소자로서 사용되는 MOSFET를 구비하는 ESD 보호 회로가 개시되어 있다. 이 기술에서는, MOSFET가 트리거링 소자로서 사용되기 때문에, ESD 보호 회로는 상당히 큰 면적을 차지한다. 이로 인해, 칩 가격의 상승이 초래한다.
본 발명의 목적은 CMOS 입/출력 버퍼 회로가 사용되는 반도체 집적 회로에서 상기 집적 회로의 집적도를 증가시킬 수 있는 ESD 보호 회로를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 일 특징에 따르면, 도전성 라인(conductive line)으로부터의 정전기 방전 전류(electrostatic discharge current)를 기준 전위(reference potantial)로 흘려보내기 위한 보호 회로를 구비하는 본 발명의 집적 회로는: 소정의 제 1 및 제 2 기준 전위들이 각각 인가되는 제 1 및 제 2 단자들과; 소정의 도전성(conductivity)의 기판과; 상기 기판 내에 상호간 소정의 간격을 두고 형성된 제 1 도전성의 제 1 웰 영역(well region) 및 제 2 도전성의 제 2 웰 영역과; 상기 제 1 웰 영역의 표면 내에 각각 형성된 상기 제 1 도전성의 제 1 고농도 도핑 영역(heavily doped region) 및 상기 제 2 도전형의 제 2 고농도 도핑 영역과; 상기 제 2 웰 영역의 표면 내에 각각 형성된 상기 제 2 도전성의 제 3 고농도 도핑 영역과 상기 제 1 도전성의 제 4 고농도 도핑 영역과; 상기 제 1 및 제 2 웰 영역들 사이에 배치되고, 상기 제 1 및 제 2 웰 영역들과 그리고 상호간 인접하도록 각각 형성된 상기 제 2 도전성의 제 3 웰 영역과 상기 제 1 도전성의 제 4 웰 영역과; 상기 제 3 웰 영역의 표면 내에 형성된 상기 제 1 도전성의 제 5 고농도 도핑 영역과; 상기 제 4 웰 영역의 표면 내에 형성된 상기 제 2 도전성의 제 6 고농도 도핑 영역과; 상기 제 1 및 제 6 고농도 도핑 영역들은 상기 제 1 단자에 접속되고, 상기 제 2 및 제 4 고농도 도핑 영역들은 상기 도전성 라인에 접속되며, 상기 제 3 및 제 5 고농도 도핑 영역들은 상기 제 2 단자에 접속되고; 상기 제 2 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 1 웰 영역에 의해 형성된 베이스 및 상기 제 3 웰 영역에 의해 형성된 콜렉터를 갖는 제 1 기생 바이폴라 접합 트랜지스터와; 상기 제 5 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 3 웰 영역에 의해 형성된 베이스 및 상기 제 1 고농도 도핑 영역에 의해 형성된 콜렉터를 갖는 제 2 기생 바이폴라 접합 트랜지스터와; 상기 제 4 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 2 웰 영역에 의해 형성된 베이스 및 상기 제 4 웰 영역에 의해 형성된 콜렉터를 갖는 제 3 기생 바이폴라 접합 트랜지스터 및; 상기 제 6 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 4 웰 영역에 의해 형성된 베이스 및 상기 제 3 고농도 도핑 영역에 의해 형성된 콜렉터를 갖는 제 4 기생 바이폴라 접합 트랜지스터를 포함한다.
이 집적 회로에 있어서, 상기 제 1 및 제 2 트랜지스터들은 제 1 SCR을 형성하고 그리고 상기 제 3 및 제 4 트랜지스터들은 제 2 SCR을 형성하며, 상기 제 3 웰 영역에서 애벌런치 작용(avalanche process)이 일어날 때의 상기 제 1 트랜지스터의 콜렉터 전류에 의해 상기 제 1 SCR이 트리거링되고 그리고 상기 제 4 웰 영역에서 상기 애벌런치 작용이 일어날 때의 상기 제 3 트랜지스터의 콜렉터 전류에 의해 상기 제 2 SCR이 트리거링된다.
도 1은 과도 전압으로부터 CMOS 출력 버퍼를 사용하는 집적 회로를 보호하기 위한 본 발명의 보호 회로를 개략적으로 보여주는 회로도;
도 2는 도 1의 보호 회로를 갖는 CMOS 소자의 바람직한 레이 아웃을 개략적으로 보여주는 평면도;
도 3은 도 2의 X3-X3를 따라 취한 개략적 단면도;
도 4는 도 2에 도시된 구조의 집적 회로의 출력 핀에 ESD 펄스가 인가될 때 상기 출력 핀 상의 전압 및 전원 전압의 변화를 보여주는 도면;
도 5는 과도 전압으로부터 CMOS 입력 버퍼를 사용하는 집적 회로를 보호하기 위한 본 발명의 보호 회로를 개략적으로 보여주는 회로도;
도 6은 도 5의 보호 회로를 갖는 CMOS 소자의 바람직한 레이 아웃을 개략적으로 보여주는 평면도;
도 7은 도 2의 X7-X7을 따라 취한 단면도.
다음에는 첨부된 도면들을 참조하여 본 발명에 따른 ESD 보호 회로의 실시예들을 상세히 설명한다.
도 1는 정전기 방전 또는 그밖의 요인들로 인한 과도 전압으로부터 CMOS 출력 버퍼가 사용되는 집적 회로를 보호하기 위한 본 발명의 보호 회로를 보여주고 있다.
도 1을 참조하면, 출력 패드 (10)은 도전성 라인 (12)를 통해 내부 회로인 CMOS 출력 버퍼 (14)의 출력 단자에 전기적으로 접속된다. PNP 트랜지스터 (Q1)의 에미터 단자는 라인 (12)에 접속되고, 그것의 베이스 단자는 NPN 트랜지스터 (Q2)의 콜렉터 단자에 접속된다. 또, 트랜지스터 (Q1)의 콜렉터 단자는 트랜지스터 (Q2)의 베이스 단자에 접속됨과 아울러 저항체(resister) (R1)을 통해 그라운드 전위 (VSS)에 접속된다. 상기 트랜지스터 (Q2)의 에미터 단자는 그라운드 전위 (VSS)에 접속되고, 그것의 콜렉터 단자는 공급 전위 (VDD)에 접속된다. 상기 트랜지스터들 (Q1) 및 (Q2)는 하나의 SCR을 형성한다.
NPN 트랜지스터 (Q3)의 에미터 단자는 라인 (12)에 접속되고, 그것의 베이스 단자는 PNP 트랜지스터 (Q4)의 콜렉터 단자에 접속된다. 또, 트랜지스터 (Q3)의 콜렉터 단자는 트랜지스터 (Q4)의 베이스 단자에 접속됨과 아울러 저항체 (R2)를 통해 공급 전위 (VDD)에 접속된다. 상기 트랜지스터 (Q4)의 에미터 단자는 공급 전위 (VDD)에 접속되고, 그것의 콜렉터 단자는 그라운드 전위 (VSS)에 접속된다. 상기 트랜지스터들 (Q3) 및 (Q4) 역시 하나의 SCR을 형성한다.
일반적으로, 어떤 집적 회로 또는 칩(chip)에서, 공급 전위 (VDD)로부터 그것의 내부 회로들을 통해 그라운드 전위 (VSS)로 누설(leakage)이 발생한다. 어떤 회로의 고유 누설 전류(inherent leakage current)는 잘 알려져 있는 바와 같이 해당 회로 내에 형성된 기생 패스들을 통해 흐르며, 상기 누설 전류의 양은 해당 회로의 공급 전압 및 총체적 저항(body resistance) (Rpwr) 등에 따라서 달라진다.
본 발명은 위와 같은 두 기준 전위들 즉, 공급 전위 (VDD)와 그라운드 전위 (VSS) 사이에서 칩의 내부 회로를 통해 흐르는 누설 전류를 이용하여 ESD 보호용 SCR들이 트리거되도록 한다.
도 2는 도 1의 보호 회로를 갖는 CMOS 소자의 바람직한 레이 아웃을 개략적으로 보여주고 있다. 도 2에서, 참조 번호들 30 및 40은 PMOS 트랜지스터를 위한 N-웰 및 NMOS 트랜지스터를 위한 P-웰을 각각 나타내며, 상기 웰들 (30) 및 (50)은 반도체 기판 내에 상호간 소정의 거리를 두도록 규정(define)된다. 상기 웰들 (30) 및 (50) 사이에는, P-웰 (40) 및 N-웰 (60)이 배치된다. 웰 (40)의 양측면들은 웰 (30)의 대향하는 일측면과 웰 (60)의 대향하는 일측면과 각각 인접하고, 웰 (60)의 타측면은 웰 (50)의 대향하는 일측면과 인접한다. 웰 영역들 (30) 및 (50)에는 PMOS 트랜지스터 및 NMOS 트랜지스터가 각각 형성된다.
도 2에 도시된 바와 같이, PMOS 트랜지스터를 위한 웰 (30)의 가장자리에는, 웰 바이어스를 위한 가드-링(guard ring)으로서 고농도로 도핑된 영역(즉, N+영역) (32)가 규정된다. 가드-링 (32) 내에는, 하나의 P+소오스 영역 (34)와 2 개의 P+드레인 영역들 (36) 및 (36＇)이 상호간 소정의 간격을 두고 배치된다. 소오스 영역 (34)와 각 드레인 영역들 (36) 및 (36＇) 사이에는 게이트 영역 (38)이 규정된다. 게이트는 소리 굽쇠(tunning fork)의 형상을 갖는다.
NMOS 트랜지스터도 그것의 가드-링 (52)가 P+영역으로 형성되고 그리고 소오스 및 드레인 영역들 (54), (56) 및 (56＇)이 N+영역들로 형성된는 것을 제외하고는 상기 PMOS 트랜지스터와 동일한 레이 아웃을 갖는다.
다시 도 2를 참조하면, 각 웰들 (40) 및 (60)에는 N+및 P+가드-링들 (42 또는 64) 및 (44 또는 62)이 병렬로 배치되고, 그들은 금속 라인 (46 또는 66)을 따라서 신장한다.
도 3에는 도 2의 X3-X3를 따라 취한 개략적 CMOS 소자의 단면도가 도시되어 있다. 도 3을 참조하면, 웰 영역들 (30)∼(60)에서, 고농도 도핑 영역들 즉, 가드-링들, 소오스 및 드레인 영역들은 상기 웰들의 표면 내에 각각 형성되어 있다. PMOS 트랜지스터의 가드-링 (32)은 공급 전위 (VDD)와 접속되고, 그것의 소오스 (34)는 그라운드 전위 (VSS)와 접속된다. 또, 상기 PMOS 트랜지스터의 드레인들 (36) 및 (36＇)은 도전성 라인 (12)에 접속된다. 웰 (40) 내의 가드-링들 (42) 및 (44)는 그라운드 전위 (VSS)와 접속된다. NMOS 트랜지스터의 가드-링 (52)는 그라운드 전위 (VSS)와 접속되고, 그것의 소오스 (34)는 공급 전위 (VDD)와 접속된다. 또, 상기 NMOS 트랜지스터의 드레인들 (56) 및 (56＇)은 도전성 라인 (12)에 접속된다. 웰 (60) 내의 가드-링들 (62) 및 (64)에는 공급 전위 (VDD)가 인가된다.
N-웰 (30) 내의 P+도핑 영역 (36)은 PNP 바이폴라 접합 트랜지스터 (도 1 내의 Q1)의 에미터를 형성한다. 상기 바이폴라 트랜지스터 (Q1)의 베이스는 웰 (30)에 의해 형성된다. P-웰 (40) 및 그것 내의 P+도핑 영역 (44)는 상기 트랜지스터 (Q1)의 콜렉터를 형성한다. 웰 (40) 내의 N+도핑 영역 (42)는 NPN 바이폴라 접합 트랜지스터 (도 1 내의 Q2)의 에미터를 형성한다. 상기 바이폴라 트랜지스터 (Q2)의 베이스는 P-웰 (40)에 의해 형성된다. N-웰 (30) 및 그것 내의 N+도핑 영역 (32)는 상기 트랜지스터 (Q2)의 콜렉터를 형성한다. P-웰 (40)은 트랜지스터 (Q1)의 콜렉터, 트랜지스터 (Q2)의 베이스를 형성함과 아울러 저항체 (R1)을 형성한다. 위와 같이, 트랜지스터들 (Q1) 및 (Q2) 중 하나의 베이스가 다른 하나의 콜렉터와 접속됨으로써 상기 두 트랜지스터들 (Q1) 및 (Q2)는 하나의 기생 SCR을 형성한다.
P-웰 (50) 내의 N+도핑 영역 (56)은 NPN 바이폴라 접합 트랜지스터 (도 1 내의 Q3)의 에미터를 형성한다. 상기 바이폴라 트랜지스터 (Q3)의 베이스는 웰 (50)에 의해 형성된다. N-웰 (60) 및 그것 내의 N+도핑 영역 (64)는 상기 트랜지스터 (Q3)의 콜렉터를 형성한다. 웰 (60) 내의 P+도핑 영역 (62)는 PNP 바이폴라 접합 트랜지스터 (도 1 내의 Q4)의 에미터를 형성한다. 상기 바이폴라 트랜지스터 (Q4)의 베이스는 N-웰 (60)에 의해 형성된다. P-웰 (50) 및 그것 내의 P+도핑 영역 (52)는 상기 트랜지스터 (Q4)의 콜렉터를 형성한다. N-웰 (60)은 트랜지스터 (Q3)의 콜렉터, 트랜지스터 (Q4)의 베이스를 형성함과 아울러 저항체 (R2)를 형성한다. 위와 같이, 트랜지스터들 (Q3) 및 (Q4) 중 하나의 베이스가 다른 하나의 콜렉터와 접속됨으로써 상기 두 트랜지스터들 (Q3) 및 (Q4)는 다른 하나의 기생 SCR을 형성한다.
다음에는 이상과 같은 구성을 갖는 CMOS 소자의 동작을 설명한다. 정전기 방전(ESD)에 의해, 패드 (10) 또는 도전성 라인 (12) 상에 양의 과도 전압(excessive positive voltage)이 인가되면, 트랜지스터 (Q1)의 에미터 (36) 및 베이스 (30)의 접합은 순방향 바이어스(forward bias)된다. 이때, 전류가 도전성 라인 (12)로부터 P+영역 (36), N-웰 (30) 및 N+영역 (32)를 통해 공급 전위 (VDD)로 흐른다. 따라서, 공급 전위 (VDD)로부터 칩의 내부 회로를 통해 그라운드 전위 (VSS)로 흐르는 누설 전류 (Idd)가 증가한다.
이때, 바이폴라 트랜지스터 (Q1)의 콜렉터 전류 (Ic1)은 β·Idd가 된다. 여기서, β는 상기 트랜지스터 (Q1)의 전류 이득(current gain)이다. 상기 트랜지스터 (Q1)의 콜렉터 전류 (Ic1)가 웰 (40)으로 흐르면, 웰 (40)의 저항 성분 (R1)에 의해 상기 웰 (40)에서는 정상 상태일 때보다 훨씬 큰 전압 강하가 발생한다. 결국, 패드 (10) 또는 도전성 라인 (12) 상에 양의 과도 전압이 인가되면, 저항 (R1) 양단의 전압이 증가한다. 이 저항 (R1) 양단의 전압에 의해 바이폴라 트랜지스터 (Q2)의 에미터 즉, N+영역 (42)로부터 웰 (40)으로의 전자 주입이 발생한다.
위와 같은 전자 주입은 트랜지스터 (Q1)의 에미터 및 베이스 영역들 (36) 및 (30)으로부터 웰 (40)으로의 정공 주입을 유도한다. 이와 같은 애벌런치 작용에 의해, 저항 (R1) 양단의 전압이 빠르게 증가한다. 결국, 바이폴라 트랜지스터 (Q2)의 에미터 (42) 및 베이스 (40)의 접합은 순방향 바이어스됨으로써, 트랜지스터들 (Q1) 및 (Q2)로 이루어지는 SCR이 트리거된다.
이후, SCR의 트리거링 전압이 스냅-백되고, 패드 (10) 또는 도전성 라인 (12) 상으로부터 그라운드 전위 (VSS)로 큰 전류가 흘러서 ESD 등에 의한 과도 전압의 방전이 이루어진다.
다음, 정전기 방전(ESD)에 의해, 패드 (10) 또는 도전성 라인 (12) 상에 음의 과도 전압(excessive negative voltage)이 인가되면, 트랜지스터 (Q3)의 에미터 (56) 및 베이스 (50)의 접합은 순방향 바이어스된다. 이때, 그라운드 전위 (VSS)로부터 P+영역 (52), P-웰 (50), N+영역 (56)을 통해 도전성 라인 (12)로 전류가 흐름으로써, 내부 회로 또는 칩의 누설 전류 (-Idd)가 증가한다. 이때, 바이폴라 트랜지스터 (Q3)의 콜렉터 전류 (Ic3)는 β·(-Idd)가 된다. 여기서, β는 상기 트랜지스터 (Q3)의 전류 이득이다. 상기 트랜지스터 (Q3)의 콜렉터 전류 (Ic3)가 웰 (60)으로 흐르면, 웰 (60)의 저항 성분 (R2)에 의해 상기 웰 (60)에서는 정상 상태일 때보다 훨씬 큰 전압 강하가 발생한다. 결국, 패드 (10) 또는 도전성 라인 (12) 상에 음의 과도 전압이 인가되면, 저항 (R2) 양단의 전압이 증가한다. 이 저항 (R2) 양단의 전압에 의해 바이폴라 트랜지스터 (Q4)의 에미터 즉, P+영역 (62)로부터 웰 (60)으로의 정공 주입이 발생한다.
위와 같은 정공 주입은 트랜지스터 (Q3)의 에미터 및 베이스 영역들 (56) 및 (50)으로부터 웰 (60)으로의 전자 주입을 유도한다. 이와 같은 애벌런치 작용에 의해, 저항 (R2) 양단의 전압이 빠르게 증가한다. 결국, 바이폴라 트랜지스터 (Q4)의 에미터 (62) 및 베이스 (60)의 접합은 순방향 바이어스됨으로써, 트랜지스터들 (Q3) 및 (Q4)로 이루어지는 SCR이 트리거된다.
이후, SCR의 트리거링 전압이 스냅-백되고, 패드 (10) 또는 도전성 라인 (12) 상으로부터 공급 전위 (VDD)로의 ESD 등에 의한 음의 과도 전압의 방전이 이루어진다.
도 4는 도 2에 도시된 구조의 CMOS 소자를 출력 버퍼로서 사용하는 반도체 집적 회로 칩의 출력 핀 (12)으로 양의 ESD 펄스가 인가되고 그리고 상기 칩의 내부 회로의 저항 (Rpwr)이 100Ω일 때 출력 핀 (12) 상의 전압 (Vpin) 및 전원 전압 (VDD)의 변화를 보여주고 있다. 도 4를 참조하면, 핀 전압 (Vpin)이 약 8V에 이르게 되면 SCR의 트리거링이 이루어져서, 약 2.3V까지 낮아짐을 볼 수 있다. 또, NMOS 트랜지스터를 ESD 보호 소자로서 사용하고 그것의 브레이크다운을 이용하여 정전기 방전 보호를 수행하는 회로에서, 정전기 방전에 의해 양의 과도 전압이 출력 핀 또는 패드에 인가되면 상기 NMOS 트랜지스터의 브레이크운 전압(약 12V 정도)까지 전원 단자(power supply terminal)의 전압 (VDD)가 상승하는 데 반해, 본 발명의 보호 회로를 사용하는 칩에서는 전원 단자의 전압 (VDD)이 약 6.5V 정도까지만 상승한다. 따라서, 본 발명의 회로를 사용하는 칩 내부 회로는 과도 전압에 의해 거의 손상을 받지 않는다.
도 5는 CMOS 소자의 입력 단자를 보호하기 위한 본 발명의 보호 회로를 개략적으로 보여주고 있다.
도 5를 참조하면, 입력 패드 (20)은 도전성 라인 (22)를 통해 내부 회로인 CMOS 입력 버퍼 (24)의 입력 단자에 전기적으로 접속된다. PNP 트랜지스터 (Q5)의 에미터 단자는 라인 (22)에 접속되고, 그것의 베이스 단자는 NPN 트랜지스터 (Q6)의 콜렉터 단자에 접속된다. 또, 트랜지스터 (Q5)의 콜렉터 단자는 트랜지스터 (Q6)의 베이스 단자에 접속됨과 아울러 저항체 (R3)를 통해 그라운드 전위 (VSS)에 접속된다. 상기 트랜지스터 (Q6)의 에미터 단자는 그라운드 전위 (VSS)에 접속되고, 그것의 콜렉터 단자는 공급 전위 (VDD)에 접속된다. 상기 트랜지스터들 (Q1) 및 (Q2)는 하나의 SCR을 형성한다. 다이오드 (D1)의 애노우드(anode)는 그라운드 전위 (VSS)에 접속되고, 그것의 캐소우드 (cathode)는 라인 (22)에 접속된다.
NPN 트랜지스터 (Q7)의 에미터 단자는 라인 (22)에 접속되고, 그것의 베이스 단자는 PNP 트랜지스터 (Q8)의 콜렉터 단자에 접속된다. 또, 트랜지스터 (Q7)의 콜렉터 단자는 트랜지스터 (Q8)의 베이스 단자에 접속됨과 아울러 저항체 (R4)를 통해 공급 전위 (VDD)에 접속된다. 상기 트랜지스터 (Q8)의 에미터 단자는 공급 전위 (VDD)에 접속되고, 그것의 콜렉터 단자는 그라운드 전위 (VSS)에 접속된다. 상기 트랜지스터들 (Q7) 및 (Q8) 역시 하나의 SCR을 형성한다. 다이오드 (D2)의 애노우드는 라인 (22)에 접속되고, 그것의 캐소우드는 공급 전위 (VDD)에 접속된다.
도 6에는, 도 5의 보호 회로의 레이 아웃 만이 개략적으로 도시되어 있다. 즉, 도 6에는 내부 회로 (24)의 레이 아웃은 도시되어 있지 않다. 이 보호 회로는 어떤 내부 회로와도 함께 사용될 수 있다는 것을 유의하기 바란다. 여기서는, 설명의 편의상, CMOS 입력 버퍼 회로를 위해 이 실시예의 보호 회로가 사용되는 경우를 설명한다.
도 6에서, 번호들 70 및 90은 2 개의 다이오드들 (D2) 및 (D1)을 위한 N-웰 및 P-웰을 각각 나타내며, 상기 웰들 (70) 및 (90)은 반도체 기판 내에 상호간 소정의 거리를 두고 형성된다. 상기 웰들 (70) 및 (90) 사이에는, P-웰 (80) 및 N-웰 (100)이 배치된다. 웰 (80)의 일측면은 웰 (70)의 대향하는 일측면과 인접하고 그리고 웰 (80)의 타측면은 웰 (100)의 대향하는 일측면과 인접한다. 웰 (100)의 타측면은 웰 (90)의 대향하는 일측면과 인접한다. 웰 영역들 (70) 및 (90)에는 다이오드들 (D2) 및 (D1)이 각각 형성된다.
도 6에 도시된 바와 같이, 웰 (70)의 가장자리에는, 웰 바이어스를 위한 가드-링으로서 N+영역 (72)가 규정된다. 가드-링 (72) 내에는, 하나의 P+영역 (74)가 섬 형태로 배치된다. 웰 (90)의 가장자리에는, 가드-링으로서 P+영역 (92)가 규정된다. 가드-링 (92) 내에는, 하나의 N+영역 (94)가 역시 섬 형태로 배치된다. 각 웰들 (80) 및 (100)에는 N+및 P+가드-링들 (82 또는 104) 및 (84 또는 102)가 병렬로 배치되고, 그들은 금속 라인(도시되지 않음)을 따라서 신장한다.
도 7에는 도 6의 X7-X7을 따라 취한 개략적 ESD 보호 회로의 단면도가 도시되어 있다. 도 7을 참조하면, 웰 영역들 (70), (80), (90) 및 (100)에서, 고농도 도핑 영역들은 상기 웰들의 표면 내에 각각 형성되어 있다. 다이오드 (D2)의 가드-링 (72)는 공급 전위 (VDD)와 접속되고, 그것의 애노우드 영역 (74)은 도전성 라인 (22)에 접속된다. 웰 (80) 내의 가드-링들 (82) 및 (84)는 그라운드 전위 (VSS)와 접속된다. 다이오드 (D1)의 가드-링 (92)는 그라운드 전위 (VSS)와 접속되고, 그것의 캐소우드 영역 (94)는 도전성 라인 (22)에 접속된다. 웰 (100) 내의 가드-링들 (102) 및 (104)는 공급 전위 (VDD)와 접속된다.
N-웰 (70) 내의 P+도핑 영역 (74)는 PNP 바이폴라 접합 트랜지스터 (도 5 내의 Q5)의 에미터를 형성한다. 상기 바이폴라 트랜지스터 (Q5)의 베이스는 웰 (70)에 의해 형성된다. P-웰 (80) 및 그것 내의 P+도핑 영역 (84)는 상기 트랜지스터 (Q5)의 콜렉터를 형성한다. 웰 (80) 내의 N+도핑 영역 (82)는 NPN 바이폴라 접합 트랜지스터 (도 5 내의 Q6)의 에미터를 형성한다. 상기 바이폴라 트랜지스터 (Q6)의 베이스는 P-웰 (80)에 의해 형성된다. N-웰 (70) 및 그것 내의 N+도핑 영역 (72)는 상기 트랜지스터 (Q6)의 콜렉터를 형성한다. P-웰 (80)은 트랜지스터 (Q5)의 콜렉터, 트랜지스터 (Q6)의 베이스를 형성함과 아울러 저항체 (R3)를 형성한다. 위와 같이, 트랜지스터들 (Q5) 및 (Q6) 중 하나의 베이스가 다른 하나의 콜렉터와 접속됨으로써 상기 두 트랜지스터들 (Q5) 및 (Q6)는 하나의 기생 SCR을 형성한다.
P-웰 (90) 내의 N+도핑 영역 (94)는 NPN 바이폴라 접합 트랜지스터 (도 5 내의 Q7)의 에미터를 형성한다. 상기 바이폴라 트랜지스터 (Q7)의 베이스는 웰 (90)에 의해 형성된다. N-웰 (100) 및 그것 내의 N+도핑 영역 (104)는 상기 트랜지스터 (Q7)의 콜렉터를 형성한다. 웰 (100) 내의 P+도핑 영역 (102)는 PNP 바이폴라 접합 트랜지스터 (도 5 내의 Q8)의 에미터를 형성한다. 상기 바이폴라 트랜지스터 (Q4)의 베이스는 N-웰 (60)에 의해 형성된다. P-웰 (50) 및 그것 내의 P+도핑 영역 (52)는 상기 트랜지스터 (Q4)의 콜렉터를 형성한다. N-웰 (60)은 트랜지스터 (Q3)의 콜렉터, 트랜지스터 (Q4)의 베이스를 형성함과 아울러 저항체 (R4)를 형성한다. 위와 같이, 트랜지스터들 (Q7) 및 (Q8) 중 하나의 베이스가 다른 하나의 콜렉터와 접속됨으로써 상기 두 트랜지스터들 (Q7) 및 (Q8)은 다른 하나의 기생 SCR을 형성한다.
상기 각 SCR들은, 앞에서 설명한 바와 동일하게, 각 바이폴라 트랜지스터들 (Q5) 및 (Q7)의 콜렉터 전류에 의해 발생된 각 웰 영역들의 양단의 전압에 의해 트리거된다.
이상과 같은 본 발명에 따른 ESD 보호 회로는 별도의 트리거 소자를 필요로하지 않으므로 칩의 집적도를 증가시킬 수 있다.

Claims (6)

  1. 도전성 라인으로부터의 정전기 방전 전류를 기준 전위로 흘려보내기 위한 ESD(electrostatic discharge) 보호 회로를 구비하는 집적 회로(IC)에 있어서:
    소정의 제 1 및 제 2 기준 전위들이 각각 인가되는 제 1 및 제 2 단자들(46, 66)과;
    소정의 도전성의 기판과;
    상기 기판 내에 상호간 소정의 간격을 두고 형성된 제 1 도전성의 제 1 웰 영역(30) 및 제 2 도전성의 제 2 웰 영역(50)과;
    상기 제 1 웰 영역의 표면 내에 각각 형성된 상기 제 1 도전성의 제 1 고농도 도핑 영역(32) 및 상기 제 2 도전형의 제 2 고농도 도핑 영역(36)과;
    상기 제 2 웰 영역의 표면 내에 각각 형성된 상기 제 2 도전성의 제 3 고농도 도핑 영역(52)과 상기 제 1 도전성의 제 4 고농도 도핑 영역(56)과;
    상기 제 1 및 제 2 웰 영역들 사이에 배치되고, 상기 제 1 및 제 2 웰 영역들과 그리고 상호간 인접하도록 각각 형성된 상기 제 2 도전성의 제 3 웰 영역(40)과 상기 제 1 도전성의 제 4 웰 영역(60)과;
    상기 제 3 웰 영역의 표면 내에 형성된 상기 제 1 도전성의 제 5 고농도 도핑 영역(42)과;
    상기 제 4 웰 영역의 표면 내에 형성된 상기 제 2 도전성의 제 6 고농도 도핑 영역(62)과;
    상기 제 1 및 제 6 고농도 도핑 영역들은 상기 제 1 단자에 접속되고, 상기 제 2 및 제 4 고농도 도핑 영역들은 상기 도전성 라인에 접속되며, 상기 제 3 및 제 5 고농도 도핑 영역들은 상기 제 2 단자에 접속되고;
    상기 제 2 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 1 웰 영역에 의해 형성된 베이스 및 상기 제 3 웰 영역에 의해 형성된 콜렉터를 갖는 제 1 기생 바이폴라 접합 트랜지스터(Q1)와;
    상기 제 5 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 3 웰 영역에 의해 형성된 베이스 및 상기 제 1 고농도 도핑 영역에 의해 형성된 콜렉터를 갖는 제 2 기생 바이폴라 접합 트랜지스터(Q2)와;
    상기 제 4 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 2 웰 영역에 의해 형성된 베이스 및 상기 제 4 웰 영역에 의해 형성된 콜렉터를 갖는 제 3 기생 바이폴라 접합 트랜지스터(Q3) 및;
    상기 제 6 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 4 웰 영역에 의해 형성된 베이스 및 상기 제 3 고농도 도핑 영역에 의해 형성된 콜렉터를 갖는 제 4 기생 바이폴라 접합 트랜지스터(Q4)를 포함하고;
    상기 제 1 및 제 2 트랜지스터들은 제 1 SCR을 형성하고 그리고 상기 제 3및 제 4 트랜지스터들은 제 2 SCR을 형성하며, 상기 제 3 웰 영역에서 애벌런치 작용이 일어날 때의 상기 제 1 트랜지스터의 콜렉터 전류에 의해 상기 제 1 SCR이 트리거되고 그리고 상기 제 4 웰 영역에서 상기 애벌런치 작용이 일어날 때의 상기 제 3 트랜지스터의 콜렉터 전류에 의해 상기 제 2 SCR이 트리거되는 집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 웰 영역들에 각각 형성된 제 1 도전 채널형의 제 1 MOSFET 및 제 2 도전 채널형의 제 2 MOSFET를 부가적으로 포함하는 집적 회로.
  3. 제 2 항에 있어서,
    상기 제 1 MOSFET는;
    상기 제 1 웰 영역의 상기 표면 내에 상기 제 2 고농도 도핑 영역으로부터 소정의 간격을 두고 형성되고, 상기 제 1 단자에 접속되는 상기 제 2 도전성의 제 7 고농도 도핑 영역(34) 및; 상기 제 1 웰 영역의 상기 표면에 상기 제 7 고농도 도핑 영역으로부터 소정의 간격을 두고 형성되고, 상기 도전성 라인에 접속되는 상기 제 2 도전성의 제 8 고농도 도핑 영역(36＇)을 포함하고;
    상기 제 2 및 제 8 고농도 도핑 영역들은 상기 제 1 MOSFET의 드레인으로서 사용되고 그리고 상기 제 7 고농도 도핑 영역은 그것의 소오스로서 사용되며;
    상기 제 2 MOSFET는;
    상기 제 2 웰 영역의 상기 표면에 상기 제 4 고농도 도핑 영역으로부터 소정의 간격을 두고 형성되고, 상기 제 2 단자에 접속되는 상기 제 1 도전성의 제 9 고농도 도핑 영역(54) 및; 상기 제 2 웰 영역의 상기 표면에 상기 제 9 고농도 도핑 영역으로부터 소정의 간격을 두고 형성되고, 상기 도전성 라인에 접속되는 상기 제 1 도전성의 제 10 고농도 도핑 영역(56＇)을 포함하고;
    상기 제 4 및 제 10 고농도 도핑 영역들은 상기 제 2 MOSFET의 드레인으로서 사용되고 그리고 상기 제 7 고농도 도핑 영역은 그것의 소오스로서 사용되는 집적 회로.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 3 고농도 도핑 영역들은 웰 바이어스를 위한 가드-링들인 집적 회로.
  5. 과도 전압으로부터 집적 회로 상의 도전성 라인을 보호하기 위한 회로에 있어서:
    소정의 제 1 및 제 2 기준 전위들이 각각 인가되는 제 1 및 제 2 단자들과;
    소정의 도전성의 기판과;
    상기 기판 내에 상호간 소정의 간격을 두고 형성된 제 1 도전성의 제 1 웰 영역(70)과 제 2 도전성의 제 2 웰 영역(90)과;
    상기 제 1 웰 영역의 표면에 각각 형성된 상기 제 1 도전성의 제 1 고농도 도핑 영역(72)과 상기 제 2 도전형의 제 2 고농도 도핑 영역(74)을 갖는 제 1 다이오드(D2)와;
    상기 제 2 웰 영역의 표면에 각각 형성된 상기 제 2 도전성의 제 3 고농도 도핑 영역(92)과 상기 제 1 도전성의 제 4 고농도 도핑 영역(94)을 갖는 제 2 다이오드(D1)와;
    상기 제 1 및 제 2 웰 영역들 사이에 배치되고, 상기 제 1 및 제 2 웰 영역들과 그리고 상호간 인접하도록 각각 형성된 상기 제 2 도전성의 제 3 웰 영역(80)과 상기 제 1 도전성의 제 4 웰 영역(100)과;
    상기 제 3 웰 영역의 표면에 형성된 상기 제 1 도전성의 제 5 고농도 도핑 영역(82)과;
    상기 제 4 웰 영역의 표면에 형성된 상기 제 2 도전성의 제 6 고농도 도핑 영역(102)과;
    상기 제 1 및 제 6 고농도 도핑 영역들은 상기 제 1 단자에 접속되고, 상기 제 2 및 제 4 고농도 도핑 영역들은 상기 도전성 라인에 접속되며, 상기 제 3 및 제 5 고농도 도핑 영역들은 상기 제 2 단자에 접속되고,
    상기 제 2 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 1 웰 영역에 의해 형성된 베이스 및 상기 제 3 웰 영역에 의해 형성된 콜렉터를 갖는 제 1 기생 바이폴라 접합 트랜지스터(Q5)와;
    상기 제 5 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 3 웰 영역에 의해 형성된 베이스 및 상기 제 1 고농도 도핑 영역에 의해 형성된 콜렉터를 갖는 제 2 기생 바이폴라 접합 트랜지스터(Q6)와;
    상기 제 4 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 2 웰 영역에 의해 형성된 베이스 및 상기 제 4 웰 영역에 의해 형성된 콜렉터를 갖는 제 3 기생 바이폴라 접합 트랜지스터(Q7) 및;
    상기 제 6 고농도 도핑 영역에 의해 형성된 에미터와 상기 제 4 웰 영역에 의해 형성된 베이스 및 상기 제 3 고농도 도핑 영역에 의해 형성된 콜렉터를 갖는 제 4 기생 바이폴라 접합 트랜지스터(Q8)를 포함하고;
    상기 제 1 및 제 2 트랜지스터들은 제 1 SCR을 형성하고 그리고 상기 제 3 및 제 4 트랜지스터들은 제 2 SCR을 형성하며, 상기 제 1 SCR은 상기 제 1 트랜지스터의 콜렉터 전류에 의해 발생된 상기 제 3 웰 영역 양단의 전압에 의해 트리거링되고 그리고 상기 제 2 SCR은 상기 제 3 트랜지스터의 콜렉터 전류에 의해 발생된 상기 제 4 웰 영역 양단의 전압에 의해 트리거링되는 ESD 보호 회로.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 3 고농도 도핑 영역들은 웰 바이어스를 위한 가드-링들인 ESD 보호 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100443510B1 (ko) * 2001-12-22 2004-08-09 주식회사 하이닉스반도체 정전기 보호 회로
KR100526462B1 (ko) * 2003-02-17 2005-11-08 매그나칩 반도체 유한회사 반도체 장치의 ｅｓｄ 보호회로 형성방법
KR100861193B1 (ko) * 2002-07-18 2008-09-30 주식회사 하이닉스반도체 정전기 방전 보호 회로
KR100968647B1 (ko) * 2007-12-28 2010-07-06 매그나칩 반도체 유한회사 Ｅｓｄ 보호회로

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7327541B1 (en) 1998-06-19 2008-02-05 National Semiconductor Corporation Operation of dual-directional electrostatic discharge protection device
KR100307554B1 (ko) * 1998-06-30 2001-11-15 박종섭 Esd 소자를 구비하는 반도체장치
TW393755B (en) * 1998-09-02 2000-06-11 Winbond Electronics Corp The electrostatic protecting structure of semiconductor
US6545711B1 (en) * 1998-11-02 2003-04-08 Agilent Technologies, Inc. Photo diode pixel sensor array having a guard ring
TW405244B (en) * 1998-11-16 2000-09-11 Winbond Electronics Corp MOS buffer capable of avoiding the damage of electrostatic discharge
US6825504B2 (en) * 1999-05-03 2004-11-30 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing the same
US6212103B1 (en) * 1999-07-28 2001-04-03 Xilinx, Inc. Method for operating flash memory
DE19936636A1 (de) * 1999-08-04 2001-02-15 Siemens Ag Schutzstruktur für eine integrierte Halbleiterschaltung zum Schutz vor elektrostatischer Entladung
US6618233B1 (en) * 1999-08-06 2003-09-09 Sarnoff Corporation Double triggering mechanism for achieving faster turn-on
US6275089B1 (en) * 2000-01-13 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Low voltage controllable transient trigger network for ESD protection
US6420221B1 (en) 2000-02-22 2002-07-16 Taiwan Semiconductor Manufacturing Company Method of manufacturing a highly latchup-immune CMOS I/O structure
US6621126B2 (en) * 2000-10-10 2003-09-16 Sarnoff Corporation Multifinger silicon controlled rectifier structure for electrostatic discharge protection
JP3746669B2 (ja) * 2000-10-17 2006-02-15 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100383003B1 (ko) * 2000-12-30 2003-05-09 주식회사 하이닉스반도체 멀티-핑거구조의 ｅｓｄ 보호회로
JP4369230B2 (ja) * 2001-11-07 2009-11-18 新電元工業株式会社 サージ防護半導体装置
US7291887B2 (en) * 2002-06-19 2007-11-06 Windbond Electronics Corp. Protection circuit for electrostatic discharge
US7179691B1 (en) * 2002-07-29 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for four direction low capacitance ESD protection
US7132696B2 (en) 2002-08-28 2006-11-07 Micron Technology, Inc. Intermeshed guard bands for multiple voltage supply structures on an integrated circuit, and methods of making same
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US7323367B1 (en) * 2002-12-31 2008-01-29 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US7174528B1 (en) 2003-10-10 2007-02-06 Transmeta Corporation Method and apparatus for optimizing body bias connections in CMOS circuits using a deep n-well grid structure
US7645673B1 (en) 2004-02-03 2010-01-12 Michael Pelham Method for generating a deep N-well pattern for an integrated circuit design
US6987300B2 (en) * 2004-03-25 2006-01-17 Microchip Technology Incorporated High voltage ESD-protection structure
US7388260B1 (en) * 2004-03-31 2008-06-17 Transmeta Corporation Structure for spanning gap in body-bias voltage routing structure
JP4312696B2 (ja) * 2004-10-18 2009-08-12 Ｎｅｃエレクトロニクス株式会社 半導体集積装置
US20060220146A1 (en) * 2005-03-31 2006-10-05 Sanyo Electric Co., Ltd. Semiconductor device
KR20060116545A (ko) * 2005-05-10 2006-11-15 삼성전자주식회사 정전기 방전 보호 장치
US7305647B1 (en) 2005-07-28 2007-12-04 Transmeta Corporation Using standard pattern tiles and custom pattern tiles to generate a semiconductor design layout having a deep well structure for routing body-bias voltage
US8164869B2 (en) * 2007-08-08 2012-04-24 Sofics Bvba Diode chain with a guard-band
US8537514B2 (en) 2007-08-08 2013-09-17 Sofics Bvba Diode chain with guard-band
US8198651B2 (en) * 2008-10-13 2012-06-12 Infineon Technologies Ag Electro static discharge protection device
US8693148B2 (en) * 2009-01-08 2014-04-08 Micron Technology, Inc. Over-limit electrical condition protection circuits for integrated circuits
CN101635298B (zh) * 2009-06-10 2014-12-31 北京中星微电子有限公司 平面工艺的三维集成电路
EP2290691A1 (fr) * 2009-08-24 2011-03-02 STmicroelectronics SA Structure de protection d'un circuit intégré contre des décharges électrostatiques
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
KR101090408B1 (ko) * 2009-12-24 2011-12-06 주식회사 하이닉스반도체 플라즈마 데미지를 줄일 수 있는 반도체 장치
CN102893398B (zh) * 2010-05-18 2016-01-20 飞思卡尔半导体公司 集成电路、电子器件及其esd保护
US8432651B2 (en) 2010-06-09 2013-04-30 Analog Devices, Inc. Apparatus and method for electronic systems reliability
US10199482B2 (en) 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
US8592860B2 (en) 2011-02-11 2013-11-26 Analog Devices, Inc. Apparatus and method for protection of electronic circuits operating under high stress conditions
DE102011018450B4 (de) * 2011-04-21 2017-08-31 Infineon Technologies Ag Halbleiterbauelement mit durchgeschalteten parasitären Thyristor bei einem Lichtangriff und Halbleiterbauelement mit Alarmschaltung für einen Lichtangriff
US8482029B2 (en) * 2011-05-27 2013-07-09 Infineon Technologies Austria Ag Semiconductor device and integrated circuit including the semiconductor device
US8680620B2 (en) 2011-08-04 2014-03-25 Analog Devices, Inc. Bi-directional blocking voltage protection devices and methods of forming the same
US8611058B2 (en) * 2011-08-23 2013-12-17 Micron Technology, Inc. Combination ESD protection circuits and methods
US8724268B2 (en) 2011-08-30 2014-05-13 Micron Technology, Inc. Over-limit electrical condition protection circuits and methods
US8947841B2 (en) 2012-02-13 2015-02-03 Analog Devices, Inc. Protection systems for integrated circuits and methods of forming the same
US8829570B2 (en) 2012-03-09 2014-09-09 Analog Devices, Inc. Switching device for heterojunction integrated circuits and methods of forming the same
US8946822B2 (en) 2012-03-19 2015-02-03 Analog Devices, Inc. Apparatus and method for protection of precision mixed-signal electronic circuits
KR101986090B1 (ko) 2012-04-06 2019-06-05 삼성전자 주식회사 가드링을 포함하는 반도체 장치 및 이를 포함하는 반도체 시스템
US8637899B2 (en) * 2012-06-08 2014-01-28 Analog Devices, Inc. Method and apparatus for protection and high voltage isolation of low voltage communication interface terminals
US8796729B2 (en) 2012-11-20 2014-08-05 Analog Devices, Inc. Junction-isolated blocking voltage devices with integrated protection structures and methods of forming the same
US8860080B2 (en) 2012-12-19 2014-10-14 Analog Devices, Inc. Interface protection device with integrated supply clamp and method of forming the same
US9123540B2 (en) 2013-01-30 2015-09-01 Analog Devices, Inc. Apparatus for high speed signal processing interface
US9006781B2 (en) 2012-12-19 2015-04-14 Analog Devices, Inc. Devices for monolithic data conversion interface protection and methods of forming the same
US9275991B2 (en) 2013-02-13 2016-03-01 Analog Devices, Inc. Apparatus for transceiver signal isolation and voltage clamp
KR101392587B1 (ko) * 2013-02-19 2014-05-27 주식회사 동부하이텍 고전압 정전기 방전 보호 소자
US9147677B2 (en) 2013-05-16 2015-09-29 Analog Devices Global Dual-tub junction-isolated voltage clamp devices for protecting low voltage circuitry connected between high voltage interface pins and methods of forming the same
US9171832B2 (en) 2013-05-24 2015-10-27 Analog Devices, Inc. Analog switch with high bipolar blocking voltage in low voltage CMOS process
TWI529903B (zh) * 2014-03-14 2016-04-11 微晶片科技公司 一種靜電放電保護電路
US9484739B2 (en) 2014-09-25 2016-11-01 Analog Devices Global Overvoltage protection device and method
US9478608B2 (en) 2014-11-18 2016-10-25 Analog Devices, Inc. Apparatus and methods for transceiver interface overvoltage clamping
US10068894B2 (en) 2015-01-12 2018-09-04 Analog Devices, Inc. Low leakage bidirectional clamps and methods of forming the same
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
US9673187B2 (en) 2015-04-07 2017-06-06 Analog Devices, Inc. High speed interface protection apparatus
US9831233B2 (en) 2016-04-29 2017-11-28 Analog Devices Global Apparatuses for communication systems transceiver interfaces
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
JP6678549B2 (ja) * 2016-09-27 2020-04-08 株式会社 日立パワーデバイス 半導体装置およびその製造方法、並びに電力変換システム
US10249609B2 (en) 2017-08-10 2019-04-02 Analog Devices, Inc. Apparatuses for communication systems transceiver interfaces
US10700056B2 (en) 2018-09-07 2020-06-30 Analog Devices, Inc. Apparatus for automotive and communication systems transceiver interfaces
US11562953B2 (en) * 2018-10-23 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having stacked pick-up region
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
US11342323B2 (en) 2019-05-30 2022-05-24 Analog Devices, Inc. High voltage tolerant circuit architecture for applications subject to electrical overstress fault conditions
JP2021022687A (ja) * 2019-07-30 2021-02-18 セイコーエプソン株式会社 静電気保護回路
US11362203B2 (en) 2019-09-26 2022-06-14 Analog Devices, Inc. Electrical overstress protection for electronic systems subject to electromagnetic compatibility fault conditions

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1242532A (en) * 1984-05-03 1988-09-27 Chong M. Lin Input protection arrangement for vlsi intergrated circuit devices
US4692781B2 (en) * 1984-06-06 1998-01-20 Texas Instruments Inc Semiconductor device with electrostatic discharge protection
US5166089A (en) * 1986-09-30 1992-11-24 Texas Instruments Incorporated Method of making electrostatic discharge protection for semiconductor input devices
KR950009893B1 (ko) * 1990-06-28 1995-09-01 미쓰비시 뎅끼 가부시끼가이샤 반도체기억장치
JP3375659B2 (ja) * 1991-03-28 2003-02-10 テキサス インスツルメンツ インコーポレイテツド 静電放電保護回路の形成方法
JP3128262B2 (ja) * 1991-05-28 2001-01-29 株式会社東芝 半導体集積回路装置
US5229635A (en) * 1991-08-21 1993-07-20 Vlsi Technology, Inc. ESD protection circuit and method for power-down application
US5452171A (en) * 1992-06-15 1995-09-19 Hewlett-Packard Company Electrostatic discharge protection circuit for integrated circuits
US5450267A (en) * 1993-03-31 1995-09-12 Texas Instruments Incorporated ESD/EOS protection circuits for integrated circuits
US5404041A (en) * 1993-03-31 1995-04-04 Texas Instruments Incorporated Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit
US5475335A (en) * 1994-04-01 1995-12-12 National Semiconductor Corporation High voltage cascaded charge pump
JPH08195442A (ja) * 1995-01-17 1996-07-30 Sony Corp 半導体集積回路の保護回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100443510B1 (ko) * 2001-12-22 2004-08-09 주식회사 하이닉스반도체 정전기 보호 회로
KR100861193B1 (ko) * 2002-07-18 2008-09-30 주식회사 하이닉스반도체 정전기 방전 보호 회로
KR100526462B1 (ko) * 2003-02-17 2005-11-08 매그나칩 반도체 유한회사 반도체 장치의 ｅｓｄ 보호회로 형성방법
KR100968647B1 (ko) * 2007-12-28 2010-07-06 매그나칩 반도체 유한회사 Ｅｓｄ 보호회로
US7795637B2 (en) 2007-12-28 2010-09-14 Magnachip Semiconductor, Ltd. ESD protection circuit

Also Published As

Publication number Publication date
US5895940A (en) 1999-04-20
KR100240872B1 (ko) 2000-01-15

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