KR100861193B1 - 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명의 정전기 방전 보호 회로는 데이터 입·출력 패드의 출력단과 접지전압단 사이에 크로스 커플로 연결되어 정전기 방전 전하를 균등하게 접지전압단으로 전달시키는 정전기 방전 보호부, 데이터 입·출력 패드의 전위를 전달하는 캐패시터 및 캐패시터와 연결되어 데이터 입·출력 패드의 전위 상승에 따라 정전기 방전 보호부를 턴온시키는 부트스트랩트랜지스터를 구비하여 정전기 방전 전하 유입에 따라 정전기 방전 보호부의 턴온 시점을 빠르게 해주고 정전기 방전 전하를 정전기 방전 보호부의 어느 한 정전기 방전 보호소자에 집중되지 않고 고르게 분산되도록 함으로써 집적회로의 정전기 방전에 대한 내성을 향상시켜 집적회로의 신뢰성을 향상시킬 수 있게된다.

Description

정전기 방전 보호 회로{ESD Protection curcuit}
도 1은 종래 정전기 방전 보호 회로의 구성을 나타내는 회로도,
도 2는 도 1에서의 정전기 방전 전하 흐름도,
도 3a 및 도 3b는 종래 정전기 방전 트랜지스터의 단면도,
도 4는 본 발명에 따른 정전기 방전 보호 회로의 구성을 나타내는 회로도,
도 5는 도 4에서의 정전기 방전 전하 흐름도,
도 6은 본 발명에 따른 캐패시터 형성의 일 실시예를 나타내는 도면.
본 발명은 정전기 방전(Electro Static Discharge) 보호 회로에 관한 것으로, 보다 상세하게는, 부트스트랩트랜지스터를 이용하여 정전기 방전 보호소자의 턴온 시점을 빠르게 해주고 각 정전기 방전 보호소자에 정전기 방전 전하가 균등하게 분산되어 유입될 수 있도록 해주는 정전기 방전 보호 회로에 관한 것이다.
도 1은 종래의 MOS트랜지스터를 이용한 정전기 방전 보호 회로의 일 실시예에 따른 회로도이며, 도 2는 도 1에서의 정전기 방전 전하 흐름을 나타낸다.
이러한 종래의 정전기 방전 보호 회로는 전원전압단과 접지전압단 사이에 직렬 연결되며 상호간의 접속노드 A가 데이터 입·출력 패드(10)의 출력단에 접속된 풀-업용 PMOS 트랜지스터 P1 및 풀-다운용 NMOS트랜지스터 N1과, 노드 A와 내부회로(20) 사이에 접속된 저항 R1과, 저항 R1의 출력단 B와 접지전원단 사이에 접속된 다이오드형 NMOS트랜지스터(FPD:Field Plated Diode)를 구비한다.
이러한 정전기 방전회로를 구현하는데 있어서, 효과적인 정전기 방전의 내성을 향상시키기 위하여 복작합 디자인 규칙이 적용되는데 정전기 방전 회로에서 사용되는 MOS트랜지스터의 경우에는 그 크기가 적게는 백 ㎛ 에서 많게는 수백 ㎛의 폭을 가지게 되어 정전기 방전 보호 회로의 크기가 커지는 경향이 있다.
이러한 MOS트랜지스터를 만드는데 있어, 도 3a와 같이 하나의 트랜지스터를 크게 만드는 것은 비효율적이기 때문에 대부분 도 3b와 같이 핑거(finger) 타입의 트랜지스터를 만들어 사용하고 있다.
이러한 핑거타입의 트랜지스터를 디자인할 때에는 특히 대칭성에 매우 많은 신경을 써야 한다.
만약, 어느 한 트랜지스터의 특성이 다른 트랜지스터의 특성과 달리 턴온 시점이 빠르게 되면 해당 트랜지스터에 보다 많은 전하가 유입되게 되고 이러한 전하의 유입이 계속되면 결국 해당 트랜지스터가 손상되어 정전기 방전 내성은 손상된 트랜지스터에 의해 결정된다.
특히, 집적기술의 발달로 트랜지스터의 게이트 옥사이드(oxide) 두께가 점점 얇아지고 있는 상태이므로 내부회로(20)는 정전기 방전 전하에 매우 크게 영향을 받는다.
내부회로(20)를 보호하기 위해 패드(10)와 내부회로(20) 사이에 저항 R1을 사용하고 있지만 저항은 고속화 집적회로에서 신호전달의 지연요소로 작용하기 때문에 사용이 다소 부담스러운 실정이다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 목적은 핑거 타입의 트랜지스터를 사용하는 정전기 방전 보호 회로에서 정전기 방전 보호소자의 턴온 시점을 빠르게 해주고 정전기 방전 전하의 흐름이 각 정전기 방전 보호소자들로 골고루 분산되도록 하는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 정전기 방전 보호 회로는 데이터 입·출력 패드의 출력단과 접지전압단 사이에 크로스 커플로 연결되어 정전기 방전 전하를 균등하게 접지전압단으로 전달시키는 정전기 방전 보호부, 데이터 입·출력 패드의 전위를 전달하는 캐패시터 및 캐패시터와 연결되어 데이터 입·출력 패드의 전위 상승에 따라 정전기 방전 보호부를 턴온시키는 부트스트랩트랜지스터를 구비한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 4는 본 발명에 따른 정전기 방전 보호 회로의 구성을 나타내는 회로도이다.
본 발명의 정전기 방전 보호 회로는 데이터 입·출력 패드(10)의 출력노드 A와 접지전압단 사이에 크로스 커플로 연결되어 정전기 방전 전하를 균등하게 접지전압단으로 방전시키는 정전기 방전 보호부(30), 정전기 방전 보호부(30)의 턴온시점을 빠르게 해주는 부트스트랩(bootstrap)트랜지스터 N1 및 부트스트랩트랜지스터 N1의 게이트 단자와 패드(10)간에 연결되어 패드(10)의 전위를 바로 부트스트랩트랜지스터 N1의 게이트 단자로 전달하는 캐패시터 C1를 구비한다.
정전기 방전 보호부(30)는 NMOS트랜지스터 N2와 저항 R2 그리고 NMOS트랜지스터 N3와 저항 R3가 각각 데이터 입·출력 패드(10)의 출력노드 A와 접지전압단 사이에 직렬로 연결되며, 노드 C와 노드 D가 각각 NMOS트랜지스터 N3과 NMOS트랜지스터 N2의 게이트 단자에 크로스되어 연결된다. 여기서, 저항 R2는 제 1저항소자에 해당하고, 저항 R3는 제 2저항소자에 해당한다. 그리고, NMOS트랜지스터 N2는 제 1스위칭 소자에 해당하고, NMOS트랜지스터 N3는 제 2스위칭 소자에 해당한다.
저항 R2, R3는 동일한 크기를 가지며, 다결정 실리콘층으로 형성된 폴리(Poly)저항, 기판에 불순물을 확산시켜 만든 확산(Diffusion)저항 또는 메탈(Metal)저항으로 사용할 수 있다.
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이러한 정전기 방전 보호부(30)는 데이터 입·출력 패드(10)로부터 유입된 정전기 방전 전하가 어느 한 NMOS트랜지스터 N2, N3에 집중되지 않고 고르게 분산되어 접지전원단으로 전달될 수 있도록 해준다.
부트스트랩트랜지스터 N1은 NMOS트랜지스터 N2와 NMOS트랜지스터 N3의 게이트 단자에 연결되며 게이트 단자가 데이터 입·출력 패드(10)에 직렬 연결된 캐패시터 C1과 연결된다.
이러한 부트스트랩트랜지스터 N1은 캐패시터 C1에 의해 데이터 입·출력 패드(10)의 전위를 전달받아 부트스트랩으로 정전기 방전 보호부(30)의 NMOS트랜지스터 N2, N3의 턴온 시점을 빠르게 해주며, 부트스트랩트랜지스터 N1의 게이트 단자의 길이는 많은 전류가 흐르지 않도록 1 ㎛ 이상으로 해주며 폭은 충분한 밀러 캐패시터(Miller Cap)이 형성되도록 10 ㎛ 이상으로 해준다.
도 5는 도 4의 회로에서 정전기 방전 전하의 흐름을 나타내는 도면이다.
데이터 입·출력 패드(10)에 정전기 방전 전하가 유입되어 패드(10)의 전위가 상승하면 데이터 입·출력 패드(10)와 캐패시터 C1로 연결된 부트스트랩트랜지스터 N1의 게이트의 전압이 상승하게 된다.
이러한 부트스트랩트랜지스터 N1의 게이트 전압 상승은 부트스트랩트랜지스터 N1의 소오스 단자와 게이트 단자 사이 및 드레인 단자와 게이트 단자 사이에 각각 형성되는 밀러(Miller) 캐패시터 C2, C3에 의해 소오스 단자 및 드레인 단자의 전압도 소폭 상승시키게 되어 NMOS트랜지스터 N2, N3에 정전기 방전 전하가 유입되기 전에 NMOS트랜지스터 N2, N3를 각각 턴온시킨다.
이어서, 데이터 입·출력 패드(10)로부터 유입된 정전기 방전 전하들이 정전기 방전 보호부(30)의 NMOS트랜지스터 N2, N3를 통해 각각 유입된다.
NMOS트랜지스터 N2, N3를 통해 유입된 정전기 방전 전하들은 각각 저항 R2, R3를 통해 접지전압단으로 전달된다.
이러한 정전기 방전 전하에 의해 저항 R2 및 R3에 각각 전류 I1 및 I2가 흐르게 되며 전류의 흐름으로 노드 C 및 노드 D에 저항과 저항에 흐르는 전류를 곱한 값을 가지는 전압이 걸리게 된다.
이때, 두 NMOS트랜지스터 N2, N3를 통해 유입되는 정전기 방전 전하의 양이 다르게 되면 두 저항에는 서로 다른 크기의 전류가 흐르게 된다.
예컨대, NMOS트랜지스터 N2에 유입된 정전기 방전 전하의 양이 NMOS트랜지스터 N3에 유입된 정전기 방전 전하의 양 보다 많게되면 저항 R2에 흐르는 전류 I1가 저항 R3에 흐르는 전류 I2보다 많아져 노드 C에 걸리는 전압(R2×I1)이 노드 D에 걸리는 전압보다 높아지게 된다.
노드 C의 전압은 NMOS트랜지스터 N3의 게이트 단자에 인가되므로 NMOS트랜지스터 N3를 이전보다 더 턴온시켜 NMOS트랜지스터 N3를 통해 유입되는 정전기 방전 전하의 양이 NMOS트랜지스터 N2에 유입되는 정전기 방전 전하량까지 증가하게 된다.
이로써, 데이터 입·출력 패드(10)를 통해 유입된 정전기 방전 전하는 두 NOS트랜지스터 N2, N3에 균등하게 분산되게 된다.
반대로 NMOS트랜지스터 N3를 통해 더 많은 정전기 방전 전하가 유입되면 노드 D에 걸리는 전압이 상승하게 되고 이 전압은 NMOS트랜지스터 N2의 게이트 전압을 상승시켜 NMOS트랜지스터 N2를 통해 보다 많은 정전기 방전 전하가 유입될 수 있도록 해주어 역시 정전기 방전 전하가 두 NMOS트랜지스터 N2, N3에 균등하게 분산되도록 해준다.
본 발명에서 데이터 입·출력 패드(10)와 부트스트랩트랜지스터 N1 사이를 연결시켜주는 캐패시터 C1은 레이아웃 영역을 소비하지 않으면서 충분한 캐패시터가 형성되도록 하기 위해 도 6과 같이 데이터 입·출력 패드(10) 밑에 부트스트랩트랜지스터 N1의 게이트 단자와 연결되는 캐패시터 금속 평판을 사용하여 데이터 입·출력 패드(10)의 전위가 바로 캐패시터 금속판으로 전달되도록 할 수 있다.
상술한 바와 같이, 부트스트랩트랜지스터를 이용하여 정전기 방전 보호소자의 턴온 시점을 빠르게 해주고 정전기 방전 전하들이 어느 한 정전기 방전 보호소자에 집중되지 않도록 해줌으로써 집적회로의 정전기 방전에 대한 내성을 향상시켜 집적회로의 신뢰성을 향상시킬 수 있게 된다.

Claims (7)

  1. 데이터 입·출력 패드의 출력단과 접지전압단 사이에 크로스 커플로 연결되어 정전기 방전 전하를 균등하게 접지전압단으로 전달시키는 정전기 방전 보호부;
    상기 데이터 입·출력 패드의 전위를 전달하는 캐패시터; 및
    상기 캐패시터와 연결되어 데이터 입·출력 패드의 전위 상승에 따라 상기 정전기 방전 보호부를 턴온시키는 부트스트랩트랜지스터를 구비하는 정전기 방전 보호 회로.
  2. 제 1 항에 있어서, 상기 정전기 방전 보호부는
    일단이 접지전압단에 연결된 제 1저항소자 및 제 2저항소자;
    상기 데이터 입·출력 패드의 출력노드와 상기 제 1저항소자의 타단 사이에 연결되는 제 1스위칭소자; 및
    상기 데이터 입·출력 패드의 출력노드와 상기 제 2저항소자의 타단 사이에 연결되는 제 2스위칭소자를 구비하며,
    상기 제 1스위칭소자의 게이트 단자는 상기 제 2저항소자의 타단과 연결되고 상기 제 2스위칭소자의 게이트 단자는 상기 제 1저항소자의 타단에 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  3. 제 2 항에 있어서,
    상기 부트스트랩트랜지스터는 상기 제 1스위칭소자 및 상기 제 2스위칭소자의 게이트 단자에 각각 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  4. 제 3 항에 있어서,
    상기 부트스트랩트랜지스터는 상기 데이터 입·출력 패드의 전위 상승에 따라 상기 캐패시터로부터 전달된 전위와 밀러(Miller) 캐패시터에 의해 상기 제 1스위칭소자 및 상기 제 2스위칭소자의 게이트 전위를 상승시키는 것을 특징으로 하는 정전기 방전 보호 회로.
  5. 제 2 항에 있어서,
    상기 제 1저항소자와 상기 제 2저항소자 각각은 폴리(Poly)저항, 확산(Diff)저항 및 금속(Metal)저항 중 어느 하나인 것을 특징으로 하는 정전기 방전 보호 회로.
  6. 제 1 항에 있어서,
    상기 캐패시터는 상기 데이터 입·출력 패드의 하부에 금속판을 설치하여 형성하는 것을 특징으로 하는 정전기 방전 보호 회로.
  7. 제 1 항에 있어서,
    상기 부트스트랩트랜지스터의 게이트는 길이가 1 ㎛ 이상이며, 그 폭은 10 ㎛ 이상인 것을 특징으로 하는 정전기 방전 보호 회로.
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