KR100761863B1 - 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지 - Google Patents

솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR100761863B1
KR100761863B1 KR1020060120065A KR20060120065A KR100761863B1 KR 100761863 B1 KR100761863 B1 KR 100761863B1 KR 1020060120065 A KR1020060120065 A KR 1020060120065A KR 20060120065 A KR20060120065 A KR 20060120065A KR 100761863 B1 KR100761863 B1 KR 100761863B1
Authority
KR
South Korea
Prior art keywords
solder ball
surface treatment
circuit board
metal bonding
printed circuit
Prior art date
Application number
KR1020060120065A
Other languages
English (en)
Other versions
KR20070019629A (ko
Inventor
정기현
김희석
김상준
신화수
송호건
고준영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060120065A priority Critical patent/KR100761863B1/ko
Publication of KR20070019629A publication Critical patent/KR20070019629A/ko
Application granted granted Critical
Publication of KR100761863B1 publication Critical patent/KR100761863B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

내열성이 우수하면서도 충격에 대한 특성이 우수한 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관해 개시한다. 이를 위해 본 발명은 솔더볼 랜드 표면에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판과, 이를 이용한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지를 제공한다. 2 종류 이상의 표면처리부는 인쇄회로기판 가장자리에는 OSP로 표면처리되고, 중앙에는 니켈과 골드층이 표면처리된 것을 사용할 수 있다. 또한 각각의 솔더볼 랜드에 대하여 가장자리에는 OSP 표면처리하고, 중앙에는 니켈과 골드층이 표면처리된 혼합 솔더볼 랜드를 사용할 수 있다.
OSP, 솔더볼 랜드, SJR, 금속접합층(IMC).

Description

솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판 및 이를 포함하는 반도체 패키지{Substrate having a different surface treatment in solder ball land and semiconductor package including the same}
도 1은 종래 기술에 의한 일반적인 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 2는 도 1의 반도체 패키지에서 솔더볼 랜드에 수행된 표면처리된 방식을 설명하기 위한 단면도이다.
도 3은 도 2의 솔더볼 랜드에 솔더볼이 부착되는 것을 설명하기 위한 단면도이다.
도 4는 도1의 반도체 패키지에서 솔더볼 랜드에 수행된 다른 방식의 표면처리를 설명하기 위해 도시한 단면도이다.
도 5는 도 4의 솔더볼 랜드에 솔더볼이 부착되는 것을 설명하기 위한 단면도이다.
도 6은 도 5의 솔더볼과 솔더볼 랜드 접착계면의 상태를 설명하기 위한 절단면도이다.
도 7a는 본 발명의 제1 실시예에 의한 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판의 하부면에 대한 평면도이고, 도 7b는 상부면에 대한 평 면도이다.
도 8은 본 발명의 제1 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지의 단면도이다.
도 9는 도 8에서 기판 가장자리에 있는 제1 솔더볼 랜드에 형성된 제1 금속접합층을 보여주는 절단면도이다.
도 10은 도 8에서 기판 중앙부에 있는 제2 솔더볼 랜드에 형성된 제2 금속접합층을 보여주는 절단면도이다.
도 11a는 본 발명의 제2 실시예에 의한 하나의 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판의 하부에 대한 평면도이고, 도 11b는 상부에 대한 평면도이다.
도 12는 도 11에 있는 하나의 혼합 솔더볼 랜드에 대한 확대 평면도이다.
도 13은 혼합 솔더볼 랜드에서 돌출된 표면처리부를 설명하기 위해 도시한 단면도이다.
도 14는 혼합 솔더볼 랜드에서 음각된 표면처리부를 설명하기 위해 도시한 단면도이다.
도 15는 본 발명의 제2 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지의 단면도이다.
본 발명은 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관한 것으로, 더욱 상세하게는 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지 제조의 기본 골격재(base frame)로 사용되는 인쇄회로기판은, 인쇄회로기판 하부에 마련된 솔더볼 랜드에 니켈과 골드층이 순차적으로 표면처리되었다. 이는 골드층이 솔더볼과의 융착을 용이하게 하고, 열전도율이 높은 니켈층이 반도체 칩에서 발생한 열을 용이하게 외부로 방출하기 위해서였다. 그러나 솔더볼의 재질이 종래에는 주석과 납의 합금으로 이루어진 솔더볼에서, 납을 전혀 포함하지 않는 무연 솔더볼(lead free solder ball)로 변경되고, 반도체 패키지의 응용분야가 모바일 폰(Mobile phone)과 같이 낙하(drop)나 휘어짐(bending)에 내성을 필요로 하는 분야로 확장됨에 따라, OSP(Organic Solderability Preservatives)를 통한 새로운 표면처리 방법이 소개되었다. OSP는 주석 재질의 무연 솔더볼과, 구리 재질의 솔더볼 랜드와 금속접합층(IMC Inter Metallic Contact)을 형성하기 위해 사용되는 표면처리 방식이다. 상기 OSP는 구리 표면에 강한 흡착성(High adhesion)을 갖는 특성을 보유한 유기 용제로서 표면처리시 솔더볼 랜드 표면에 산화를 방지하는 역할을 수행한다.
도 1은 종래 기술에 의한 일반적인 반도체 패키지를 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 제1면에 연결터미널(16)이 있고, 제2면에 솔더볼 랜드(12)가 있는 인쇄회로기판(20)에 반도체 칩(18)이 금선(gold wire)을 통하여 제1면의 연결터미널(16)과 연결되고, 제2면의 솔더볼 랜드(12)에는 무연 재질의 솔더볼(26)이 부착되고, 봉지수지(24)에 의해 반도체 칩(18)과 금선(22)이 밀봉된 BGA(Ball Grid Array) 패키지(50)이다.
이때 종래 기술에 따르면, 상기 인쇄회로기판(20)의 제2면에 있는 솔더볼 랜드(12)는 획일된 방식의 표면처리가 되어 있다. 도면에서 참조부호 10은 인쇄회로기판(20)의 본체로 사용되는 절연기판을 가리키고, 14는 솔더레지스트(solder resist)를 각각 가리킨다.
도 2는 도 1의 반도체 패키지에서 솔더볼 랜드에 수행된 표면처리된 방식을 설명하기 위한 단면도이고, 도 3은 도 2의 솔더볼 랜드에 솔더볼이 부착되는 것을 설명하기 위한 단면도이다.
도 2 및 도 3을 참조하면, 도 1의 A 부분에 있는 솔더볼 랜드(12) 표면의 확대도로서, 솔더볼 랜드(12)의 기본 재질인 구리층(2) 위에 니켈층(4)과 골드층(6)이 표면처리된 것을 보여준다. 그리고 솔더볼(26)이 부착되는 과정은, 구리층(2) 위에 니켈층(4)과 골드층(6)이 표면 처리된 솔더볼 랜드(12) 위에 솔더(9)를 도포하고, 솔더볼(26)을 탑재하고, 이어서 아이. 알 리플로우(IR Reflow) 공정을 통해 솔더볼(26)을 솔더볼 랜드(12)에 부착시킨다. 이때, 골드층(6)은 두께가 얇기 때문에 솔더볼(26)이 솔더볼 랜드(12)로 부착되는 과정에서 솔더볼(26) 안쪽으로 확산되어 없어진다.
이에 따라 솔더볼(26)과 솔더볼 랜드(12)의 접착 계면에는 니켈과 주석의 합금으로 이루어진 금속접합층(11)이 형성된다. 이러한 니켈과 주석의 합금으로 된 금속접합층(11)은 열전도 특성은 우수하나, 외부로부터 가해지는 충격이나 휘어짐에는 약한 특성이 있다.
도 4는 도1의 반도체 패키지에서 솔더볼 랜드에 수행된 다른 방식의 표면처리를 설명하기 위해 도시한 단면도이고, 도 5는 도 4의 솔더볼 랜드에 솔더볼이 부착되는 것을 설명하기 위한 단면도이다.
도 4 및 도 5를 참조하면, 외부로부터 가해지는 충격이나 휘어짐에 약한 특성을 보완하기 위한 다른 표면처리 방식으로서, 구리층(2)으로 된 솔더볼 패드(12) 표면에 OSP(28) 유기 용제를 도포하는 방식이다. 그리고 솔더볼(26)을 부착하기 전에 플럭스(Flux, 8)를 도포하여 OSP(28)를 세정(clean)한 후, 무연 솔더볼(26)을 솔더볼 랜드의 구리층(2) 위에 부착한다. 이때, 솔더볼(26)과 솔더볼 랜드의 접착계면에는 구리와 주석의 합금으로 이루어진 금속접합층(13)이 형성된다.
그러나 구리와 주석의 합금으로 이루어진 금속접합층(13)은 외부로부터 가해지는 충격 및 휘어짐에는 강한 특성을 보이지만, 열 방출 측면에서는 도 2의 니켈과 골드층이 표면처리된 방식보다는 떨어진다.
이러한 OSP(28)를 통한 표면처리 방식은, 솔더볼을 부착하는 과정에서 OSP를 별도의 플럭스 공정으로 제거하는 공정이 추가되기 때문에 제조 공정이 복잡해지고, 불량이 빈번히 발생하는 문제를 갖고 있다. 일 예로, 솔더볼(26)을 부착하는 과정에서 솔더볼(26)과 솔더볼 랜드의 접착계면에 금속접합층(13)이 형성되지 않는 넌엣 불량(nonwet defect)이 그것이다. 이러한 넌엣 불량은 OSP(28)의 OSP의 열화로 솔더볼 랜드 표면이 변색되어 금속접합층(13)이 형성되지 않는 것이 주된 이유이다. 이러한 넌엣 불량(nonwet defect)은 육안이나 비파괴 검사로는 확인이 불가능하기 때문에 공정 관리측면에서 어려움이 있다. 따라서 반도체 패키지(도1의 50)의 신뢰도가 떨어질 수 있다.
도 6은 도 5의 솔더볼과 솔더볼 랜드 접착계면의 상태를 설명하기 위한 절단면도이다.
도 6을 참조하면, OSP 표면처리에 의해 생성된 구리와 주석의 합금으로 이루어진 금속접합층(13)은 시간이 경과됨에 따라, 금속접합층(13)과 인접한 구리층(2)에 보이드(void, 32)와 같은 결함을 생성하기 때문에 장기적인 수명을 필요로 하는 반도체 패키지에는 적합하지 않은 특성이 있다.
이러한 보이드(32)의 발생 원인은, 반도체 패키지가 모기판(mother board)에 탑재된 후, 시간이 경과함에 따라 구리층(2)에 있는 구리성분이 Cu6Sn5로 이루어진 금속접합층(13)으로 확산되면서 발생하게 된다. 이러한 보이드(32)의 원인으로, 금속접합층(13)과 인접한 구리층(2)에서 솔더의 결합 신뢰성(SJR: Solder Joint Reliability)이 저하된다.
따라서, 종래 기술에 의한 반도체 패키지는, 획일된 솔더볼 랜드의 표면처리 방식을 통하여 충격이나 휘어짐과 같은 외부로부터 가해지는 스트레스(stress)나, 높은 내열성을 동시에 충족할 수 없는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도 록 솔더볼 랜드에 두개 이상 복수개의 표면처리부를 갖는 인쇄회로기판을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 문제점들을 해결할 수 있도록 솔더볼 랜드에 복수개의 금속접합층을 갖는 반도체 패키지를 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명의 제1 실시예에 의한 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판은, 절연 재질의 기판과, 상기 기판 상부에 설치된 반도체 칩과의 연결을 위한 연결 터미널과, 상기 기판 하부의 가장자리에 설치되고 제1 표면처리가 수행된 제1 솔더볼 랜드와, 상기 기판 하부의 중앙부에 설치되고 제2 표면처리가 수행된 제2 솔더볼 랜드를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 표면처리는 OSP 처리이고, 상기 제2 표면처리는 상기 솔더볼 랜드 표면에 니켈과 골드층이 순차적으로 형성된 처리인 것이 적합하다.
상기 기술적 과제를 달성하기 위해 본 발명의 제2 실시예에 의한 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판은, 절연 재질의 기판과, 상기 기판 상부에 설치된 반도체 칩과의 연결을 위한 연결 터미널과, 상기 기판 하부에 설치되고 각각의 가장자리에는 제1 표면처리가 되고 중앙부에는 제2 표면처리가 수행된 혼합 솔더볼 랜드를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 표면처리는 OSP 처리이고, 상기 제2 표면처리는 상기 솔더볼 랜드 표면에 니켈과 골드층이 순차적으로 형성된 처리인 것이 적합하다.
바람직하게는, 상기 제2 표면처리는 상기 솔더볼 랜드와 높이가 같도록 다마신(Damascene) 처리하거나, 상기 솔더볼 랜드 표면보다 돌출된 형태로 처리할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지는, 절연기판으로 이루어진 제1면에 반도체 칩과 연결을 위한 연결 터미널(connecting terminals)이 있고, 제2면에 솔더볼 부착을 위한 제1 및 제2 솔더볼 랜드가 있는 인쇄회로기판과, 상기 인쇄회로기판의 제1면에 상기 연결 터미널을 통해 탑재된 반도체 칩과, 상기 인쇄회로기판의 제2면에 부착된 솔더볼과, 상기 인쇄회로기판의 제2면 가장자리에 있는 제1 솔더볼 랜드와 솔더볼의 접착계면에 형성된 제1 금속접합층과, 상기 인쇄회로기판의 제2면 중앙부에 있는 제2 솔더볼 랜드와 솔더볼의 접착계면에 형성된 제2 금속접합층을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 금속접합층이 형성되는 제1 솔더볼 랜드는 솔더볼 부착 전에 OSP 표면처리가 수행되어 구리와 주석의 합금으로 이루어진 제1 금속접합층이 형성된 것이 적합하다.
또한 본 발명의 바람직한 실시예에 의하면, 상기 제2 금속접합층이 형성되는 제2 솔더볼 랜드는 솔더볼 부착 전에 니켈/골드(Ni/Au)층이 표면처리되어 니켈과 주석의 합금으로 이루어진 제2 금속접합층이 형성된 것이 적합하다.
바람직하게는, 상기 반도체 패키지는, 상기 솔더 범프(solder bump)가 형성된 반도체 칩과 상기 인쇄회로기판의 제1면사이의 공간을 채우는 언더필(underfill)을 더 구비할 수 있고, 상기 반도체 칩 및 상기 인쇄회로기판의 제1면을 덮는 봉지수지(sealing resin)를 더 구비할 수 있다.
또한, 상기 인쇄회로기판의 제1면에 있는 연결 터미널은, 상기 인쇄회로기판 제1면의 가장자리에서 상기 연결 터미널과 상기 솔더범프의 접착계면에 형성된 제1 금속접합층과, 상기 인쇄회로기판의 제1면 중앙부에서 상기 연결 터미널과 상기 솔더범프의 접착계면에 형성된 제2 금속접합층을 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제2 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지는, 절연기판으로 이루어진 제1면에 반도체 칩과 연결을 위한 연결 터미널이 있고, 제2면에 가장자리와 중앙부가 서로 다르게 표면처리된 혼합 솔더볼 랜드가 있는 인쇄회로기판과, 상기 인쇄회로기판의 제1면에 연결터미널을 통해 탑재된 반도체 칩과, 상기 인쇄회로기판의 제2면에 혼합 솔더볼 랜드를 통해 부착된 솔더볼과, 상기 인쇄회로기판 제2면의 솔더볼 랜드와 솔더볼 접착계면 가장자리에서는 제1 금속접합층이 형성되고, 중앙부에서는 제2 금속접합층이 형성된 혼합 금속접합층을 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 상기 인쇄회로기판의 제2면에 있는 모든 혼합 솔더볼 랜드는, 중앙에 니켈과 골드층이 순차적으로 적층되되 상기 혼합 솔더볼 랜드 표면에서 돌출된 표면처리부를 가질 수 있다.
또한, 본 발명의 바람직한 실시예에 따르면, 인쇄회로기판의 제2면에 있는 모든 혼합 솔더볼 랜드는, 중앙에 니켈과 골드층이 순차적으로 적층되되 상기 솔더볼 랜드 표면에서 음각(Damascene)된 표면처리부를 가질 수 있다.
바람직하게는, 상기 반도체 칩은 금선을 통하여 상기 인쇄회로기판에 탑재되거나, 반도체 칩에 형성된 솔더 범프를 통해 상기 인쇄회로기판에 탑재될 수 있다. 그리고, 상기 연결 터미널은 각각 가장자리에 제1 금속접합층이 형성되고 중앙부에 제2 금속접합층이 형성된 혼합 금속접합층을 더 구비할 수 있다.
본 발명에 따르면, 반도체 패키지에서, 충격이나 휘어짐에 약한 솔더볼 랜드 영역은, 구리와 주석으로 이루어진 제1 금속접합층으로 형성하고, 열방출에 취약한 솔더볼 랜드 영역은, 니켈과 주석으로 이루어진 제2 금속접합층을 형성하여, 반도체 패키지의 충격 특성 및 열방출 특성을 동시에 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
제1 실시예: 솔더볼랜드에 분리된 제1 및 제2 금속접합층을 형성한 경우;
도 7a는 본 발명의 제1 실시예에 의한 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판의 하부면에 대한 평면도이고, 도 7b는 상부면에 대한 평 면도이다.
도 7a 및 7b를 참조하면, 본 발명의 제1 실시예에 의한 인쇄회로기판(100)은, FR4나 BT레진(resin)과 같은 절연 재질의 기판(102)을 기본 프레임(base frame)으로 사용한다. 상기 기판(102) 상부인 제1면에는 반도체 칩(미도시)과의 연결을 위한 연결 터미널(114, 116)이 있다. 그리고 상기 기판(102) 하부인 제2면의 가장자리에는 제1 표면처리가 수행된 제1 솔더볼 랜드(104)가 있고, 중앙부에는 제2 표면처리가 수행된 제2 솔더볼 랜드(106)가 각각 설치되어 있다.
여기서 제1 표면처리는 OSP 표면처리이고, 제2 표면처리는 니켈과 골드층이 적층된 표면처리이다. 따라서 기판(102)의 가장자리와 같이 외부의 충격 및 휘어짐과 같은 스트레스가 직접적으로 인가되는 제1 솔더볼 랜드(104)는 OSP처리가 되기 때문에, 솔더볼 부착 후, 주석과 구리의 합금인 제1 금속접합층이 형성되어 외부의 충격에 강해지게 된다. 그리고 반도체 칩에 의한 열이 가장 많이 전달되는 기판(102) 중앙부에 있는 제2 솔더볼 랜드(106)는, 니켈과 골드층이 적층된 표면처리가 되기 때문에 니켈과 주석의 합금인 제2 금속접합층이 형성되어 효율적으로 반도체 칩에서 발생된 열을 외부로 방출할 수 있다.
이렇게 솔더볼 랜드에 두 종류 이상의 표면처리를 수행하는 방식은, 기판(102)의 제1면에 있는 연결 터미널(114, 116)로 확장하여 적용할 수 있다. 이때, 연결 터미널(114, 116)은 반도체 칩에 있는 솔더 범프(미도시)와 연결되는 것이 적합하며, 가장자리에는 OSP로 표면처리한 연결터미널(114)을 형성하고, 중앙부에는 니켈과 골드층을 적층하여 표면처리한 연결 터미널(116)을 형성할 수 있다. 상기 가장자리와 중앙부를 도면에서 도시한 방식은 이해를 돕기 위하여 예시적으로 도시한 것이고, 여러 다른 형태로 변형이 가능하다.
도 8은 본 발명의 제1 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지의 단면도이고, 도 9는 도 8에서 인쇄회로기판 가장자리의 제1 솔더볼 랜드에 형성된 제1 금속접합층을 보여주는 절단면도이고, 도 10은 중앙부에 있는 제2 솔더볼 랜드에 형성된 제2 금속접합층을 보여주는 절단면도이다.
도 8 내지 도 10을 참조하면, 본 발명의 제1 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지(1000)는, 절연기판(102)으로 이루어진 제1면에 반도체 칩(200)과 연결을 위한 연결 터미널(connecting terminals, 108)이 있고, 제2면에 솔더볼(500) 부착을 위한 제1 및 제2 솔더볼 랜드(104, 106)가 있는 인쇄회로기판(100)을 기본 프레임(base frame)으로 사용한다. 그리고, 상기 인쇄회로기판(100)의 제1면에 상기 연결 터미널(108)을 통해 연결된 반도체 칩(200)이 있고, 상기 인쇄회로기판(100)의 제2면에는 상기 제1 및 제2 솔더볼 랜드(104, 106)에 부착된 솔더볼(500)을 포함한다. 상기 솔더볼(500)은 납(Pb)을 포함하지 않은 무연 솔더볼인 것이 적합하다. 도면에서 참조부호 110은 솔더 레지스트(solder resist)를 가리킨다.
그리고 본 발명은 상기 인쇄회로기판(100)의 제2면 가장자리에 있는 제1 솔더볼 랜드(104)와 솔더볼(500)의 접착계면에 형성된 제1 금속접합층(도9의 120)과, 상기 인쇄회로기판(100)의 제2면 중앙부에 있는 제2 솔더볼 랜드(106)와 솔더 볼(106)의 접착계면에 형성된 제2 금속접합층(도10의 134)을 포함한다.
상기 제1 금속접합층(120)은 구리와 주석의 합금으로 구리층(130) 근처에서는 Cu3Sn층(138)이 형성되고, 주석층(136) 근처에서는 Cu5Sn5층(139)이 각각 형성된다. 그리고 제2 금속접합층(134)은 니켈과 주석의 합금으로 이루어진다. 이러한 제1 금속접합층(120)은 제1 솔더볼 랜드(104)의 표면이 OSP처리되었기 때문에 발생된 것이고, 제2 금속접합층(134)은 제2 솔더볼 랜드(106)에 적층된 니켈층(도9의 138)과 골드층의 표면처리에 의해 발생된다.
도 10에서 제2 표면처리시 사용된 골드층이 도시되지 않은 이유는, 상기 골드층은 두께가 1㎛ 이하의 얇은 막질이기 때문에, 솔더볼(500)이 솔더볼 랜드(106)에 부착되는 과정에서 솔더볼(500) 안쪽으로 확산되어 없어지기 때문이다.
상기 도 9 및 도 10은 제1 및 제2 솔더볼 랜드(104, 106)와 솔더볼(500)의 접착계면에 제1 및 제2 금속접합층(120, 134)을 형성하고, 이를 150도 온도에서 1000시간 보관 후, 제1 및 제2 금속접합층(120, 134)의 상태를 나타낸 절단면도이다. 여기서 제1 금속접합층(120)의 경우 두께가 약 13㎛ 정도이고, 제2 금속접합층(134)의 경우 두께가 약 5㎛으로 형성되었다. 따라서 제1 및 제2 금속접합층(120, 134)은 두께와 재질면에서 서로 전혀 다르게 금속접합층을 형성한다.
따라서 본 발명의 제1 실시예에 의한 반도체 패키지(1000)는, 인쇄회로기판(100)의 가장자리에서는 제1 금속접합층(120)에 의해 외부로부터의 충격과 휘어짐과 같은 스트레스에 강한 특성을 보유할 수 있고, 인쇄회로기판(100)의 중앙부에 서는 제2 금속접합층(124)에 의해 반도체 칩(200)에서 발생된 열을 보다 효율적으로 외부로 방출할 수 있게 된다.
도면에서는 반도체 칩(200)이 금선(300)을 통해 인쇄회로기판(100)의 연결터미널(108)에 탑재되었으나, 이는 반도체 칩(200)에 형성된 솔더범프(미도시)를 통해 플립 칩(flip chip) 방식으로 탑재될 수도 있다. 이때, 본 발명의 제1 실시예에 의한 반도체 패키지(1000)는, 상기 반도체 칩(200)과 인쇄회로기판(100)의 제1면 사이를 채우는 에폭시(epoxy) 재질의 언더필(underfill, 미도시)을 더 포함할 수 있으며, 상기 인쇄회로기판(100) 상부 및 반도체 칩(200) 및 금선(300)을 밀봉하는 봉지수지(400)를 추가로 포함할 수 있다.
또한, 상기 연결 터미널(108)은 니켈과 골드층을 표면처리하는 것이 적합하다. 그러나, 반도체 칩(200)과 인쇄회로기판(100)의 연결터미널(108)을 금선(300)이 아닌 솔더범프로 연결할 경우, 위에서 설명된 제1 및 제2 금속접합층(120, 134)을 제1 및 제2 솔더볼 랜드(104, 106)에 형성하는 방식을, 도 7b에 도시된 바와 같이 연결터미널(114, 116)에 형성하는 방식으로 확장하여 적용할 수 있다. 따라서 가장자리에 있는 연결터미널(114)에는 구리와 주석의 합금으로 이루어진 제1 금속접합층을 형성하고, 가장자리 안쪽의 중앙부에 있는 연결터미널(116)에는 제2 금속접합층을 각각 형성한다. 따라서 인쇄회로기판(100)의 제1면에 탑재된 반도체 칩(200) 역시 가장자리에서는 외부의 충격에 강하고, 중앙부에서는 열방출 특성이 우수한 특징을 지니도록 할 수 있다.
제2 실시예: 솔더볼 랜드에 혼합 금속접합층을 형성하는 경우;
도 11a는 본 발명의 제2 실시예에 의한 하나의 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판의 하부에 대한 평면도이고, 도 11b는 상부에 대한 평면도이다.
도 11a 및 도 11b를 참조하면, 본 발명의 제2 실시예에 의한 솔더볼 랜드에 두 종류 이상의 표면처리부를 인쇄회로기판(600)은, 절연 재질의 기판(602)과, 상기 기판(602) 상부에 있는 반도체 칩과의 연결을 위한 연결 터미널(606)과, 상기 기판(602) 하부에 설치되고 각각의 가장자리에는 제1 표면처리가 되고 중앙부에는 제2 표면처리가 수행된 혼합 솔더볼 랜드(604)를 포함한다. 상기 연결터미널(606)의 표면처리는 전체표면에 니켈과 골드층을 적층하는 방식을 사용할 수 있지만, 선택적으로 혼합 표면처리(도 12 참조) 방식으로 할 수 있다.
도 12는 도 11에 있는 하나의 혼합 솔더볼 랜드에 대한 확대 평면도이다.
도 12를 참조하면, 상술한 제1 실시예에서는 가장자리에 있는 솔더볼 랜드들과, 중앙부에 있는 솔더볼 랜드들에 대한 표면처리를 다르게 하였으나, 본 실시예에서는 위치에 관계없이 각각 솔더볼 랜드에서 부위별로 표면처리를 다르게 한다. 즉 하나의 혼합 솔더볼 랜드(604) 가장자리는 제1 표면처리인 OSP 처리(608)를 하고, 중앙에는 니켈과 골드층을 적층한 표면처리(612)를 한다. 따라서 각각의 혼합 솔더볼 랜드(604)는 솔더볼과 접합시 가장자리에서는 외부에 충격에 강한 특성을 지니고, 중앙부에서는 열방출 특성이 우수하게 된다. 도면에서 제1 및 제2 표면처리부(608, 612)의 형태는 예시적으로 나타내었으며, 여러가지 다른 모양으로 변형이 가능하다.
도 13은 혼합 솔더볼 랜드에서 돌출된 표면처리부를 설명하기 위해 도시한 단면도이고, 도 14는 혼합 솔더볼 랜드에서 음각된 표면처리부를 설명하기 위해 도시한 단면도이다.
도 13 및 도 14를 참조하면, 돌출된 표면처리는 니켈층과 골드층(612)을 구리 재질의 혼합 솔더볼 랜드(604) 표면 위로 쌓아 만든다. 이에 따라 요철구조가 형성되어 솔더볼(500) 접합시 솔더결합 신뢰도(SJR)를 높일 수 있다. 이러한 방식과는 다르게 상기 니켈층과 골드층(612')은 도 14처럼 혼합 솔더볼 랜드(604)의 표면을 음각해서 다마신 방식으로 변형하여 만들 수도 있다.
도 15는 본 발명의 제2 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지의 단면도이다.
도 15를 참조하면, 본 발명의 제2 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지(2000)는, 절연기판(602)으로 이루어진 제1면에 반도체 칩(200)과 연결을 위한 연결 터미널(606)이 있고, 제2면에 가장자리와 중앙부가 서로 다르게 표면처리된 혼합 솔더볼 랜드(604)가 있는 인쇄회로기판(600)을 기본 프레임으로 사용한다. 그리고 상기 인쇄회로기판(600)의 제1면에 연결터미널(606)을 통해 탑재된 반도체 칩(200)이 있고, 상기 인쇄회로기판(600)의 제2면에 혼합 솔더볼 랜드(604)를 통해 부착된 무연 솔더볼(500)을 포함한다.
그리고 본 발명의 제2 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지(2000)는, 상기 인쇄회로기판(600) 제2면의 혼합 솔더볼 랜드(604)와 솔더볼(500) 접착계면 가장자리에서는 제1 금속접합층(620)이 형성되 고, 중앙부에서는 제2 금속접합층(634)이 형성된 혼합 금속접합층(700)을 포함한다. 상기 제1 금속접합층(620)은 OSP 표면처리 방식에 의하여 구리와 주석의 합금으로 이루어지고, 제2 금속접합층(634)은 니켈층과 골드층을 적층시키는 표면처리 방식에 의하여 니켈과 주석의 합금으로 이루어진다. 도면에서 참조부호 610은 솔더 레지스트를 가리킨다.
그리고 본 발명의 제2 실시예에 의한 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지(2000)는, 반도체 칩(200)과 인쇄회로기판의 제1면 사이를 채우는 언더필(미도시)과, 반도체 칩(200) 및 금선(300)을 밀봉하는 봉지수지(400)를 더 포함할 수 있다. 상기 반도체 칩(200)이 인쇄회로기판(600)에 탑재되는 방식도 도면에서는 금선(300)을 통해 연결되는 방식으로 도시하였으나, 반도체 칩(200)에 있는 솔더범프를 통해 연결될 수도 있다. 상기 언더필(underfill)은 반도체 칩(200)이 솔더범프를 통해 인쇄회로기판(600)에 탑재될 때에 적용할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 반도체 패키지에서, 충격이나 휘어짐에 약한 솔더볼 랜드 영역은, 구리와 주석으로 이루어진 제1 금속접합층으로 형성하고, 열방출에 취약한 솔더볼 랜드 영역은 니켈과 주석으로 이루어진 제2 금속접합층을 형성하여, 반도체 패키지의 충격 특성 및 열방출 특성을 동시에 높일 수 있 다.

Claims (17)

  1. 절연 재질의 기판;
    상기 기판 상부에 설치된 반도체 칩과의 연결을 위한 다수의 연결 터미널;
    상기 기판 하부에 설치된 다수의 혼합 솔더볼 랜드를 포함하고,
    상기 혼합 솔더볼 랜드는 가장자리에 충격 특성을 개선할 수 있는 제1 표면처리가 수행되고 중앙부에는 열방출 특성을 개선할 수 있는 제2 표면처리가 수행된 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 표면처리는 OSP 처리인 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판.
  3. 제1항에 있어서,
    상기 제2 표면처리는 상기 솔더볼 랜드 표면에 니켈과 골드층이 순차적으로 형성된 처리인 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판.
  4. 제1항에 있어서,
    상기 연결 터미널은 가장자리에는 제1 표면처리가 되고 중앙부에는 제2 표면처리가 수행된 혼합 표면처리된 연결 터미널인 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판.
  5. 제1항에 있어서,
    상기 제2 표면처리는 상기 솔더볼 랜드 표면보다 돌출된 형태인 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판.
  6. 제1항에 있어서,
    상기 제2 표면처리는 상기 솔더볼 랜드와 높이가 같도록 다마신(Damascene) 처리된 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는 인쇄회로기판.
  7. 절연기판으로 이루어진 제1면에 반도체 칩과 연결을 위한 연결 터미널이 있고, 제2면에 가장자리는 충격 특성을 개선할 수 있는 제1 표면처리가 수행되고 중앙부는 열방출 특성을 개선할 수 있는 제2 표면처리가 수행된 혼합 솔더볼 랜드가 있는 인쇄회로기판;
    상기 인쇄회로기판의 제1면에 연결터미널을 통해 탑재된 반도체 칩;
    상기 인쇄회로기판의 제2면에 혼합 솔더볼 랜드를 통해 부착된 솔더볼; 및
    상기 인쇄회로기판 제2면의 솔더볼 랜드와 솔더볼 접착계면 가장자리에서는 제1 금속접합층이 형성되고, 중앙부에서는 제2 금속접합층이 형성된 혼합 금속접합층을 구비하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  8. 제7항에 있어서,
    상기 인쇄회로기판의 제2면에 있는 모든 혼합 솔더볼 랜드는, 중앙에 니켈과 골드층이 순차적으로 적층되되 상기 혼합 솔더볼 랜드 표면에서 돌출된 표면처리부를 갖는 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  9. 제7항에 있어서,
    인쇄회로기판의 제2면에 있는 모든 혼합 솔더볼 랜드는, 중앙에 니켈과 골드층이 순차적으로 적층되되 상기 솔더볼 랜드 표면에서 음각(damascene)된 표면처리부를 갖는 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  10. 제7항에 있어서,
    상기 반도체 칩은 금선을 통하여 상기 인쇄회로기판에 탑재되는 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  11. 제7항에 있어서,
    상기 반도체 칩은 솔더범프를 통하여 상기 인쇄회로기판에 탑재되는 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  12. 제11항에 있어서,
    상기 반도체 패키지는 상기 인쇄회로기판 제1면과 상기 솔더 범프를 갖는 반도체 칩 사이의 공간을 채우는 언더필을 더 구비하는 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  13. 제11항에 있어서,
    상기 연결 터미널은 각각 가장자리에 제1 금속접합층이 형성되고 중앙부에 제2 금속접합층이 형성된 혼합 금속접합층을 더 구비하는 것을 특징으로 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  14. 제7항에 있어서,
    상기 반도체 패키지는 상기 반도체 칩 및 상기 인쇄회로기판의 제1면을 덮는 봉지수지(sealing resin)를 더 구비하는 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  15. 제7항에 있어서,
    상기 제1 금속접합층은 구리와 주석의 합금으로 이루어진 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  16. 제7항에 있어서,
    상기 제2 금속접합층은 니켈과 주석의 합금으로 이루어진 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
  17. 제7항에 있어서,
    상기 솔더볼은 무연 솔더볼(lead free solder ball)인 것을 특징으로 하는 솔더볼 랜드에 두 종류 이상의 금속접합층을 갖는 반도체 패키지.
KR1020060120065A 2006-11-30 2006-11-30 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지 KR100761863B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060120065A KR100761863B1 (ko) 2006-11-30 2006-11-30 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060120065A KR100761863B1 (ko) 2006-11-30 2006-11-30 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020050073732A Division KR100723497B1 (ko) 2005-08-11 2005-08-11 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20070019629A KR20070019629A (ko) 2007-02-15
KR100761863B1 true KR100761863B1 (ko) 2007-09-28

Family

ID=41629461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060120065A KR100761863B1 (ko) 2006-11-30 2006-11-30 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100761863B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106604561B (zh) * 2017-01-18 2019-03-01 维沃移动通信有限公司 一种电路板的制作方法及移动终端
JP6856777B2 (ja) 2017-05-15 2021-04-14 エルジー イノテック カンパニー リミテッド オールインワンチップオンフィルム用軟性回路基板及びこれを含むチップパッケージ、及びこれを含む電子デバイス
CN112788866A (zh) * 2019-11-04 2021-05-11 深南电路股份有限公司 线路板及表面处理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010082746A (ko) * 2000-02-18 2001-08-30 가네꼬 히사시 반도체장치
JP2002359315A (ja) * 2001-03-30 2002-12-13 Matsushita Electric Ind Co Ltd 熱伝導性基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010082746A (ko) * 2000-02-18 2001-08-30 가네꼬 히사시 반도체장치
JP2002359315A (ja) * 2001-03-30 2002-12-13 Matsushita Electric Ind Co Ltd 熱伝導性基板の製造方法

Also Published As

Publication number Publication date
KR20070019629A (ko) 2007-02-15

Similar Documents

Publication Publication Date Title
KR100723497B1 (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
KR100790978B1 (ko) 저온에서의 접합 방법, 및 이를 이용한 반도체 패키지 실장 방법
US7125745B2 (en) Multi-chip package substrate for flip-chip and wire bonding
JP5649805B2 (ja) 半導体装置の製造方法
US20070023910A1 (en) Dual BGA alloy structure for improved board-level reliability performance
KR19980054344A (ko) 표면 실장형 반도체 패키지 및 그 제조 방법
US20060043603A1 (en) Low temperature PB-free processing for semiconductor devices
US20100007015A1 (en) Integrated circuit device with improved underfill coverage
US7427558B2 (en) Method of forming solder ball, and fabricating method and structure of semiconductor package using the same
JPWO2006064534A1 (ja) 半導体装置
US20050054187A1 (en) Method for forming ball pads of BGA substrate
JP2007013099A (ja) 無鉛半田ボールを有する半導体パッケージ及びその製造方法
KR101211724B1 (ko) 반도체 패키지 및 그 제조방법
KR100761863B1 (ko) 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
JP4986523B2 (ja) 半導体装置およびその製造方法
JP4051570B2 (ja) 半導体装置の製造方法
JP3972209B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2006351950A (ja) 半導体装置及び半導体装置の製造方法
JP5000105B2 (ja) 半導体装置
KR101103302B1 (ko) 인쇄회로기판 및 이의 제조 방법
JP7112873B2 (ja) 配線基板、半導体パッケージ及び配線基板の製造方法
JP3847602B2 (ja) 積層型半導体装置及びその製造方法並びに半導体装置搭載マザーボード及び半導体装置搭載マザーボードの製造方法
US9171818B2 (en) Package structure and the method to manufacture thereof
JP4561969B2 (ja) 半導体装置
JP2007266640A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 13