KR19980042884A - 반도체 장치, 그 설계 방법 및 반도체 집적회로 장치 - Google Patents

반도체 장치, 그 설계 방법 및 반도체 집적회로 장치 Download PDF

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Abstract

본 발명은 고주파 신호용 디바이스로 사용되는 MOSFET에서, 특히 최소 잡음 지수나 최대 발진 주파수 등의 고주파 특성을 종합적으로 향상시키기 위한 것으로, 실리콘 기판 상에 형성된 소자분리(20)로 둘러싸이는 활성 영역(21) 내에는 다수의 유니트 셀이 매트릭스 형상으로 배치되고, 1개의 MOSFET이 구성되어 있다. 각 유니트 셀은 정팔각형의 링형상 게이트 전극(1)과, 게이트 전극(1)의 내외에 각각 형성된 드레인 영역(2)및 소스 영역(3)과 게이트 전극(1)으로부터 인출된 소자 분리(20)의 위까지 연장되는 2개의 게이트 인출 배선(4)과 기판면을 노출시킨 기판 콘택트부(5)와 이들의 각부와 배선을 전기적으로 접속하기 위한 콘택트(6, 7, 8, 9)가 설치된다. 각 부재, 예를 들면 링형상 게이트 전극(4)이나 인출 게이트 배선(4)은 가능한 한 양호한 고주파 특성를 얻을 수 있도록 구성되어 있다.

Description

반도체 장치, 그 설계 방법 및 반도체 집적회로 장치
본 발명은 멀티미디어 기기나 이동 통신 기기에 적용되는 고주파 LSI에 탑재되는 전해 효과형 트랜지스터(FET)에 관한 것으로, 특히 저잡음 지수 및 높은 최대 발진 주파수를 실현하기 위한 구조에 관한 것이다.
최근, 멀티미디어 기기나 이동 통신 기기 시장은 소비자의 수요 증대, 관련기술의 진보에 의한 시스템의 고도화, 이동 통신 기술의 응용 분야의 개척 등에 의해 확대 일로를 걷고 있다. 최근의 전망에 의하면, 이동 통신 서비스 및 기기의 시장 규모가 2000년에는 4.5조엔, 2010년에는 11조엔에 이를 것으로 추정되고 있다. 이에 따라 통신 기기, 이동 무선 기지국, 위성 통신, 방송국 등의 용도에 적합한 ㎓영역의 주파수대의 신호를 취급할 수 있는 트랜지스터 및 IC의 실용화에 적합한 개량이 기대되고 있다.
종래, 이들 목적에 맞는 고주파 아날로그 신호용 디바이스로서는 GaAsIC, 실리콘 바이폴라 IC 및 바이폴라 CMOS LSI가 주체였다. 그러나, 예를 들면 이동 통신 분야에서 사용자가 요구하는 저가격·저소비 전력의 실현, 또는 1칩의 아날로그 디지털혼재 LSI에 의한 시스템 소형화의 실현을 생각하였을 때, FET 특히 MOSFET에 의해서 아날로그 신호 및 디지털 신호를 취급할 수 있는 고주파용 LSI가 앞으로 유망한 선택 분야가 된다.
여기서, 고주파 아날로그 신호용 디바이스로서 MOSFET를 사용한 경우, 바이폴라 트랜지스터(이하, BJT라 함)에 비하면 다음과 같은 특징이 있다.
(1) 고집적화가 가능한 점
BJT보다 미세가공이 가능하므로 칩상에서 트랜지스터가 차지하는 면적이 작다．
(2) 저왜곡 특성을 갖는 점
전류-전압 특성이 BJT에서는 지수 특성이지만 MOSFET에서는 2승 특성이 된다. 이 때문에 2f1±f2, 2f2±f1이라는 인접 고조파가 나타나지 않는다.
(3) 고이득, 고효율을 갖는 점
MOSFET의 치수(게이트 폭, 게이트 길이)의 최적화에 의해 고이득, 고효율을 얻을 수 있다. 이에 의해 모듈의 단수를 저감할 수 있기 때문에 LSI의 소형화 및 저가격화가 가능해진다.
한편, MOSFET을 고주파 아날로그 신호용 디바이스로서 사용하는 경우에는 특성상 한층 더 개선이 요구되는 점도 많다.
도 20은 MOSFET의 각부의 특성 관계를 도시한 등가 회로도이고, 이하 도 20을 참조하여 MOSFET에 요구되는 특성상의 개선점에 대하여 설명하기로 한다.
(1) 트랜스 콘덕턴스(gm)의 개선
MOSFET을 고주파 아날로그 신호용 디바이스로서 사용하기 위해서는 고이득을 얻기 위해 트랜스 콘덕턴스(gm)를 크게 할 필요가 있다.
여기서, MOSFET의 드레인 전류 Id는 하기의 수학식 1로 나타낸다.
ID=(W/2L)·μn·Cox·(Vgs-Vt)2
단, μn은 전자의 이동도, Cox는 단위면적당 게이트 산화막 용량, W, L은 각각 게이트폭 및 게이트 길이, Vgs는 게이트-소스간 전압, Vt는 임계값을 각각 나타낸다.
또한, 트랜스 콘덕턴스(gm)는 하기의 수학식 2로 나타낸다.
gm=dI/dV=(2μn·Cox·Id·W/L)0.5
상기 수학식 2에서 알 수 있는 바와 같이, 전류(Id)를 일정하게 한 경우, 트랜스 콘덕턴스(gm)를 크게 하기 위해서는 게이트 폭과 게이트 길이의 비인 W/L의 값을 크게 할 필요가 있다.
(2) 차단주파수(fT)의 개선
차단주파수(fT)는 전류이득이 1로 되는 주파수를 나타내며, 디바이스의 고주파 특성을 나타내는 지표의 하나이다. 그리고, 동작 주파수의 10배 정도의 마진이 필요하게 된다.
여기서, FET의 차단주파수(fT)는 하기의 수학식 3으로 나타낸다.
fT= gm /π (Cgs + Cgd)
단, Cgs는 게이트-소스간 용량, Cgd는 게이트-드레인간 용량이다.
상기 수학식 3에서 알 수 있는 바와 같이, 차단 주파수(fT)는 트랜스 콘덕턴스 (gm)에 비례하고, 게이트-소스간 용량(Cgs)과 게이트-드레인간 용량(Cgd)의 합에 반비례한다. 따라서, 게이트 길이(L)를 미세화하는 것 만으로도 차단 주파수(fT)를 개선할 수 있고, 또한 시스템의 소형화, 저가격화로도 이어진다.
(3) 노이즈의 저감
MOSFET을 고주파 아날로그 신호용 디바이스로서 사용하는 경우, 미약한 입력신호가 노이즈에 파묻히지 않도록, FET 자체의 노이즈를 저감해야 한다.
최소 잡음 지수(NFmin)는 게이트 저항(Rg)과 소스 저항(Rs)의 합(Rg+Rs)이 큰 영역에서는, 하기의 수학식 4에 의해 근사화할 수 있다.
NFmin=1+2π·f·K·Cgs√{(Rg+Rs)/gm}
상기 수학식 4는 Fukui의 식이라고 하며, K는 정수이다.
상기 수학식 4에서 알 수 있는 바와 같이, 트랜스 콘덕턴스(gm)가 크고, 게이트저항(Rg)·소스 저항(Rs)이 작은 트랜지스터일수록 저잡음이다.
(4) 최대 발진 주파수(fmax)의 개선
최대 발진 주파수(fmax)는 전력 이득이 1로 되는 주파수이고, 하기의 수학식 5로 나타낸다.
단, Ri는 채널 저항이다.
상기 수학식 5로부터 알 수 있는 바와 같이, 최대 발진 주파수(fmax)는 게이트 저항(Rg), 소스 저항(Rs)이 작을수록 크다. 또한, 상기 수학식 5에서는 나타내고 있지 않지만, 최대 발진 주파수(fmax)는 소스 인덕턴스(Ls)가 작을수록 큰 것도 알려져 있다.
그래서, 종래의 고주파용 LSI 중에 배치되는 MOSFET에서는 이들의 고주파 특성의 개선을 위해 핑거형상 게이트 전극 구조를 채용하고 있다. 도 21의 (a)∼(c) 는 이러한 핑거형상 게이트 전극을 갖는 MOSFET의 레이아웃을 모식적으로 도시한 평면도이다. 즉, 예컨대 도 21의 (a)에 도시된 바와 같이, 소자 분리(100)로 둘러싸이는 활성 영역(101) 상에 다수의 게이트 전극(102)을 핑거형상으로 배치하여, 게이트 전극(102)의 양측의 활성 영역을 소스 영역(103) 또는 드레인 영역(104)으로서 기능시키도록 한 것이다. 각 영역(103, 104)에는 소스저항(Rs) 또는 드레인저항(Rd)이 작아지도록 다수의 콘택트(l06, 107)가 형성되어, 소자 분리(100)의 위까지 연장되는 게이트 전극(102)의 콘택트부(l02a)에는 게이트 콘택트(105)가 설치된다. 도 21의 (b)는 핑거수를 더욱 늘림으로써 게이트 저항(Rg)을 더욱 작게 하 도록 한 MOSFET, 도 21의 (c)는 게이트 전극(102)의 양단에 콘택트부(l02a)를 설치함으로써 등가 게이트 저항(Rg)을 작게 하도록 한 MOSFET의 구조를 각각 도시한 평면도이다.
도 22에 도시된 바와 같이, 1개의 유니트 셀에서의 게이트 핑거길이가 증대될수록 최소 잡음 지수(NFmin)가 커진다. 그래서, 도 21의 (b) 같은 형상의 MOSFET는 핑거수를 늘림으로써 총게이트 폭은 거의 일정하게 하면서 최소 잡음 지수 (NFmin)를 저감하도록 한다.
또, 도 21의 (a)∼(c)에 도시된 구조에서 게이트 저항(Rg), 소스 저항(Rs) 및 드레인 저항(Rd)을 동시에 저저항화할 수 있는 살리사이드 프로세스나 또는 게이트 저항(Rg)만을 저저항화하는 폴리사이드 프로세스도 종래부터 적용되고 있다.
한편, 고주파용 반도체 장치에 요구되는 고속 동작과 저소비 전력을 겸비한 디바이스로서, S0I(Silicon-0n-Insulator)구조를 가진 CM0S 디바이스가 주목받고 있다.
도 23은 종래의 SOI-MOSFET 중 매립 산화막을 갖는 것의 단면도이다. 도 23에 도시된 바와 같이 실리콘 기판(111)의 표면으로부터 소정 깊이 위치에는 매립 산화막(112)이 설정되어 있고, 이 매립 산화막(112)의 위쪽이 활성 영역(반도체 영역)으로 되어 있다. 활성 영역상에는 게이트 산화막(117) 및 게이트 전극(118)이 형성되어 있고, 게이트 전극(118)의 양측에 위치하는 활성 영역 내에는 고농도의 불순물이 도입되고 소스 영역(113) 및 드레인 영역(114)이 형성되어 있다. 그리고, 게이트 전극(l18)의 하방에서의 활성 영역, 요컨대 소스 영역(113)과 드레인 영역(114) 사이의 영역에는 소스 영역(113) 및 드레인 영역 내의 불순물과는 역도전형으로 임계값 제어 레벨 농도의 불순물이 도입되어 있고, 이 영역이 채널 영역(115)으로 된다.
이러한 SOI 구조에 있어서는, 활성 영역 내의 전류가 흐르는 확산층은 절연체인 매립 산화막(l12)에 의해 실리콘 기판(111)으로부터 분리되어 있기 때문에 일반적인 벌크 MOSFET에 비해 확산층과 실리콘 기판(111) 사이의 용량이 각별히 작아진다. 따라서, S0I 기판상에 형성된 M0S 디바이스는 기생 용량이 작은 것부터 고속 동작과 저소비 전력의 양립이 가능해져, 벌크 M0S 디바이스에서는 얻어지지 않은 다음과 같은 뛰어난 특성을 갖는다.
첫째로, 기판 바이어스 효과가 작은 것부터 저전압으로 용이하게 동작할 수 있다. 둘째로, 기생 용량이 작은 것부터 고주파 신호에 따라 저전압으로 고속 동작할 수 있다. 셋째로, 방사선 등에 의한 결함의 발생이 적고, 소프트 에러가 생기기 어렵기 때문에 신뢰성이 높다. 넷째로, 단순한 프로세스로 단순한 구조를 갖는 집적도가 높은 디바이스를 실현할 수 있다.
여기에서, 반도체 기판 상에 매립 산화막을 설치한 박막 SOI 구조의 MOSFET 에서는 트랜지스터의 동작시에 채널부분의 Si층이 완전히 공핍화되는 완전 공핍화 모드(FD : Fully Depleted)와 공핍화하지 않은 영역이 S0I 기판 내에 남는 부분 공핍화 모드(PD : Partially Depleted)의 2개의 동작 모드가 가능해진다. 여기에서는 어느쪽 모드라도 SOI 디바이스 실용화에 대한 과제가 되는 기판 부유 효과에 대하여 고찰하기로 한다.
SOI 트랜지스터의 구조는 채널 부분이 부유하고 있고, 기판 전위를 고정할 수 없다는 점에서 벌크 트랜지스터와 크게 다르다. 기판 부유 효과에 의해 생기는 최대의 문제는 소스·드레인 사이의 내압의 저하이다. 이것은 도 23에 도시한 드레인 영역(114) 근방의 고전계 영역에서 임팩트 이온화 현상에 의해 발생한 정공(正孔)이 채널 영역(115)의 하부에 축적되어 채널 영역(115)의 전위를 상승시킴으로써 기생 바이폴라 트랜지스터가 동작하는 것에 기인하는 것이다.
이 기생 바이폴라 트랜지스터 효과를 억제하기 위해 각종 대책이 강구되고 있으나, 가장 확실한 방법은 벌크 디바이스와 같이 기판 전위를 고정하는 방법(말하자면 보디 콘택트)이다. 도 24의 (a)∼(c)는 각각 대표적인 보디 고정법을 도시한다. 도 24의 (a)는 H형 게이트법이라고 불리는 방법으로, 채널 영역의 측방의 게이트 전극(118)의 하방으로부터 활성 영역을 인출함으로써 채널 영역의 전위를 고정하는 방법이다. 도 24의 (b)는 소스 타이법이라 불리우는 방법으로, NMOS 트랜지스터의 N+ 영역인 소스 영역(113) 내에 P+ 영역을 형성하여, 발생한 정공을 이 P+ 영역 내에 모아 기판 전위의 상승을 막는 방법이다. 도 24의 (c)는 필드 실드법이라고 불리는 방법으로, 원래의 게이트 전극(118)과는 별도로 필드 실드 전극을 형성하여 서로 이웃하는 트랜지스터를 분리하고, 필드 실드 전극의 하방의 분리 부분으로부터 정공을 빼내는 방법이다.
그러나, 상기 종래의 고주파 아날로그 신호용 디바이스로서 사용되는 핑거형상 MOSFET에는 다음과 같은 문제점이 있다.
(1) 소스 인덕턴스의 증가에 의한 최대 발진 주파수(fmax)의 저하
상기 도 2l의 (b)에 도시된 바와 같이 게이트 핑거수를 늘리면, 최소 잡음 지수(NFmin)는 저감되지만, 핑거수가 불어나면 필연적으로 드레인 영역, 소스 영역으로의 배선도 핑거형상이 되어, 각각의 인덕턴스가 배선에 의해 증가한다. 그리고, 상술한 바와 같이 최대 발진 주파수(fmax)는 소스 인덕턴스에 반비례하기 때문에 핑거수의 증가는 최대 발진 주파수(fmax)의 저하로 이어진다. 따라서, 보다 주파수가 높은 영역에서는 최소 잡음 지수(NFmin)의 개선이 곤란하여진다.
(2) 또한, 저잡음성을 실현하기 위해 핑거수를 늘리면 반도체 장치의 활성 영역의 점유 면적이 증대하는 것을 피할 수 없다.
(3) 게이트 전극 등을 저저항화하기 위한 프로세스 적용에 의한 고비용화
게이트 전극 등을 저저항화하기 위해 폴리사이드 프로세스나 살리사이드 프로세스를 채용하면, 공정수가 필연적으로 증대하기 때문에 제조 비용이 비싸게 되어 표준 프로세스에 대하여 LSI 단가가 비싸게 된다.
(4) 시스템 LSI에서의 문제
공통의 기판상에 다종류의 기능을 갖는 복수의 회로를 형성한 고주파용 시스템 LSI를 구성하고자 하는 경우, 일부 회로의 잡음이 크면 다른 회로에 주는 영향이 높아지고, 상술한 바와 같은 결함이 두드러진다. 그 때문에, 특히 저잡음성이 요구되는 회로는 집적화가 곤란해지고, 모든 회로를 1칩화한 고주파용 시스템 LSI의 실현을 방해하는 요인이 되고 있다.
(5) SOI 구조에서의 문제
상기 도 24의 (a)∼(c)에 도시한 종래의 각 보디 콘택트 방법에서는, 패턴 면적의 증가, 정공 인발 효과의 채널폭 의존성의 존재, 전류가 흐르는 방향이 한정되는 등의 문제가 있다.
본 발명의 제 1의 목적은 제조 비용이 염가인 MOSFET 구조를 가지면서 매우 높은 주파수 영역에서도 저잡음성을 실현할 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 제 2의 목적은 고주파용 반도체 장치로서 적합한 구조를 가지면서, 규칙적인 배치에 의해 구조가 간소화되어 활성 영역의 점유면적이 가능한 한 작고 또한 제조 비용이 염가인 반도체 장치 및 그 설계 방법을 제공하기 위한 것이다.
본 발명의 제 3의 목적은 고주파용 시스템 LSI에서 요구되는 저잡음성 회로에 적합한 반도체 장치를 MOSFET 구조로 실현함으로써 고주파 영역에서 사용되는 다종류의 회로를 1칩화한 반도체 집적회로 장치를 제공하기 위한 것이다.
본 발명의 제 4의 목적은 멀티미디어 기기나 이동 통신 기기에 적용되는 고주파 영역에서의 고속 동작과 저소비 전력성을 겸비한 기능이 높은 SOI-LSI에 적합한 반도체 장치를 제공하기 위한 것이다.
도 1은 제 1 실시예에서의 정팔각형의 링형상 게이트 전극을 갖는 MOSFET의 유니트 셀의 레이아웃을 개략적으로 도시한 평면도.
도 2는 제 2 실시예에서의 정팔각형의 링형상 게이트 전극과, 게이트 인출 배선 아래쪽에서 축소된 소스 영역을 갖는 MOSFET의 유니트 셀의 레이아웃을 개략적으로 도시한 평면도.
도 3의 제 3 실시예에서의 정팔각형의 링형상 게이트 전극과, 게이트 인출 배선 아래쪽에서 축소된 소스 영역과, 확대된 게이트 콘택트부를 갖는 MOSFET의 유니트 셀의 레이아웃을 개략적으로 도시한 평면도.
도 4는 제 4 실시예에서의 살리사이드 프로세스에 의해 형성된 정팔각형의 링형상 게이트 전극과, 소스 영역과, 드레인 영역을 갖는 MOSFET의 유니트 셀의 레이아웃을 개략적으로 도시한 평면도.
도 5는 제 5 실시예에서의 정사각형의 링형상 게이트 전극과, 게이트 인출 배선 하방에서 축소된 소스 영역을 갖는 MOSFET의 유니트 셀의 레이아웃을 개략적으로 도시한 평면도.
도 6은 제 1 실시예에서의 유니트 셀을 매트릭스 형상으로 배치하여 구성되는 MOSFET를 예로 하여 제 1∼제 5 실시예에 적용할 수 있는 MOSFET의 레이아웃을 개략적으로 도시한 평면도.
도 7은 제 1 실시예의 유니트 셀을 매트릭스 형상으로 배치하여 배선을 부가한 제 6 실시예에 의한 MOSFET의 레이아웃을 개략적으로 도시한 평면도.
도 8은 도 7의 VIII-VIII선에서의 반도체 장치의 구조를 도시한 단면도.
도 9는 제 7 실시예에서의 유니트 셀을 매트릭스 형상으로 배치하여 배선을 부가한 MOSFET의 레이아웃을 개략적으로 도시한 평면도.
도 10은 도 9의 X-X선에서의 반도체 장치의 구조를 도시한 단면도.
도 11은 제 8 실시예에서의 유니트 셀을 매트릭스 형상으로 배치하여 배선을 부가한 MOSFET의 레이아웃을 개략적으로 도시한 평면도.
도 12는 본 발명의 MOSFET와 종래의 MOSFET의 최소 잡음 지수 및 게인의 게이트폭 의존성에 대한 데이터를 도시한 도면.
도 13은 본 발명의 MOSFET와 종래의 MOSFET의 게인의 주파수 의존성에 대한 데이터를 도시한 도면.
도 14는 링형상 게이트 전극을 갖는 MOSFET의 게이트 인출 배선의 수에 대한 최소 잡음 지수의 변화를 도시한 특성도.
도 15는 제 9 실시예에서의 정팔각형의 링형상 게이트 전극과 캐리어 도출용 배선을 갖는 SOI-MOSFET의 유니트 셀의 레이아웃을 개략적으로 도시한 평면도.
도 16은 제 10 실시예에서의 정팔각형의 링형상 게이트 전극과 게이트 전극의 하방 영역에 직접 접속되는 기판 전위 고정영역을 갖는 SOI-MOSFET의 유니트 셀의 레이아웃을 개략적으로 도시한 평면도.
도 17은 제 9 실시예에서의 유니트 셀을 매트릭스 형상으로 배치하여 구성되는 MOSFET를 예로 하여 제 9 제 10 실시예에 적용할 수 있는 MOSFET의 레이아웃을 개략적으로 도시한 평면도.
도 18은 제 9 실시예의 유니트 셀을 매트릭스 형상으로 배치하여 배선을 부가한 제 11 실시예에 관한 MOSFET의 레이아웃을 개략적으로 도시한 평면도.
도 19는 제 12 실시예에서의 1칩화된 휴대전화용 LSI의 구성을 개략적으로 도시한 블록 회로도.
도 20은 일반적인 MOSFET의 등가 회로도.
도 21은 종래의 핑거형상 게이트 전극을 갖는 MOSFET의 각종 구조예를 도시한 평면도.
도 22는 종래의 핑거형상 게이트 전극을 갖는 MOSFET에서의 핑거형상에 대한 최소 잡음 지수의 변화를 도시한 특성도.
도 23은 종래의 SOI-MOSFET의 유니트 셀의 단면도.
도 24는 종래의 기판 전위의 고정 방식을 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 게이트 전극 2 : 드레인 영역
3 : 소스 영역 4 : 게이트 인출 배선
4a : 게이트 콘택트부 5 : 기판 콘택트부
6 : 게이트 콘택트 7 : 드레인 콘택트
8 : 소스 콘택트 9 : 기판 콘택트
10a∼10d : 드레인 콘택트 배선 11a∼11c : 게이트 콘택트 배선
12a, 12b : 기판 콘택트 배선 20 : 소자 분리
21 : 활성 영역 31 : 게이트 전극
32 : 드레인 영역 33 : 소스 영역
34 : 게이트 인출 배선 34a : 게이트 콘택트부
34b : 캐리어 도출용 영역 34c : 캐리어 도출용 배선
35 : 기판 콘택트부 36 : 게이트 콘택트
37 : 드레인 콘택트 38 : 소스 콘택트
39 : 기판 콘택트 40 : 드레인 콘택트 배선
41 : 게이트 콘택트 배선 42 : 기판 콘택트 배선
43 : 활성 영역 44 : 기판 콘택트부
50 : RF/IF 신호 처리 회로 51 : 안테나
52 : 안테나 스위치 53 : 저잡음 증폭기
54 : PLL 회로 55 : 국부 발진기
56 : 믹서 57 : 파워 증폭기
60 : 베이스 밴드 신호 처리 회로 61 : 복조 회로
62 : 프레임 처리회로 63 : CODEC 회로
64 : 스피커 65 : 마이크
66 : 변조 회로
상기 제1의 목적을 달성하기 위해 본 발명에서는 제 1 반도체 장치에 관한 수단을 강구하고 있다.
본 발명의 제 1 반도체 장치는 반도체 기판 상의 소자 분리로 둘러싸이는 활성 영역에 형성되어 고주파 신호용 FET로서 기능하는 유니트 셀을 갖는 반도체 장치에 있어서, 상기 유니트 셀은, 상기 활성 영역 위에 형성된 링형상 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 내측이 되는 영역에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 드레인 콘택트와, 상기 활성 영역 중 상기 게이트 전극의 외측이 되는 영역에 형성된 소스 영역과, 상기 소스 영역 위에 형성된 소스 콘택트와, 상기 게이트 전극에 접속되고, 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선과, 상기 게이트 인출 배선 위에 형성된 게이트 콘택트를 포함하며, 상기 유니트 셀 내의 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되어 있다.
이에 따라 FET의 동작시에서 드레인 영역에서 소스 영역을 향해 전류가 방사상으로 흐르는 구조가 되기 때문에 소스 저항이 대폭 감소한다. 따라서, 수학식 4로 나타낸 최소 잡음 지수(NFmin)를 작게 하는 것이 가능해진다. 더구나, 핑거 타입 구조의 게이트 전극을 갖는 FET에서는 소스 저항을 작게 또한 드레인 내압을 크게 확보하고자 하면, 게이트 전극이 드레인측으로 오프셋한 구조로 할 필요가 있지만, 이러한 구조에서는 드레인 콘택트를 형성할 필요가 있기 때문에 드레인 영역의 폭, 요컨대 드레인 영역의 면적의 저감에는 제한이 있다. 그것에 대하여, 이러한 링형상 게이트 전극의 구조에서는 링형상 게이트 전극의 내측으로 드레인 콘택트를 형성하기 위한 드레인 영역을 작게 형성하는 것이 용이하여 진다. 따라서, 드레인 내압을 높게 유지하면서 소스 저항을 대폭 저감할 수 있고, 고주파 신호용 FET에 필요한 저잡음성을 확보할 수 있다.
상기 게이트 전극은 닫힌 링형상으로 해도 되고, 적어도 1개소에서 분단된 닫힌 링형상으로 하여 상기 분단된 영역에는 소자 분리를 개재시켜도 된다.
또, 상기 게이트 인출 배선은 고주파 특성을 열화시키는 기생 성분을 저감하도록 구성하는 것이 바람직하다.
또, 상기 게이트 인출 배선은 그 수 및 형상에 의존하여 변화하는 게이트 저항이 가능한 한 양호한 고주파 특성을 주도록 구성하는 것이 바람직하다.
또, 상기 게이트 인출 배선은 그 수 및 형상에 의존하여 변화하는 게이트-소스간 용량을 가능한 한 양호한 고주파 특성을 주도록 구성하는 것이 바람직하다.
이에 따라, 살리사이드 프로세스에 의하지 않아도 게이트 저항의 저저항화 등에 의해 높은 고주파 특성를 얻을 수 있다. 따라서, 제조 비용을 억제하면서, 고주파 신호용 FET의 고주파 특성의 개선, 특히 수학식 3으로 나타낸 차단 주파수(fT)의 향상이나 수학식 4로 나타낸 최소 잡음 지수(NFmin)를 작게 하는 것이 가능해진다.
또, 상기 링형상 게이트 전극의 둘레 방향에서의 길이는 상기 드레인 영역에 상기 드레인 콘택트를 형성 가능한 범위로 최소화하는 것이 바람직하다.
이에 따라, 각 유니트 셀에서의 링형상 게이트 전극의 둘레 방향에 있어서의 길이의 증대에 따라 증대하는 최소 잡음 계수(NFmin)를 가능한 한 작게 하는 것이 가능해진다.
또, 상기 소스 콘택트는 그 수 및 형상에 의해서 정해지는 소스 저항을 가능한 한 작아지도록 구성하는 것이 바람직하다.
이에 따라, 수학식 4로 나타낸 최소 잡음 지수(NFmin)이 저감되는 동시에, 수학식 5로 나타낸 최대 발진 주파수(fmax)가 증대된다.
또, 적어도 상기 소스 영역과 상기 소스 콘택트의 접속 부분은 실리사이드에 의해 구성하는 것이 바람직하다.
이에 따라, 소스 콘택트 저항이나 소스 영역의 시트 저항이 작아지기 때문에 소스 콘택트의 수를 저감하고 또한 소스 영역의 면적을 저감하더라도, 소스 저항을 작게 유지할 수 있다. 따라서, FET의 면적을 저감하면서 뛰어난 고주파 특성을 얻을 수 있다.
또, 상기 링형상 게이트 전극과 소자 분리 사이의 거리에 상당하는 상기 소스 영역의 폭은 상기 게이트 인출 배선의 하방에 위치하는 영역에서는 다른 영역보다 작아지도록 구성하는 것이 바람직하다.
이에 따라, FET의 게이트-소스간 용량이 저감되기 때문에 수학식 5로 나타낸 최대 발진 주파수(fmax)가 향상된다.
또, 상기 소자 분리상의 상기 게이트 인출 배선의 면적이 가능한 한 크게 하는 것이 바람직하다.
이에 따라, 게이트 인출 배선의 저항이 작아지기 때문에 게이트 저항이 저감된다. 따라서, 수학식 4로 나타낸 최소 잡음 지수(NFmin)를 저감할 수 있다.
또, 상기 게이트 콘택트는 상기 게이트 인출 배선 중 상기 소자 분리상의 하나의 영역에 대하여 복수개 설치할 수 있다.
이에 따라, 게이트 콘택트의 수의 증대에 따라 게이트 콘택트 저항이 작아지기 때문에 게이트 저항이 저감된다. 따라서, 수학식 4로 나타낸 최소 잡음 지수 (NFmin)를 더욱 저감할 수 있다.
또, 상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성하는 것이 바람직하다.
이에 따라, 필요한 전체 게이트 폭을 확보하면서, 유니트 셀에서의 링형상 게이트의 둘레 방향에서의 길이를 작게 하는 것이 가능해져 게이트 저항의 저감에 의해 최소 잡음 지수(NFmin)를 저감할 수 있다.
또, 상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성하는 것이 바람직하다.
이에 따라, 각 유니트 셀을 규칙적으로 배치하여 1개의 FET를 구성하는 것이 가능해진다. 따라서, FET 전체가 조밀하게 되는 동시에, 규칙적으로 배치됨으로써 배선의 구조도 간소화되기 때문에 제조 비용이 저감된다.
또, 상기 게이트 전극은, 예를 들면 각 변 사이의 각도가 90도인 사각형의 링형상으로 하거나, 각 변 사이의 각도가 135도인 팔각형의 링형상으로 하는 것이 고려될 수 있다.
또, 상기 반도체 기판은 실리콘계 기판인 것이 바람직하다.
이에 따라, 화합물 반도체 기판을 사용하는데 비해 반도체 장치의 비용이 대폭 저감되고, 더구나 화합물 반도체를 이용한 고주파용 디바이스와 실용상 손색이 없는 특성을 갖는 디바이스를 얻을 수 있다.
상기 제 2의 목적을 달성하기 위해 본 발명에서는 제 2 반도체 장치에 관한 수단을 강구하고 있다.
본 발명의 제 2 반도체 장치는 반도체 기판 상의 소자분리로 둘러싸인 활성 영역에 형성된 복수의 유니트 셀을 갖는 반도체 장치에 있어서, 상기 각 유니트 셀은, 상기 활성 영역 위에 형성된 링형상 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 내측이 되는 영역에 형성된 드레인 영역과, 상기 드레인 영역 위에 형성된 드레인 콘택트와, 상기 활성 영역 중 상기 게이트 전극의 외측이 되는 영역에 형성된 소스 영역과, 상기 소스 영역 위에 형성되는 소스 콘택트와, 상기 게이트 전극에 접속되고 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선과, 상기 게이트 인출 배선 위에 형성된 게이트 콘택트를 포함하며, 상기 각 유니트 셀 내의 각 부재는 상기 활성 영역 내에서 상기 복수의 유니트 셀이 규칙적으로 배치되도록 규칙적인 형상을 갖고 있다.
이에 따라, FET 전체의 점유 면적을 가능한 한 작은 상태로 각 유니트 셀이 규칙적으로 배치된다. 그리고, 단순한 반복 배선에 의해 게이트 콘택트, 드레인 콘택트, 소스 콘택트 및 기판 콘택트의 각각을 접속하는 배선이 취해지는 구조가 된다.
또, 상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성할 수 있다.
또, 상기 복수의 유니트 셀 중 1개의 유니트 셀 내의 상기 각 부재의 형상과, 상기 1개의 유니트 셀에 인접하는 다른 유니트 셀 내의 각 부재의 형상이 선대칭이 되도록 형성할 수도 있다.
또, 상기 게이트 전극은, 예컨대 각 변 사이의 각도가 90도인 사각형의 링형상으로 하거나, 각 변 사이의 각도가 135도인 팔각형의 링형상으로 하는 것이 고려될 수 있다.
또, 상기 각 유니트 셀의 상기 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되어 있는 것이 바람직하다.
또, 상기 각 소스 콘택트의 선단들을 접속하는 소스 콘택트 배선을 추가로 포함하며, 상기 소스 콘택트 배선은 제 1 층째에서 상기 드레인 콘택트 및 게이트 콘택트의 형성 영역 및 그 주위를 제외한 전체 영역에 걸쳐서 형성할 수 있다.
이에 따라, 소스 콘택트 배선이 거의 전면에 걸쳐져 형성되어 있기 때문에 소스 인덕턴스가 매우 작아지고 최대 발진 주파수(fmax)가 커진다.
또, 상기 활성 영역의 일부에 형성된 기판 콘택트부와, 상기 기판 콘택트부의 위에 형성된 기판 콘택트와, 상기 각 소스 콘택트 및 기판 콘택트의 선단들을 접속하는 소스 콘택트 배선겸 기판 콘택트 배선을 추가로 포함할 수 있다.
이에 따라, 또한 소스 인덕턴스를 저감할 수 있기 때문에 특히 높은 최대 발진 주파수(fmax)를 필요로 하는 디바이스에 알맞는 구조를 얻을 수 있다.
또, 상기 활성 영역 내의 각 유니트 셀 중 주변부에 배치된 유니트 셀에만 설치된 기판 콘택트부와, 상기 기판 콘택트부 위에 형성된 기판 콘택트와, 상기 각 기판 콘태트의 선단들을 접속하는 기판 콘택트 배선을 추가로 포함할 수 있다.
이에 따라, 배선이 간략화된다.
또, 상기 반도체 기판은 실리콘계 기판으로 하는 것이 바람직하다.
이에 따라, 화합물 반도체 기판을 사용하는데 비해 반도체 장치의 비용이 대폭 저감되고, 또한 화합물 반도체를 이용한 고주파용 디바이스와 실용상 손색이 없는 특성을 갖는 디바이스를 얻을 수 있다.
상기 제 3의 목적을 달성하기 위해 본 발명에서는 제 3의 반도체 장치에 관한 수단을 강구하고 있다.
본 발명의 제 3의 반도체 장치는 기판의 절연부 위에 반도체 영역과 이 반도체 영역을 둘러싸는 소자 분리 및 유니트 셀을 포함한 반도체 장치에 있어서, 상기 유니트 셀은, 상기 반도체 영역 위에 형성된 링형상 게이트 전극과, 상기 반도체 영역 중 상기 링형상 게이트 전극의 하방의 영역에 형성된 저농도의 제 1 도전형 불순물을 포함하는 채널 영역과, 상기 반도체 영역 내의 상기 게이트 전극의 내측이 되는 영역에 형성되어 고농도의 제 2 도전형 불순물을 포함하는 드레인 영역과, 상기 반도체 영역 내의 상기 게이트 전극의 외측이 되는 영역에 형성되어 고농도의 제 2 도전형 불순물을 포함하는 소스 영역과, 상기 게이트 전극에 접속되고, 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선과, 상기 반도체 영역의 일부에 형성되어 고농도의 제 1 도전형 불순물을 포함하는 기판 콘택트부를 포함한다.
이에 따라, 활성 영역 내에 다수의 유니트 셀이 배치되는 경우라도 각 유니트 셀마다 기판 콘택트부가 설치되기 때문에 각 유니트 셀마다 기판 콘택트부를 이용하여 기판 전위를 고정할 수 있고, 기생 바이폴라 트랜지스터의 작동을 가급적 억제할 수 있다. 또한, 링형상 게이트 전극을 설치하고 있기 때문에 핑거 타입 게이트 전극에 있어서 소자 분리와의 경계 부근에 생기는 에지 트랜지스터가 존재하지 않으므로 병렬 트랜지스터 현상이 없고 안정한 전기적 특성을 갖는 SOI 트랜지스터를 얻을 수 있다. 또, 소스 영역의 면적이 통상의 FET에 비해 커지기 때문에 절연부 위의 반도체 영역이 얇게 된 경우라도 종래의 SOI 트랜지스터에 비해 소스 저항의 저감이 가능하다.
또, 상기 기판 콘택트부는 상기 소스 영역의 외측에 설정되어 있고, 상기 게이트 전극에 접속되고, 상기 소스 영역상에서 상기 기판 콘택트부까지 연장되는 캐리어 도출용 배선과, 상기 반도체 영역 중 상기 캐리어 도출용 배선의 하방 영역에 형성되어 저농도의 제 1 도전형 불순물을 포함하는 캐리어 도출용 영역을 추가로 설치할 수 있다.
이에 따라, 각 유니트 셀에 있어서, 채널 영역에서 임팩트 이온화에 의해 발생한 캐리어가 캐리어 도출용 영역에서 기판 콘택트부로 용이하게 배출되기 때문에 채널 영역의 전위를 고정하여 기생 바이폴라 트랜지스터의 발생을 효과적으로 억제할 수 있다.
또, 상기 기판 콘택트부는 상기 채널 영역에서 상기 소스 영역을 분단하여 상기 소스 영역의 외방까지 연장되도록 형성할 수 있다.
이에 따라, 각 유니트 셀에 있어서, 채널 영역에서 임팩트 이온화에 의해서 발생한 캐리어가 더욱 직접적으로 기판 콘택트부에 용이하게 배출되기 때문에 채널 영역의 전위를 고정하여 기생 바이폴라 트랜지스터의 발생을 효과적으로 억제할 수 있다.
또, 상기 게이트 전극은 닫힌 링형상으로 해도 되고, 적어도 1개소에서 분단된 닫힌 링형상으로 하여 상기 분단된 영역에 소자 분리를 개재시켜도 된다.
또, 상기 유니트 셀 내의 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성하는 것이 바람직하다.
상기 제 2의 목적을 달성하기 위해 본 발명에서는 반도체 장치의 설계 방법에 관한 수단을 강구하고 있다.
본 발명의 반도체 장치의 설계 방법은, 공통의 반도체 기판 상에 형성된 각각 규칙적인 형상을 갖는 복수의 유니트 셀을 갖는 반도체 장치의 설계 방법에 있어서, 상기 복수의 유니트 셀 중 어느 하나의 유니트 셀의 레이아웃 데이터를 이용하여 상기 하나의 유니트 셀의 형상을 형성한 후, 상기 하나의 유니트 셀의 레이아웃 데이터를 이용하여 상기 하나의 유니트 셀에 인접하는 다른 유니트 셀의 형상을 형성하는 방법이다.
이 방법에 의해, 반도체 장치 내에서의 각 유니트 셀이 규칙적인 형상을 용이하고 또한 신속하게 형성할 수 있고, 저렴한 제조비용으로 집적도가 높은 반도체 장치를 안정되게 제조할 수 있다.
또, 상기 다른 유니트 셀의 형상을 형성할 때 상기 하나의 유니트 셀의 레이아웃 데이터의 반전 이동 또는 반전 이동과 평행 이동의 조합을 행할 수 있다.
또, 상기 다른 유니트 셀의 형상을 형성할 때 상기 하나의 유니트 셀의 레이아웃 데이터를 평면상에서 회전 이동 또는 회전 이동과 평행 이동의 조합을 행할 수 있다.
또, 상기 각 유니트 셀은 상기 반도체 기판 중 소자 분리로 둘러싸이는 활성 영역 상에 형성된 링형상 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 내측이 되는 영역에 형성된 드레인 영역과, 상기 활성 영역 중 상기 게이트 전극의 외측이 되는 영역에 형성된 소스 영역과, 상기 게이트 전극에 접속되어 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선을 포함하는 것이 바람직하다.
이 방법에 의해, 링형상 게이트 전극의 대칭성이 높은 것을 이용하여 레이아웃 데이터를 이용할 때의 자유도가 높아진다. 예컨대, 링형상 게이트 전극의 내측의 드레인 영역을 중심으로 하여 1개의 유니트 셀의 레이아웃 데이터를 회전 이동 하는 것으로 다른 유니트 셀의 레이아웃 데이터를 얻는 방법이 용이하게 실시된다.
또, 상기 유니트 셀 내의 각 부재를 가능한 한 양호한 고주파 특성을 주도록 형성하는 것이 바람직하다.
이 방법에 의해, 상술한 바와 같은 링형상 게이트 전극을 구비한 고주파 특성이 높은 반도체 장치를 신속하고 또한 용이하게 형성할 수 있다.
상기 제 4의 목적을 달성하기 위해 본 발명에서는 반도체 집적회로 장치에 관한 수단을 강구하고 있다.
본 발명의 반도체 집적회로 장치는 공통의 반도체 기판 상에 형성된 서로 다른 기능을 갖는 복수의 회로를 포함한 반도체 집적회로 장치에 있어서, 상기 복수의 회로 중 적어도 하나의 회로는, 상기 반도체 기판 중 활성 영역이 되는 영역을 둘러싸도록 형성된 소자 분리와 상기 활성 영역 위에 형성된 링형상 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 내측이 되는 영역에 형성된 드레인 영역과, 상기 활성 영역 중 상기 게이트 전극의 외측이 되는 영역에 형성된 소스 영역과, 상기 게이트 전극에 접속되고, 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선을 갖는 유니트 셀을 포함하며, 상기 유니트 셀 내의 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되어 있다.
이에 따라, 공통의 기판 상에 형성되는 복수의 회로 중 임의의 1 또는 2 이상의 회로를 고주파 특성이 뛰어난 링형상 게이트 전극 구조의 FET에 의해 구성할 수 있다. 예컨대 상술한 바와 같은 높은 저잡음성이 요구되는 회로를 링형상 게이트 전극 구조의 FET에 의해 구성함으로써, 같은 기판 상에 설치되는 다른 회로에 대한 악영향을 피할 수 있다는 작용 효과를 얻을 수 있다. 또한, 링형상 게이트 전극 구조의 FET가 갖는 높은 차단주파수 특성 등을 이용하여, 특히 고주파 영역에서 사용되는 회로를 링형상 게이트 전극 구조를 갖는 FET에 의해 구성할 수도 있다. 더구나, 상술한 바와 같이, 링형상 게이트 전극 구조를 갖는 FET는 화합물 반도체 기판을 이용하지 않더라도 뛰어난 고주파 특성을 발휘할 수 있기 때문에 고주파 영역에서 사용되는 반도체 집적회로 장치의 다수의 회로를 1칩 내에 수납할 수 있고, 반도체 집적회로 장치의 소형화와 비용 저감을 실현할 수 있다.
또, 상기 복수의 회로 중 상기 적어도 하나의 회로를 제외한 다른 회로는 상기 반도체 기판 중 활성 영역이 되는 영역을 둘러싸도록 형성된 소자 분리와 상기 활성 영역 위에 형성된 직선형상 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 양측방이 되는 영역에 형성된 소스·드레인 영역을 갖는 유니트 셀을 포함하고 있어도 된다.
이에 따라, 링형상 게이트 전극 구조를 갖는 FET가 핑거 타입의 게이트 전극구조를 갖는 FET보다 점유 면적이 커지는 일이 많은 것을 고려하여, 반도체 집적 회로 장치 전체의 점유 면적을 저감할 수 있다.
또, 상기 반도체 집적회로 장치는 휴대 전화용 LSI이고, 상기 적어도 하나의 회로는 저잡음 증폭기로 하는 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하 본 발명의 실시예에 대하여 설명하기로 한다.
( 제 1 실시예 )
도 1은 제 1 실시예에서의 MOSFET의 유니트 셀에 있어서의 레이아웃을 모식적으로 도시한 평면도이고, 도 6은 본 실시예 및 후술의 제 2∼제 5 실시예에 관한 MOSFET의 셀 어레이 구조를 나타내기 위해 본 실시예에 의한 유니트 셀 구조를 예 로 하여 도시된 평면도이다.
도 6에 도시된 바와 같이, 실리콘 기판 상에는 소자 분리로 둘러싸이는 영역내에 활성 영역(21)이 형성되어 있고, 활성 영역(21) 내에는 다수의 유니트 셀이 설치되지만, 도 1에는 그 중의 1유니트 셀만이 도시되어 있다. 활성 영역(21) 내의 실리콘 기판 상에는 게이트 산화막(도시 생략)을 통해 정팔각형의 링형상 게이트 전극(1)이 설치된다. 그리고, 활성 영역(21) 중 게이트 전극(1)의 내측의 영역은 드레인 영역(2)이고, 게이트 전극(1)의 외측의 영역은 소스 영역(3)및 기판 콘택트부(5)로서, 드레인 영역(2) 및 소스 영역(3)에는, 서로 같은 도전형의 고농도 불순물이 도입되어 있다. 또한, 게이트 전극(1)의 하방(요컨대 게이트 산화막의 하방)의 영역은 소스 영역(3) 및 드레인 영역(2) 내의 불순물과는 역도전형으로 임계값 제어 레벨의 농도의 불순물이 도입된 채널 영역으로 되어있다. 그리고, 기판 콘택트부(5)에는 채널 영역 내의 불순물과 같은 도전형으로 소스 영역(3) 및 드레인 영역(2) 내의 불순물과는 역도전형의 고농도 불순물이 도입되어 있다. 또한, 상기 링형상 게이트 전극(1)을 구성하는 팔각형의 각 변중 상대 저항하는 2개의 근처에서 2개의 게이트 인출 배선(4)이 도출되고 있고, 이 게이트 인출 배선(4)은 활성 영역(21) 내의 소스 영역(3) 위를 지나서 소자 분리에까지 연장된 후, 그 선단부에 상방의 배선과의 신호 접속을 위한 콘택트부(4a)를 갖고 있다. 도시되어 있지 않지만, 게이트 인출 배선(4)과 실리콘 기판 사이에도 실리콘 산화막으로 이루어지는 게이트 산화막이 개재되어 있다. 단, 실리콘 산화막 대신에 실리콘질화막이나 실리콘 산질화막으로 이루어지는 게이트 절연막을 이용해도 된다.
그리고, 상방의 배선으로부터는 MOSFET 내의 각부에 대하여 전기적 접속을 하기 위한 콘택트가 설치된다. 게이트 인출 배선(4)의 2개소의 콘택트부(4a)에는 각각 1개씩의 게이트 콘택트(6)가, 드레인 영역(2)에는 중앙에 1개의 드레인 콘택트(7)가, 소스 영역(3)에는 합계 6개의 소스 콘택트(8)가, 2개소의 기판 콘택트부(5)에는 각각 1개의 기판 콘택트(9)가 설치된다.
본 실시예의 MOSFET의 1유니트 셀의 구조에 의하면, 정팔각형의 링형상 게이트 전극(1)에 의해 드레인 영역(2)을 1개의 드레인 콘택트(7)가 인출될 정도로 좁게 해 둠으로써 링형상 게이트 전극(1)의 둘레 방향에서의 길이를 가능한 한 짧게 할 수 있다. 더구나, 게이트 인출 배선(4)을 링형상 게이트 전극(1)의 2개소에서 인출, 2개의 게이트 콘택트(6)를 마련하고 있기 때문에 게이트 저항(Rg)을 저감할 수 있다. 즉, 링형상 게이트 전극(1)의 둘레 방향에서의 길이를 가능한 한 작게 함으로써, 도 21의 (a)∼(c)에 도시한 종래의 핑거형상 게이트 전극을 갖는 MOSFET의 핑거형상이 짧은 경우와 같이, 최소 잡음 지수(NFmin)를 저감할 수 있다.
또한, 링형상 게이트 전극(1)을 둘러싸는 45도 간격으로 하나씩의 소스 콘택트(8)를 배치하고, 1유니트 셀당 6개의 소스 콘택트(8)를 마련하고 있기 때문에 소스 저항(Rs)이 작아진다. 종래의 핑거형상 게이트 전극을 갖는 MOSFET(도 21 의 (a)∼(c) 참조)에서는 소스 영역으로 되는 게이트 사이의 영역(104)이 2개의 핑거형상 게이트 전극에 공유되어 있기 때문에 소스 콘택트 저항이 증가된다. 그러나, 본 실시예의 구성의 경우는 게이트 전극(1)의 주위에 원형으로 소스 콘택트(8)가 배치되어 있고, 더구나, 그 소스 콘택트(8)가 다른 게이트 전극과 공용되어 있지 않기 때문에 소스 영역(3)의 콘택트 저항은 작다. 또한, 링형상 게이트 전극(1)의 내측을 드레인 영역(2)으로 하여 외력을 소스 영역(3)이라고 하고 있기 때문에 소스 영역(3)과 드레인 영역(2) 사이에는 전류가 치우치지 않고 방사상으로 흐른다. 이와 같이 방사상으로 전류가 흐르고, 또한 소스 영역(3)이 넓게 되어 있기 때문에 소스 저항(Rs)이 매우 작아진다.
그 결과, 복수개의 유니트 셀을 규칙적으로 배치하여 구성되는 본 실시예의 MOSFET에서, 게이트 저항(Rg)과 소스 저항(Rs)을 저감할 수 있기 때문에 상술한 수학식 4로부터 알 수 있는 바와 같이, 최소 잡음 지수(NFmin)를 효과적으로 저감할 수 있다.
또한, 이와 같이 작은 소스 저항이 실현되는 것에 의해, 게이트 저항, 소스 저항 및 드레인 저항을 크게 저저항화하기 위한 살리사이드 프로세스를 적용하지 않아도 충분한 저저항화가 가능하다. 즉, 살리사이드 프로세스를 채용하는 경우와 같은 공정수의 증대에 의한 제조 비용의 증대를 초래하지 않고 저비용으로, 살리사이드 프로세스에 의해 형성되는 고주파 신호용 디바이스와 같은 낮은 최소 잡음 지수(NFmin)를 갖는 고주파 신호용 디바이스의 형성이 가능해진다.
다음에, 상기 유니트 셀을 매트릭스 형상으로 배치하여 구성되는 MOSFET의 구조에 관해서 설명하기로 한다. 도 6은 본실시예의 유니트 셀을 매트릭스 형상으로 배치하여 구성되는 MOSFET의 레이아웃을 개략적으로 도시한 평면도이다. 소자 분리(20)로 둘러싸이는 활성 영역(21)내에는 종횡 각 4개씩의 유니트 셀, 요컨대 합계 16개의 유니트 셀이 배치되어 있고, 이 유니트 셀의 수는 MOSFET의 특성상필요한 게이트폭(W)에 의해서 정해진다. 또, 활성 영역(2l) 내에는 게이트 콘택트부(4a)를 배치하기 위한 소자 분리가 드문드문 존재하고 있다.
본 실시예의 MOSFET는 그 1유니트 셀의 구조가 링형상 게이트 전극(1)의 중심점(요컨대 드레인 영역(2)의 중심점) 주위에 2회전 대칭이 되는 구조이기 때문에 가능한 한 불필요한 공간을 생기게 하지 않고 각 유니트 셀을 매트릭스 형상으로 배치하여 MOSFET를 구성하는 것이 용이해 진다. 필요한 게이트폭을 얻기 위해서는 유니트를 추가해 가기만 해도 된다. 이 점에 관해서 이하에 설명하기로 한다.
상기 도 6에 도시한 바와 같은 셀 어레이 구조를 형성할 때는 1개의 유니트 셀의 레이아웃 데이터가 있으면, 그 레이아웃 데이터를 이용하여 다른 유니트 셀의 레이아웃 데이터를 용이하고 또한 신속하게 생성할 수 있다. 예컨대, 도 6의 오른쪽 상단부의 유니트 셀의 레이아웃 데이터를 드레인 콘택트(7)를 중심으로 하여 180도 회전시킨 후 평행이동시키면, 이 유니트 셀에 인접하고 있는 하방의 유니트 셀의 레이아웃 데이터를 얻을 수 있다. 또한, 도 6의 우측 상단부의 유니트 셀의 레이아웃 데이터를 하방의 기판 콘택트(9) 및 게이트 콘택트(6)의 중심을 연결선으로 반환(반전)하면 이 유니트 셀에 인접하고 있는 하방의 유니트 셀의 레이아웃 데이터를 얻을 수 있다. 또, 도 6의 우측 상단부의 유니트 셀의 레이아웃 데이터를 좌측 하방의 게이트 콘택트(6)를 중심으로 하여 90도 회전시키면, 이 유니트 셀에 인접하고 있는 하방의 유니트 셀의 레이아웃 데이터를 얻을 수 있다. 마찬가지로, 유니트 셀의 대칭성에 따라, 레이아웃 데이터의 회전 이동, 반전 이동, 회전 이동과 평행 이동의 조합, 반전 이동과 평행 이동의 조합, 회전 이동과 반전 이동의 조합, 또는 회전 이동과 반전 이동과 평행 이동의 조합 중 어느 것을 행하는가에 따라 용이하게 다른 유니트 셀의 레이아웃 데이터를 생성할 수 있다. 이러한 1개의 유니트 셀의 레이아웃 데이터의 이용은 후술하는 다른 실시예에 대해서도 마찬가지로 적용할 수 있다. 그 때, 기판 콘택트부(5), 기판 콘택트(9), 섬 형상의 소자 분리(20), 게이트 콘택트부(4a) 및 게이트 콘택트(6)는 사방의 모든 유니트 셀(본 실시예에서는 4개의 유니트 셀)에서 공유된다.
또, 본 발명의 유니트 셀의 각 부재는 링형상 게이트 전극(1)의 중심점에 관해서 2회전 대칭일 필요는 없고, 3차 이상의 회전 대칭이라도 된다. 단, 너무 고차의 회전대칭으로 하면 오히려 자유도가 좁혀지기 때문에 최대한 6차 이하의 회전대칭인 것이 바람직하다. 이것은 이하의 각 실시예에 대해서도 마찬가지로 적용할 수 있다.
( 제 2 실시예 )
도 2는 제 2 실시예에서의 MOSFET의 1유니트 셀의 레이아웃을 개략적으로 도시한 평면도이다. 본실시예의 MOSFET는 정팔각형의 링형상 게이트 전극(1)을 갖고, 게이트 전극(l)의 내측에 드레인 영역(2)을, 게이트 전극(1)의 외측에 소스 영역(3)을 각각 설치하고 있는 점에서는 제 1 실시예의 MOSFET와 같은 구조를 갖지만, 게이트 인출 배선(4)의 하방에서 소스 영역(3)(활성 영역)을 좁힌 구조로 하고있는 점이 제 1 실시예의 MOSFET와는 다르다. 요컨대, 게이트 인출 배선(4)의 하방의 영역(R4)에 있어서는, 소자 분리 부분이 게이트 전극(1)에 접근하고 있고, 소자 분리의 부분과 게이트 전극(1) 사이의 거리가 짧아지고 있다.
본 실시예에 의한 MOSFET에 의하면, 이와 같이 게이트 인출 배선(4)의 하방에서의 소스 영역(3)의 면적을 축소함으로써, 게이트-소스간 용량(Cgs)이 작아진다. 한편, 상술한 수학식 3에 나타낸 바와 같이, MOSFET의 차단 주파수(fT)는 게이트-소스간 용량(Cgs) 및 게이트-드레인간 용량(Cgd)의 합에 반비례한다. 따라서, 본 실시예에는 특히 게이트-소스간 용량(Cgs)을 저감함으로써 높은 차단 주파수(fT)를 갖는 M0SFET을 실현할 수 있다.
( 제 3 실시예 )
도 3은 제 3 실시예에서의 MOSFET의 1유니트 셀의 레이아웃을 개략적으로 도시한 평면도이다. 본 실시예의 MOSFET은 정팔각형의 링형상 게이트 전극(1)을 갖고, 게이트 전극(1)의 내측에 드레인 영역(2)을, 게이트 전극(1)의 외력에 소스 영역(3)을 설치하고, 게이트 인출 배선(4)의 하방에서 소스 영역(3)(활성 영역)을 좁힌 구조로 하고 있는 점에서는 제 2 실시예의 MOSFET와 같은 구조를 갖지만, 게이트 콘택트부(4a)를 가능한 한 넓게 취하고, 그 결과 게이트 전극(1)과 게이트 콘택트부(4a) 사이의 게이트 인출 배선(4)을 극단적으로 짧게 하고 있는 점이 제 2 실시예의 MOSFET와 다르다.
본 실시예의 MOSFET에 의하면, 소자 분리를 게이트 전극(1)에 가까이 하여 소스 영역(3)을 좁힌 부분까지 게이트 콘택트부(4a)를 확대하고, 또한 게이트 인출 배선(4)을 짧게 하고 있기 때문에 게이트 저항(Rg)을 특히 작게 할 수 있다. 즉, 상술한 수학식 4로부터 알 수 있는 바와 같이, 낮은 최소 잡음 지수(NFmin)를 갖는 MOSFET를 얻을 수 있다.
또, 도 3에 도시한 MOSFET의 구조에 있어서는, 하나의 게이트 콘택트부(4a)에 하나의 게이트 콘택트(6)만을 설치하고 있지만, 이와 같이 게이트 콘택트부(4a)를 확대하고 있기 때문에 하나의 게이트 콘택트부(4a)에 수개의 게이트 콘택트를 설치하는 것은 용이하고, 그렇게 하면 또한 게이트 저항(Rg)을 저감할 수 있고, 고주파 특성을 개선할 수 있다.
( 제 4 실시예 )
도 4는 제 4 실시예에서의 MOSFET의 1유니트 셀의 레이아웃을 개략적으로 도시한 평면도이다. 본 실시예에서는 특히 살리사이드 프로세스를 적용한 경우의 MOSFET의 구조를 도시한다. 본 실시예의 MOSFET는 정팔각형의 링형상 게이트 전극 (1)을 갖고, 게이트 전극(1)의 내측에 드레인 영역(2)을 게이트 전극(1)의 외력에 소스 영역(3)을 설치하고 있는 점에서는, 상기 제 1∼제 3 실시예의 MOSFET와 같은 구조를 갖는다. 그러나, 본 실시예의 MOSFET는 게이트 전극(1)의 중심점에 관해서 2회전 대칭이 되는 2개의 위치에 각각 단지 하나의 소스 콘택트(8)밖에 갖고 있지 않다.
본 실시예의 MOSFET는 살리사이드 프로세스에 의해서 형성되기 때문에 제조비용은 상기 제 1∼제 3 실시예의 MOSFET에 비해 비싸게 된다. 그러나, 이와 같이 살리사이드 프로세스에 알맞는 구조로 함으로써, 소스 콘택트(8)의 수를 통상의 프로세스에 비해 훨씬 적게 할 수 있기 때문에 소스 영역(3)의 점유 면적은 매우 작게 할 수 있다. 따라서, 상기 제 1∼제 3 실시예와 같은 정도의 작은 소스 저항 (Rs), 게이트 저항(Rg)을 가지면서 점유 면적이 매우 작은 MOSFET를 얻을 수 있다.
( 제 5 실시예 )
도 5는 제 5 실시예에서의 MOSFET의 1유니트 셀의 레이아웃을 개략적으로 도시한 평면도이다. 본 실시예의 MOSFET는 소자 분리로 둘러싸이는 활성 영역(21) 내에 정사각형의 링형상 게이트 전극(1)을 갖고 있고, 이 게이트 전극(1)의 4개소에서 게이트 인출 배선(4)이 도출되고, 소자 분리상의 4개소에 게이트 콘택트부(4a)가 설치되는 점이 제 1∼제 3 실시예의 MOSFET와 다른 점이다. 게이트 전극(1)의 내측은 드레인 영역(2), 게이트 전극(1)의 외측은 소스 영역(3)으로 되어 있는 점이나, 게이트 콘택트부(4a), 드레인 영역(2) 및 소스 영역(3)에 각각 콘택트(6, 7, 8)가 설치되는 점은 상기 제 1∼제 3 실시예의 MOSFET와 동일한다. 또한, 게이트 인출 배선(4)의 하방에서의 소스 영역(4)이 축소되어 있는 점은 상기 제 2 실시예의 MOSFET와 동일한다.
본 실시예의 MOSFET는 기본적으로 상기 제 2 실시예의 MOSFET와 같은 효과를 발휘할 수 있다. 덧붙여, 본 실시예의 MOSFET는 게이트 전극(1)의 4개소에 접속되는 게이트 인출 배선(4)을 갖고 있기 때문에 게이트 저항(Rg)을 저감할 수 있는 이점이 있다.
또, 상기 제 2∼제 5 실시예에서의 유니트 셀을 복수개 배치하여 구성되는 MOSFET의 전체적인 레이아웃에 있어서는 도시 및 설명을 생략하였지만, 도 6에 도시된 제 1 실시예에서의 MOSFET와 마찬가지로 각 유니트 셀을 매트릭스 형상으로 배치한 레이아웃을 채용할 수 있다.
단, 본 발명에 있어서, 각 유니트 셀이 매트릭스 형상으로 배치되어 있을 필요는 없고, 예컨대 정삼각형의 링형상 게이트를 설치하고, 각 유니트 셀 내의 부재가 링형상 게이트의 중심점에 관해서 3회전 대칭이 되도록 형성하고, 각 유니트 셀을 허니콤 형상으로 배치하는 등, 각 유니트 셀이 규칙적으로 배치되어 있으면 배치·배선이 용이하게 되어 점유 면적도 저감할 수 있는 효과를 발휘할 수 있다.
( 제 6 실시예 )
제 6 실시예 이하의 각 실시예에서는 배선의 구조에 관한 실시예에 관해서 설명하지만, 편의상 제 1 실시예의 MOSFET의 구조(도 6 참조)에 대한 배선을 하는 경우를 예로 들어 설명하기로 한다.
도 7은 제 6 실시예에서의 배선의 레이아웃을 개략적으로 도시한 평면도, 도 8은 도 7에 도시한 VIII-VIII 선에서의 반도체 장치의 단면도로서, 모두 도 6에 도시한 MOSFET에 배선을 부가한 구조를 보이고 있다. 단, 도 7에서는 1층째 배선은 복잡한 도면이 되는 것을 피하기 위해 도시되어 있지 않다. 도 7 및 도 8에 도시된 바와 같이, 1층째 배선은 각 소스 콘택트(8) 사이를 접속하는 소스 콘택트 배선(15)이고, 도면 중의 드레인 콘택트(7), 게이트 콘택트(6) 및 기판 콘택트(9)의 형성 영역을 제외하는 넓은 영역에 거의 도포한 것 같은 상태로 소스 콘택트 배선(15)이 형성되어 있다. 또한, 2층째 배선으로서, 각 유니트 셀의 드레인 콘택트(7) 사이를 접속하는 드레인 콘택트 배선(10a∼10d)가 설정되고, 또 3층째 배선으로서, 게이트 콘택트(6) 사이를 접속하는 게이트 콘택트 배선(1la∼11c)과 기판 콘택트(9) 사이를 접속하는 기판 콘택트 배선(12a, 12b)(도 8의 단면도에는 나타나지 않음)이 2층째 배선에 대하여 45도 기운 방향으로 서로 교대로 설치된다. 단지, 기판 표면과 1층째 배선 사이, 각 층째의 배선과 그 위의 배선 사이에는 제1∼제 3 층간 절연막이 각각 개재되어 있다.
본 실시예의 MOSFET의 배선 구조에 의하면, 거의 도포한 것 같은 상태로 넓은 범위에 소스 콘택트 배선(15)을 형성하고 있기 때문에 소스 인덕턴스(Ls)가 작아진다. 수학식 5에는 나타나 있지 않지만, 상술한 바와 같이 소스 인덕턴스가 작아지면 최대 발진 주파수(fmax)가 향상하는 것을 알 수 있기 때문에 본 실시예의 MOSFET에 의하면 최대 발진 주파수(fmax)가 높은 MOSFET를 얻을 수 있다.
( 제 7 실시예 )
도 9는 제 7 실시예에서의 배선의 레이아웃을 개략적으로 도시한 평면도이고, 도 10은 도 9에 도시한 X-X선 단면에서의 반도체 장치의 단면도로서 모두 도 6에 도시한 MOSFET에 배선을 부가한 구조를 도시한다. 도 9에서는 도면이 복잡하게 되는 것을 피하기 위해 1층째 배선은 도시되어 있지 않다. 도 10에 도시된 바와 같이 1층째 배선은 각 소스 콘택트(8) 및 기판 콘택트(9) 사이를 접속하는 소스콘택트 배선겸 기판 콘택트 배선(16)이고, 소스 콘택트 배선겸 기판 콘택트 배선(16)은 도면 중의 드레인 콘택트(7) 및 게이트 콘택트(6)의 형성 영역을 제외하는 넓은 영역에 거의 도포한 것 같은 상태로 형성되어 있다. 또한, 도 9에 도시된 바와 같이 2층째 배선은 드레인 콘택트(7) 사이를 접속하는 드레인 배선(10a∼10d)과, 게이트 콘택트(6) 사이를 접속하는 게이트간 배선(12a∼12d)이다.
본 실시예에서는 소스 콘택트 배선과 기판 콘택트 배선을 쇼트시켜 되는 소스 콘택트 배선겸 기판 콘택트 배선(16)을 플래트 전면에 깔고 있으므로, 특히 소스 인덕턴스(Ls)의 저감이 가능하고, 발진기 등 고최대 발진 주파수(fmax)가 필요하게 되는 회로에 알맞는 배선이다. 또한, 배선층의 수도 2층이기 때문에 공정수가 적어 제조 비용을 저감할 수 있는 이점이 있다.
( 제 8 실시예 )
도 11은 제 8 실시예에서의 배선의 레이아웃을 개략적으로 도시한 평면도이고, 도 6에 도시한 MOSFET에 배선을 부가한 구조를 도시한다. 본 실시예에서는 도 8 및 도 10으로부터 반도체 장치의 단면 구조는 용이하게 유추할 수 있기 때문에 단면도의 도시는 생략한다. 도 11에는 1층째 배선은 도시되어 있지 않지만 1층째 배선은 각 소스 콘택트(8) 사이를 접속하는 소스 배선이고, 도면 중의 드레인 콘택트(7), 게이트 콘택트(6) 및 기판 콘택트(9)의 형성 영역을 제외하는 넓은 영역에 거의 도포한 것 같은 상태로 소스 배선이 형성되어 있다. 또한, 2층째 배선은 드레인 콘택트(7) 사이를 접속하는 드레인 배선(10a∼10d)과, 게이트 콘택트(6) 사이를 접속하는 게이트 콘택트 배선(11a∼11d)이다. 본 실시예에서는 기판 콘택트는 주변의 유니트 셀의 기판 콘택트부에서만 인출하고 있다.
본 실시예에서는 배선의 구조가 간략화되기 때문에 제조 비용을 저감할 수 있는 이점이 있다.
다음에, 상기 제 1∼제 8 실시예에 의한 반도체 장치의 효과를 도시한 데이터에 대하여 설명하기로 한다.
도 12는 최소 잡음 지수(NFmin)와 게인(Ga)에 대하여 종래의 핑거형상 게이트 전극을 갖는 MOSFET와 본 발명의 링형상 게이트 전극을 갖는 MOSFET를 비교한 도면이다. 도 12에서 횡축은 하나의 유니트 단위 게이트폭(Wu)으로서, 이 단위 게이트폭(Wu)은 본 발명의 MOSFET에서는 하나의 링형상 게이트 전극의 둘레방향의 길이이고, 종래의 MOSFET에서는 하나의 핑거 게이트의 핑거형상이다. 또한, 종래의 MOSFET에서는 게이트 전극의 1단측에만 콘택트를 설치한 것(1 콘택트)과 게이트 전극의 양단측에 콘택트를 설치한 것(2 콘택트)에 대한 데이터를 나타낸다. 또한, 종래의 MOSFET는 모두 살리사이드 프로세스에 의한 것이지만, 본 발명의 MOSFET의 데이터는 살리사이드 프로세스를 하고 있지 않은 제 1 실시예의 MOSFET에 대하여 얻어진 것이다. 단, 어느 쪽의 MOSFET에서도 총 게이트폭(Wg)은 200㎛이고, 채널방향에서의 게이트 길이는 0.3㎛이며, 사용한 신호의 주파수는 2㎓이다. 도 12에 도시된 바와 같이, 본 발명의 MOSFET에 의하면, 살리사이드 프로세스를 하지 않더라도 살리사이드 프로세스에 의해 형성된 종래의 MOSFET에 비교하더라도 최소 잡음 지수(NFmin)을 저감할 수 있고, 또한 게인(Ga)을 향상시킬 수 있다. 즉, 상술한 제 1 실시예 등에서 설명한 효과가 뒷받침된다.
도 13은 MSG(maximum stable gain)와 MAG(maximum available gain)에 대하여 종래의 핑거형상 게이트 전극을 갖는 MOSFET와 본 발명의 링형상 게이트 전극을 갖는 MOSFET를 비교한 도면이다. 도 13에서 횡축은 주파수이고, MAG 직선과 횡축과의 교점이 최대 발진 주파수(fmax)이다. 단, 하나의 유니트의 단위 게이트폭(Wu)은 5㎛으로서, 이 단위 게이트폭(Wu)은 본 발명의 MOSFET에서는 하나의 링형상 게이트 전극의 둘레방향의 길이이고, 종래의 MOSFET에서는 하나의 핑거 게이트의 핑거형상이다. 또한, 종래의 MOSFET에서는 게이트 전극의 1단측에만 콘택트를 설치한 것(1 콘택트)과, 게이트 전극의 양단측에 콘택트를 설치한 것(2 콘택트)에 대한 데이터를 나타낸다. 어느쪽의 MOSFET에서도 총 게이트폭(Wg)은 200㎛이고, 채널 방향에서의 게이트 길이는 0.3㎛이며, 드레인 전압은 2V이다. 도 13에 도시된 바와 같이, 본 발명의 MOSFET에 의하면, 최대 발진 주파수(fmax)가 대폭 향상되어 있는 것을 알 수 있다.
다음에, 게이트 인출 배선의 수와 최소 잡음 지수(NFmin)의 관계에 대하여 설명하기로 한다. 게이트 인출 배선의 수를 증대하면, 게이트 저항(Rg)은 작아지지만, 반면 게이트-소스간 용량(Cgs)이 증대된다. 단, 게이트 저항(Rg) 및 게이트-소스간 용량(Cgs)은 단지 게이트 인출 배선의 수 뿐만아니라 그 형상에도 의존하여 변화한다.
도 14는 게이트 인출 배선의 형상을 일정하게 한 경우의 게이트 인출 배선의 수(ngt)와 최소 잡음 지수(NFmin)의 관계를 도시한 도면이다. 도 14에서 알 수 있는 바와 같이, 미리 게이트 인출 배선의 형상을 정함으로써, 최소 잡음 지수(NFmin)를 가능한 한 작게 하기 위한 최적 게이트 인출 배선수(ngtop)나 원하는 값이하의 최소 잡음 지수(NFmin)를 얻기 위한 적정 범위(Rop)를 결정할 수 있다. 또한, 이 최적 게이트 인출 배선수(ngtop)가 자연수가 되도록 게이트 인출 배선의 형상을 조정함으로써, 더욱 최소 잡음 지수(NFmin)를 작게 할 수 있다.
또, 상기 각 실시예에서는 반도체 기판으로서 실리콘 기판을 사용하고 있지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 예를 들면 SOI 기판이나 게르마늄 기판 등을 이용해도 된다.
( 제 9 실시예 )
다음에, SOI 디바이스에 본 발명을 적용한 예인 제 9 실시예에 대하여 설명하기로 한다.
도 15는 본 실시예에 관한 MOSFET의 1유니트의 레이아웃을 도시한 평면도이고, 도 17은 본 실시예 및 후술의 제 10 실시예에 의한 MOSFET의 셀 어레이 구조를 도시하기 위해 본 실시예에 의한 유니트 셀 구조를 예로 들어 도시한 평면도이다. 도 17에 도시된 바와 같이, 실리콘 기판 상에는 소자 분리로 둘러싸이는 영역 내에 활성 영역(43)이 형성되어 있고, 활성 영역(43) 내에는 다수의 유니트 셀이 설치되지만(도 17 참조), 도 15에는 그 중의 1유니트 셀만이 도시되어 있다. 활성 영역(43) 내에서의 실리콘 기판 상에는 게이트 산화막(도시 생략)을 통해 정팔각형의 링형상 게이트 전극(31)이 설치된다. 그리고, 활성 영역(43) 중 게이트 전극(31)의 내측의 영역은 드레인 영역(32)이고, 게이트 전극(31)의 외측의 영역은 소스 영역(33) 및 기판 콘택트부(35)로서, 드레인 영역(32) 및 소스 영역(33)에는 서로 같은 도전형의 고농도의 불순물이 도입되어 있다. 또한, 게이트 전극(31)의 하방(요컨대 게이트 산화막의 하방)의 영역은 소스 영역(33) 및 드레인 영역(32) 내의 불순물과는 역도전형으로 임계값 제어 레벨의 농도의 불순물이 도입된 채널 영역으로 되어 있다. 그리고, 기판 콘택트부(35)에는 채널 영역 내의 불순물과 같은 도전형으로 소스 영역(33) 및 드레인 영역(32) 내의 불순물과는 역도전형의 고농도 불순물이 도입되어 있다. 또한, 상기 링형상 게이트 전극(31)을 구성하는 팔각형의 각 변 중 상대 저항하는 2개의 변에서 2개의 게이트 인출 배선(34)이 도출되고 있고, 이 게이트 인출 배선(34)은 활성 영역(43)내의 소스 영역(33)의 위를 지나서 소자 분리 상부까지 연장된 후, 그 선단부에 상방의 배선과의 신호 접속을 위한 콘택트부(34a)를 갖고 있다. 도시되어 있지 않지만, 게이트 인출 배선(34)과 실리콘 기판 사이에도 실리콘 산화막으로 이루어지는 게이트 산화막이 개재되어 있다. 단, 실리콘 산화막 대신에 실리콘 질화막이나 실리콘 산질화막으로 이루어지는 게이트 절연막을 이용해도 된다.
그리고, 상방의 배선으로부터는 MOSFET 내의 각부에 대하여 전기적 접속을 하기 위한 콘택트가 설치된다. 게이트 인출 배선(34)의 2개소의 콘택트부(34a)에는 각각 하나씩의 게이트 콘택트(36)가, 드레인 영역(32)에는 중앙에 하나의 드레인 콘택트(37)가, 소스 영역(33)에는 합계 4개의 소스 콘택트(38)가, 2개소의 기판 콘택트부(35)에는 각각 하나의 기판 콘택트(39)가 설치된다.
여기서, 본 실시예의 특징은 상기 링형상 게이트(31)로부터 기판 콘택트부(35)까지 연장되는 2개의 캐리어 도출용 배선(34c)과, 이 캐리어 도출용 배선(34c)의 선단에 형성된 선단부(34d)가 설치되는 점이다. 또, 상기 캐리어 도출용 배선(34c)은 상기 게이트 인출 배선(34)에 직교하는 방향으로 연장되어 있다. 그리고, 각 소스 콘택트(38)는 이 2개의 게이트 인출 배선(34) 및 2개의 캐리어 도출용 배선(34c)에 의해 4분할된 소스 영역(33)마다 1개씩 설치된다.
즉, 본 실시예에서는 활성 영역(43) 내에서 중앙의 링형상 게이트 전극(31)으로부터 인출된 캐리어 도출용 배선(34c)의 하방으로는 채널 영역과 같은 도전형으로 같은 농도의 불순물이 도입되어 캐리어 도출용 영역(34b)으로 되고 있고, 이 캐리어 도출용 영역(34b)이 소스 영역(33)을 분단하여 기판 전위 고정 영역인 기판 콘택트부(35)에 연결된다. 따라서, 링형상 게이트 전극(31)의 하방의 채널영역에서의 드레인 영역(32) 근방의 고전계 영역에서 발생한 정공은 동 도전형의 불순물이 도입된 링형상 게이트 전극(31)의 하방 영역 중 채널 영역으로 되는 영역및 채널 영역으로 되지 않는 영역(캐리어 도출용 배선(34c)과의 교차부의 하방 영역)을 거치고, 다시 캐리어 도출 영역(34b) 및 기판 콘택트부(35)를 통하여 각 유니트마다 설정된 기판 콘택트(39)로 방출된다.
이와 같이, 본 실시예의 SOI-MOSFET에 의하면, 링형상 게이트 전극(31)으로부터 분기하여 연장되어 기판 콘택트부(35)에 이르는 캐리어 도출용 배선(34c)이 설치되기 때문에 1유니트마다 매우 짧은 게이트 길이마다, 링형상 게이트 전극(31)의 하방 영역과 기판 콘택트부(35)(기판전위 고정영역)로 이어지는 캐리어 도출용영역(34b)이 존재한다. 그 때문에, 임팩트 이온화 등으로 기판의 게이트 하방에 축적되는 잉여 캐리어를 게이트폭의 치수에 관계 없이 안정되게 인발할 수 있고, 게이트폭에 의존하지 않는 안정된 기판 전위의 고정이 가능해진다. 따라서, 기생 바이폴라 트랜지스터가 작동하지 않고, 소스·드레인 영역 사이의 내압값의 저하를 억제할 수 있다.
또한, 링형상 게이트 전극(31)을 설치하고 있기 때문에 핑거 타입의 게이트 전극에서는 소자 분리와의 경계 부근에 생기는 에지 트랜지스터가 존재하지 않으므로 병렬 트랜지스터 현상이 없는 안정된 전기적 특성을 갖는 SOI-MOSFET를 얻을 수 있다.
또, 소스 영역(33)의 면적이 통상의 MOSFET에 비해 커지기 때문에 SOI 기판중의 상층의 반도체 영역이 얇게 된 경우라도 종래의 SOI-MOSFET에 비해 소스 저항의 저감이 가능하다.
( 제 10 실시예 )
도 16은 제 10 실시예에 의한 SOI-MOSFET의 레이아웃 패턴을 도시한 평면도이다. 본 실시예에서도 활성 영역(43) 내에 링형상 게이트 전극(31), 드레인 영역(32), 소스 영역(33), 게이트 인출 배선(34) 등이 설치되는 점은 상기 제 9 실시예와 기본적으로는 동일하며, 도 15와 동일한 부호를 부여한 부재에 대해서는 설명을 생략하기로 한다.
여기서, 본 실시예의 특징은 캐리어 도출용 배선을 마련하는 대신에 링형상 게이트 전극(31)의 단부로부터 기판 콘택트부로 될 영역에 걸치는 기판 콘택트부(44)(기판 전위 고정 영역)에, 채널 영역 내의 불순물과 같은 도전형으로 소스 영역(33) 및 드레인 영역(32) 내의 불순물과는 역도전형의 고농도 불순물이 도입되어 있는 점이다.
따라서, 본 실시예에 의한 SOI-MOSFET에서도 기판 콘택트부(44)(기판 전위 고정 영역)이 소스 영역(33)을 분단하여, 동 도전형의 불순물을 포함하는 링형상 게이트 전극(31)의 하방 영역과 기판 콘택트(39)의 형성 영역과 이어지도록 형성되고, 다른 실시예에 비해 확대되어 있다. 따라서, 링형상 게이트 전극(31)의 하방의 채널 영역에서의 드레인 영역(32) 근방의 고전계 영역에서 발생한 정공은 동 도전형의 불순물이 도입된 링형상 게이트 전극(31)의 하방 영역 중 채널 영역으로 되는 영역 및 채널 영역으로 되지 않는 영역(기판 콘택트부(44)와의 교차부의 하방 영역)을 거쳐 기판 콘택트부(44)(기판 전위 고정 영역)를 통해 각 유니트마다 설정된 기판 콘택트(39)로 방출된다.
이와 같이, 본 실시예의 SOI-MOSFET에 의하면, 1유니트마다 매우 짧은 게이트 길이마다, 링형상 게이트 전극(3l)의 하방 영역과 기판 콘택트(39)의 형성 영역과 이어지는 넓은 기판 콘택트부(44)를 갖고 있기 때문에 임팩트 이온화 등으로 링형상 게이트 전극(31)의 하방에 축적되는 잉여 캐리어를 게이트폭의 치수에 관계없이 안정되게 인발할 수 있고, 게이트폭에 의존하지 않는 안정된 기판 전위의 고정이 가능해진다. 따라서, 기생 바이폴라 트랜지스터가 작동하지 않고 소스·드레인 영역간의 내압값의 저하를 억제할 수 있다.
특히, 본 실시예의 SOI-MOSFET는 고농도의 불순물이 도입된 기판 콘택트부(44)가 링형상 게이트 전극(31)의 하방 영역에 직접 연결 되기 때문에 정공의 인발이 신속하게 행하여진다는 이점을 갖고 있다.
또, 본 실시예에서의 유니트 셀을 복수개 배치하여 구성되는 SOI-MOSFET의 전체적인 레이아웃에서는 도시 및 설명을 생략하였지만, 도 17에 도시된 제 9 실시예에서의 SOI-MOSFET와 같이, 각 유니트 셀을 매트릭스 형상으로 배치한 레이아웃을 채용할 수 있다. 제 9 및 제 10 실시예 중 어느것에서도 유니트 셀의 구조가 드레인 콘택트(37)를 중심으로 하는 점대칭으로 되어 있기 때문이다.
( 제 11 실시예 )
도 18은 제 11 실시예에서의 배선의 레이아웃을 개략적으로 도시한 평면도로서, 도 17에 도시한 SOI-MOSFET에 배선을 부가한 구조를 도시한다. 단, 도 18에 서는 1층째 배선은 복잡한 도면이 되는 것을 피하기 위해 도시되어 있지 않지만, 1층째 배선은 각 소스 콘택트(38) 사이를 접속하는 소스 콘택트 배선이고, 도면중 드레인 콘택트(37), 게이트 콘택트(36) 및 기판 콘택트(39)의 형성 영역을 제외하는 넓은 영역에 거의 도포한 것과 같은 상태로 소스 콘택트 배선이 형성되어 있다. 또한, 2층째 배선으로서 각 유니트 셀의 드레인 콘택트(37) 사이를 접속하는 드레인 콘택트 배선(40a, 40b)과 게이트 콘택트(36) 및 기판 콘택트(39)사이를 접속하는 게이트·기판 콘택트 배선(41a∼41c)이 서로 평행하고 또한 교대로 설치된다. 단, 기판 표면과 1층째 배선과의 사이, 1층째 배선과 2층째 배선 사이에는 제 1, 제 2층간 절연막이 각각 개재되어 있다.
본 실시예의 SOI-MOSFET의 배선 구조에 의하면, 거의 도포한 것과 같은 넓은 범위에 소스 콘택트 배선을 형성하고 있기 때문에 소스 인덕턴스(Ls)가 작아진다. 요컨대, 벌크 MOSFET에서의 제 6∼제 8 실시예와 유사한 효과를 SOI-MOSFET에 대하여 얻을 수 있다.
특히, 본 실시예에서는 유니트 셀을 셀 어레이 형상으로 레이아웃할 때 게이트 콘택트 배선과 기판 콘택트 배선을 공통화한 게이트·기판 콘택트 배선(4la∼41c)을 마련하고 있기 때문에 게이트 전위와 기판 고정 전위가 같게 된다. 따라서, 높은 구동력을 갖는 소위 DT-MOSFET(Dynamic Threshold-Voltage MOSFET)를 전용의 배선을 사용하지 않고 또한 점유 면적의 증대를 초래하지 않고 실현할 수 있다.
( 제 12 실시예 )
다음에, 상기 각 실시예와 같은 링형상 게이트 전극을 구비한 MOSFET를 탑재한 휴대전화용 LSI에 관한 제 12 실시예에 대하여 설명하기로 한다.
도 19는 본 실시예에 관한 휴대전화용 LSI의 블록 회로도로서, 공통의 반도체 기판 상에 RF/IF 신호 처리 회로(50)와 베이스 밴드 신호 처리 회로(60)가 설치된다. 상기 RF/IF 신호 처리 회로(50)에는 안테나(51)와의 신호 접속을 수신 모드와 송신 모드로 전환하는 안테나 스위치(52)와, 안테나 스위치(52)로부터 입력된 고주파 신호를 증폭하기 위한 저잡음 증폭기(LNA)(53)와, 안테나 스위치(52)에 송신용 고주파 신호를 보내기 위한 파워 증폭기(57)와, PLL 회로(54)와, 국부 발진기(55)와, 믹서(56)가 배치되어 있다. 또한, 베이스 밴드 신호 처리 회로(60)에는 믹서(56)를 통해 저잡음 증폭기(53)로부터 수신 신호를 수신하는 복조 회로(61)와, 믹서(56)를 통해 파워 증폭기(57)에 송신 신호를 보내는 변조 회로(66)와, 복조 회로(61)의 출력을 받는 동시에 변조 회로(66)로 송신 신호를 보내는 프레임 처리 회로(62)와, 프레임 처리 회로(62)로부터 수신한 신호를 변환하여 스피커(64)로 보내는 동시에 마이크(65)로부터 수신한 신호를 변환하여 프레임 처리 회로(62)에 보내는 CODEC 회로(63)가 배치되어 있다.
여기서, 저잡음 증폭기(53)(LNA)의 성능은 특히 다른 회로가 공통의 반도체 기판 상에 설치되는 경우에는 해당 회로에 주는 영향이 크고, 저잡음 증폭기(53)에 서는 제조상 특별한 배려가 필요하다. 그 때문에 종래부터 저잡음 증폭기(LNA)를 휴대전화용 LSI 같은 LSI에 내장하여 1칩화하는 것은 특히 곤란하였다. 여기서, 본 발명에서는 상술한 각 실시예에서 설명한 바와 같이, 잡음 특성이 뛰어난 게인이 높은 링형상 게이트 구조의 MOSFET를 사용함으로써, 다른 회로와 공통의 기판 상에 MOSFET 구조를 갖는 각종 회로를 내장하여 휴대전화용 LSI 등을 구성할 수 있는 것이다.
또, 저잡음 증폭기(53)(LNA) 이외의 다른 회로도 링형상 게이트 구조로서도 좋지만, 링형상 게이트 구조를 갖는 MOSFET는 핑거 타입의 게이트 구조를 갖는 MOSFET에 비하여 점유 면적이 약간 증대한다는 일면이 있다. 따라서, 특히 저잡음성이 요구되는 회로만 링형상 게이트 구조를 갖는 MOSFET에 의해 구성하고, 다른 회로는 별도의 종류의 MOSFET 등으로 구성하는 것이 바람직하다.
또, 본 실시예에서는 도 19에 도시된 모든 회로를 공통의 기판 상에 내장하여 1칩화하도록 하였지만, 이들 회로 중의 일부를 별도의 반도체 칩 상에 형성하도록해도 되는 것은 물론이다.
( 그 밖의 실시예 )
상기 각 실시예에서는 링형상 게이트 전극의 평면형상을 사각형 또는 팔각형으로 하였지만, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 육각형이나 삼각형등의 다각형, 혹은 원형이어도 된다. 단, 팔각형의 경우에는 레티클의 해상도가 양호하고 레이아웃 데이터가 정밀하게 유지되는 범위에서 가능한 한 대칭성이 높은 링형상이 실현되는 이점이 있다.
상기 각 실시예에서는 링형상 게이트 전극을 모두 닫힌 링형상으로 하였지만, 게이트 전극의 일부가 열려있어도 된다. 그 경우, 특히 열려 있는 부분의 하방으로 소자 분리가 설치되는 것이 바람직하다. 소스·드레인 영역 형성시에 게이트 전극의 상방으로부터 불순물 이온을 주입하더라도 링형상 게이트의 열린 부분을 통해 소스 영역과 드레인 영역이 연결되는 일이 없기 때문이다.
상술한 본 발명의 제 1 목적을 달성하기 위한 반도체 장치에 의하면 적어도 하나의 유니트 셀을 갖는 고주파용 반도체 장치의 구성으로서, 링형상 게이트의 내외에 드레인 영역 및 소스 영역을 각각 설치하고, 또 게이트 전극으로부터 인출되어 소자 분리 상부까지 연장되는 게이트 인출 배선을 설치하고, 이 게이트 인출 배선의 수 및 형상에 의해 정해지는 게이트 저항 및 게이트-소스간 용량을 가능한 한 양호한 고주파 특성을 주도록 구성하였기 때문에 살리사이드 프로세스를 채용하지 않더라도 게이트 저항이나 게이트-소스간 용량의 저감에 의한 차단 주파수의 향상이나 최소 잡음 지수의 증대를 도모할 수 있고, 염가로 특성이 뛰어난 고주파 디바이스를 제공할 수 있다.
특히, 상기 구성에서 하나의 활성 영역 내에 복수의 유니트 셀을 규칙적으로 배치하여 전체로서 1개의 고주파용 FET으로서 기능시키는 동시에, 각 유니트 셀의 각부를 전기적으로 접속하기 위한 배선의 연구에 의해 더욱 소스 인덕턴스의 저감이나 배선의 간략화를 도모하도록 하였기 때문에 뛰어난 고주파수 특성을 가져 점유 면적이 작은 고주파용 디바이스의 제공을 도모할 수 있다.
또, 본 발명의 제 2 목적을 달성하기 위한 반도체 장치에 의하면 활성 영역에 형성된 복수의 유니트 셀을 갖는 반도체 장치의 구성으로서, 링형상 게이트의 내외에 드레인 영역 및 소스 영역을 각각 설치하고, 또 게이트 전극으로부터 인출되어 소자 분리 상부까지 연장되는 게이트 인출 배선을 설치하고, 각 유니트 셀 내의 각 부재를 활성 영역 내에서 복수의 유니트 셀이 규칙적으로 배치되도록 규칙적인 형상으로 하였기 때문에 단순한 반복 배선에 의해 게이트 콘택트, 드레인 콘택트, 소스콘택트, 기판콘택트를 각각 접속하는 배선이 취해지는 구조로 할 수 있다.
또한, 본 발명의 제 3 목적을 달성하기 위한 반도체 장치에 의하면, SOI형 반도체 장치의 유니트 셀을 링형상 게이트 전극과, 채널 영역과, 게이트 전극의 내측에 형성된 드레인 영역과, 게이트 전극의 외측에 형성된 소스 영역과, 소스 영역 상에서 소자 분리 상부까지 연장되는 게이트 인출 배선과, 기판 콘택트부로 구성하였기 때문에 다수의 유니트 셀을 배치하는 경우에도 각 유니트 셀마다 기판 콘택트부를 갖는 것으로, 기판 전위의 고정 효과에 의한 기생 바이폴라 트랜지스터의 작동 억제와, 병렬 트랜지스터 현상이 없는 것에 의한 안정된 전기적 특성과, 작은 소스 저항 특성을 갖는 SOI 트랜지스터의 제공을 도모할 수 있다.
본 발명의 반도체 장치 설계 방법에 의하면 공통 기판 상에 형성된 각각 규칙적인 형상을 갖는 복수의 유니트 셀을 갖는 반도체 장치의 설계 방법으로서, 어느 하나의 1개의 유니트 셀의 레이아웃 데이터를 이용하여 해당 유니트 셀의 형상 및 다른 유니트 셀의 형상을 형성하도록 하였기 때문에 반도체 장치 내에서의 각 유니트 셀이 규칙적인 형상을 용이하고 또한 신속하게 형성할 수 있고, 염가인 제조 비용으로 집적도가 높은 반도체 장치를 안정되게 제조할 수 있다.
또, 본 발명의 집적회로에 의하면 공통의 반도체 기판 상에 형성된 서로 다른 기능을 갖는 복수의 회로를 구비한 반도체 집적회로 장치로서, 복수의 회로 중 적어도 1개의 회로 내에 링형상 게이트 전극과, 게이트 전극의 내측에 형성된 드레인 영역과, 게이트 전극의 외방에 형성된 소스 영역과, 소스 영역 상에서 소자 분리 상부까지 연장되는 게이트 인출 배선을 갖는 유니트 셀을 설치하고, 상기 유니트 셀 내의 각 부재를 가능한 한 양호한 고주파 특성을 주도록 형성하였기 때문에 양호한 저잡음성을 요구되는 회로를 링형상 게이트 전극 구조의 FET에 의해 구성하는 것으로, 같은 기판상에 설치되는 다른 회로에 대한 악영향을 피하거나 링형상 게이트 전극 구조의 FET가 높은 차단 주파수 특성 등을 이용하여 고주파 영역에서 사용되는 회로를 링형상 게이트 전극 구조를 갖는 FET에 의해 구성하면서 고주파 영역에서 사용되는 반도체 집적회로 장치의 다수의 회로를 1칩 내에 수납할 수 있고, 따라서 반도체 집적회로 장치의 소형화와 비용 저감을 도모할 수 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (127)

  1. 반도체 기판 상의 소자 분리로 둘러싸이는 활성 영역에 형성되어 고주파 신호용 FET로서 기능하는 유니트 셀을 갖는 반도체 장치에 있어서,
    상기 유니트 셀은,
    상기 활성 영역 위에 형성된 링형상 게이트 전극과,
    상기 활성 영역 중 상기 게이트 전극의 내측이 되는 영역에 형성된 드레인 영역과,
    상기 드레인 영역 위에 형성된 드레인 콘택트와,
    상기 활성 영역 중 상기 게이트 전극의 외측이 되는 영역에 형성된 소스 영역과,
    상기 소스 영역 위에 형성된 소스 콘택트와,
    상기 게이트 전극에 접속되고, 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선과,
    상기 게이트 인출 배선 위에 형성된 게이트 콘택트를 포함하며,
    상기 유니트 셀 내의 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 닫힌 링형상인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 적어도 1개소에서 분단된 열린 링형상이고,
    상기 분단된 영역에는 소자 분리가 개재되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 게이트 인출 배선은 고주파 특성을 열화시키는 기생 성분을 저감하도록구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 게이트 인출 배선은 그 수 및 형상에 의존하여 변화하는 게이트 저항이 가능한 한 양호한 고주파 특성을 주도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1항 내지 제 3항 및 제 5항 중 어느 한 항에 있어서,
    상기 게이트 인출 배선은 그 수 및 형상에 의존하여 변화하는 게이트-소스간 용량을 가능한 한 양호한 고주파 특성을 주도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 4항에 있어서,
    상기 게이트 인출 배선은 그 수 및 형상에 의존하여 변화하는 게이트-소스간 용량을 가능한 한 양호한 고주파 특성을 주도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1항 내지 제 3항, 제 5항 및 제 7항 중 어느 한 항에 있어서,
    상기 링형상 게이트 전극의 둘레 방향에서의 길이는 상기 드레인 영역에 상기 드레인 콘택트를 형성 가능한 범위로 최소화되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 4항에 있어서,
    상기 링형상 게이트 전극의 둘레 방향에서의 길이는 상기 드레인 영역에 상기 드레인 콘택트를 형성 가능한 범위로 최소화되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 6항에 있어서,
    상기 링형상 게이트 전극의 둘레 방향에서의 길이는 상기 드레인 영역에 상기 드레인 콘택트를 형성 가능한 범위로 최소화되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 1항 내지 제 3항, 제 5항, 제 7항, 제 9항 및 제 10항 중 어느 한 항에 있어서,
    상기 소스 콘택트는 그 수 및 형상에 의해서 정해지는 소스 저항이 가능한 한 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 4항에 있어서,
    상기 소스 콘택트는 그 수 및 형상에 의해서 정해지는 소스 저항이 가능한 한 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제 6항에 있어서,
    상기 소스 콘택트는 그 수 및 형상에 의해서 정해지는 소스 저항이 가능한 한 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제 8항에 있어서,
    상기 소스 콘택트는 그 수 및 형상에 의해서 정해지는 소스 저항이 가능한 한 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제 11항에 있어서,
    적어도 상기 소스 영역과 상기 소스 콘택트의 접속 부분은 실리사이드에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제 12항 내지 제 14항 중 어느 한 항에 있어서,
    적어도 상기 소스 영역과 상기 소스 콘택트의 접속 부분은 실리사이드에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제 1항 내지 제 3항, 제 5항, 제 7항, 제 9항, 제 10항 및 제 12항 내지 제 15항 중 어느 한 항에 있어서,
    상기 링형상 게이트 전극과 소자 분리 사이의 거리에 상당하는 상기 소스 영역의 폭은 상기 게이트 인출 배선의 하방에 위치하는 영역에서는 다른 영역보다 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제 4항에 있어서,
    상기 링형상 게이트 전극과 소자 분리 사이의 거리에 상당하는 상기 소스 영역의 폭은 상기 게이트 인출 배선의 하방에 위치하는 영역에서는 다른 영역보다 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제 6항에 있어서,
    상기 링형상 게이트 전극과 소자 분리 사이의 거리에 상당하는 상기 소스 영역의 폭은 상기 게이트 인출 배선의 하방에 위치하는 영역에서는 다른 영역보다 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제 8항에 있어서,
    상기 링형상 게이트 전극과 소자 분리 사이의 거리에 상당하는 상기 소스 영역의 폭은 상기 게이트 인출 배선의 하방에 위치하는 영역에서는 다른 영역보다 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  21. 제 11항에 있어서,
    상기 링형상 게이트 전극과 소자 분리 사이의 거리에 상당하는 상기 소스 영역의 폭은 상기 게이트 인출 배선의 하방에 위치하는 영역에서는 다른 영역보다 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  22. 제 16항에 있어서,
    상기 링형상 게이트 전극과 소자 분리 사이의 거리에 상당하는 상기 소스 영역의 폭은 상기 게이트 인출 배선의 하방에 위치하는 영역에서는 다른 영역보다 작아지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제 1항 내지 제 3항, 제 5항, 제 7항, 제 9항, 제 10항, 제 12항 내지 제 15항 및 제 18항 내지 제 22항 중 어느 한 항에 있어서,
    상기 소자 분리상의 상기 게이트 인출 배선의 면적이 가능한 한 커지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제 4항에 있어서,
    상기 소자 분리상의 상기 게이트 인출 배선의 면적이 가능한 한 커지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제 6항에 있어서,
    상기 소자 분리상의 상기 게이트 인출 배선의 면적이 가능한 한 커지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  26. 제 8항에 있어서,
    상기 소자 분리상의 상기 게이트 인출 배선의 면적이 가능한 한 커지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  27. 제 11항에 있어서,
    상기 소자 분리상의 상기 게이트 인출 배선의 면적이 가능한 한 커지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  28. 제 16항에 있어서,
    상기 소자 분리상의 상기 게이트 인출 배선의 면적이 가능한 한 커지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  29. 제 17항에 있어서,
    상기 소자 분리상의 상기 게이트 인출 배선의 면적이 가능한 한 커지도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  30. 제 1항 내지 제 3항, 제 5항, 제 7항, 제 9항, 제 10항, 제 12항 내지 제 15항, 제 18항 내지 제 22항 및 제 24항 내지 제 29항 중 어느 한 항에 있어서,
    상기 게이트 콘택트는 상기 게이트 인출 배선 중 상기 소자 분리상의 하나의 영역에 대하여 복수개 설치되는 것을 특징으로 하는 반도체 장치.
  31. 제 4항에 있어서,
    상기 게이트 콘택트는 상기 게이트 인출 배선 중 상기 소자 분리상의 하나의 영역에 대하여 복수개 설치되는 것을 특징으로 하는 반도체 장치.
  32. 제 6항에 있어서,
    상기 게이트 콘택트는 상기 게이트 인출 배선 중 상기 소자 분리상의 하나의 영역에 대하여 복수개 설치되는 것을 특징으로 하는 반도체 장치.
  33. 제 8항에 있어서,
    상기 게이트 콘택트는 상기 게이트 인출 배선 중 상기 소자 분리상의 하나의 영역에 대하여 복수개 설치되는 것을 특징으로 하는 반도체 장치.
  34. 제 11항에 있어서,
    상기 게이트 콘택트는 상기 게이트 인출 배선 중 상기 소자 분리상의 하나의 영역에 대하여 복수개 설치되는 것을 특징으로 하는 반도체 장치.
  35. 제 16항에 있어서,
    상기 게이트 콘택트는 상기 게이트 인출 배선 중 상기 소자 분리상의 하나의 영역에 대하여 복수개 설치되는 것을 특징으로 하는 반도체 장치.
  36. 제 17항에 있어서,
    상기 게이트 콘택트는 상기 게이트 인출 배선 중 상기 소자 분리상의 하나의 영역에 대하여 복수개 설치되는 것을 특징으로 하는 반도체 장치.
  37. 제 23항에 있어서,
    상기 게이트 콘택트는 상기 게이트 인출 배선 중 상기 소자 분리상의 하나의 영역에 대하여 복수개 설치되는 것을 특징으로 하는 반도체 장치.
  38. 제 1항 내지 제 3항, 제 5항, 제 7항, 제 9항, 제 10항, 제 12항 내지 제 15항, 제 18항 내지 제 22항, 제 24항 내지 제 29항 및 제 31항 내지 제 37항 중 어느 한 항에 있어서,
    상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  39. 제 4항에 있어서,
    상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  40. 제 6항에 있어서,
    상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  41. 제 8항에 있어서,
    상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  42. 제 11항에 있어서,
    상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  43. 제 16항에 있어서,
    상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  44. 제 17항에 있어서,
    상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  45. 제 23항에 있어서,
    상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  46. 제 30항에 있어서,
    상기 유니트 셀 내의 상기 각 부재는 상기 반도체 기판의 주면상에서 규칙적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  47. 제 1항 내지 제 3항, 제 5항, 제 7항, 제 9항, 제 10항, 제 12항 내지 제 15항, 제 18항 내지 제 22항, 제 24항 내지 제 29항, 제 31항 내지 제 37항 및 제 39항 내지 제 46항 중 어느 한 항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  48. 제 4항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  49. 제 6항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  50. 제 8항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  51. 제 11항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  52. 제 16항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  53. 제 17항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  54. 제 23항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  55. 제 30항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  56. 제 38항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  57. 제 1항 내지 제 3항, 제 5항, 제 7항, 제 9항, 제 10항, 제 12항 내지 제 15항, 제 18항 내지 제 22항, 제 24항 내지 제 29항, 제 31항 내지 제 37항, 제 39항 내지 제 46항 및 제 48항 내지 제 56항 중 어느 한 항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  58. 제 4항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  59. 제 6항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  60. 제 8항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  61. 제 11항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  62. 제 16항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  63. 제 17항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  64. 제 23항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  65. 제 30항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  66. 제 38항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  67. 제 47항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  68. 제 1항 내지 제 3항, 제 5항, 제 7항, 제 9항, 제 10항, 제 12항 내지 제 15항, 제 18항 내지 제 22항, 제 24항 내지 제 29항, 제 31항 내지 제 37항, 제 39항 내지 제 46항 및 제 48항 내지 제 56항 중 어느 한 항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  69. 제 4항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  70. 제 6항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  71. 제 8항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  72. 제 11항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  73. 제 16항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  74. 제 17항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  75. 제 23항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  76. 제 30항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  77. 제 38항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  78. 제 47항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  79. 제 1항 내지 제 3항, 제 5항, 제 7항, 제 9항, 제 10항, 제 12항 내지 제 15항, 제 18항 내지 제 22항, 제 24항 내지 제 29항, 제 31항 내지 제 37항, 제 39항 내지 제 46항, 제 48항 내지 제 56항, 제 58항 내지 제 67항 및 제 69항 내지 제 78항 중 어느 한 항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  80. 제 4항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  81. 제 6항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  82. 제 8항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  83. 제 11항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  84. 제 16항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  85. 제 17항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  86. 제 23항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  87. 제 30항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  88. 제 38항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  89. 제 47항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  90. 제 57항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  91. 제 68항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  92. 반도체 기판 상의 소자분리로 둘러싸인 활성 영역에 형성된 복수의 유니트 셀을 갖는 반도체 장치에 있어서,
    상기 각 유니트 셀은,
    상기 활성 영역 위에 형성된 링형상 게이트 전극과,
    상기 활성 영역 중 상기 게이트 전극의 내측이 되는 영역에 형성된 드레인 영역과,
    상기 드레인 영역 위에 형성된 드레인 콘택트와,
    상기 활성 영역 중 상기 게이트 전극의 외측이 되는 영역에 형성된 소스 영역과,
    상기 소스 영역 위에 형성되는 소스 콘택트와,
    상기 게이트 전극에 접속되고, 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선과,
    상기 게이트 인출 배선 위에 형성된 게이트 콘택트를 포함하며,
    상기 각 유니트 셀 내의 각 부재는 상기 활성 영역 내에서 상기 복수의 유니트 셀이 규칙적으로 배치되도록 규칙적인 형상을 갖고 있는 것을 특징으로 하는 반도체 장치.
  93. 제 92항에 있어서,
    상기 각 유니트 셀 내의 적어도 상기 게이트 전극, 게이트 인출 배선, 소스 영역 및 드레인 영역이 상기 반도체 기판의 주면상에서 상기 링형상 게이트 전극의 중심점에 관해서 회전 대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  94. 제 92항에 있어서,
    상기 복수의 유니트 셀 중 1개의 유니트 셀 내의 상기 각 부재의 형상과, 상기 1개의 유니트 셀에 인접하는 다른 유니트 셀 내의 각 부재의 형상이 선대칭이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  95. 제 92항 내지 제 94항 중 어느 한 항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 90도인 사각형의 링형상인 것을 특징으로 하는 반도체 장치.
  96. 제 92항 내지 제 94항 중 어느 한 항에 있어서,
    상기 게이트 전극은 각 변 사이의 각도가 135도인 팔각형의 링형상인 것을 특징으로 하는 반도체 장치.
  97. 제 92항 내지 제 94항 중 어느 한 항에 있어서,
    상기 각 유니트 셀의 상기 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  98. 제 95항에 있어서,
    상기 각 유니트 셀의 상기 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  99. 제 96항에 있어서,
    상기 각 유니트 셀의 상기 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  100. 제 97항에 있어서,
    상기 각 소스 콘택트의 선단들을 접속하는 소스 콘택트 배선을 추가로 포함하며,
    상기 소스 콘택트 배선은 제 1 층째에서 상기 드레인 콘택트 및 게이트 콘택트의 형성 영역 및 그 주위를 제외한 전체 영역에 걸쳐서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  101. 제 98항 또는 제 99항에 있어서,
    상기 각 소스 콘택트의 선단들을 접속하는 소스 콘택트 배선을 추가로 포함하며,
    상기 소스 콘택트 배선은 제 1 층째에서 상기 드레인 콘택트 및 게이트 콘택트의 형성 영역 및 그 주위를 제외한 전체 영역에 걸쳐서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  102. 제 97항에 있어서,
    상기 활성 영역의 일부에 형성된 기판 콘택트부와,
    상기 기판 콘택트부의 위에 형성된 기판 콘택트와,
    상기 각 소스 콘택트 및 기판 콘택트의 선단들을 접속하는 소스 콘택트 배선겸 기판 콘택트 배선을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  103. 제 98항 또는 제 99항에 있어서,
    상기 활성 영역의 일부에 형성된 기판 콘택트부와,
    상기 기판 콘택트부의 위에 형성된 기판 콘택트와,
    상기 각 소스 콘택트 및 기판 콘택트의 선단들을 접속하는 소스 콘택트 배선겸 기판 콘택트 배선을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  104. 제 97항에 있어서,
    상기 활성 영역 내의 각 유니트 셀 중 주변부에 배치된 유니트 셀에만 설치된 기판 콘택트부와,
    상기 기판 콘택트부 위에 형성된 기판 콘택트와,
    상기 각 기판 콘태트의 선단들을 접속하는 기판 콘택트 배선을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  105. 제 98항 또는 제 99항에 있어서,
    상기 활성 영역 내의 각 유니트 셀 중 주변부에 배치된 유니트 셀에만 설치된 기판 콘택트부와,
    상기 기판 콘택트부 위에 형성된 기판 콘택트와,
    상기 각 기판 콘태트의 선단들을 접속하는 기판 콘택트 배선을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  106. 제 98항 내지 제 100항, 제 102항 및 제 104항 중 어느 한 항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  107. 제 97항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  108. 제 101항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  109. 제 103항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  110. 제 105항에 있어서,
    상기 반도체 기판은 실리콘계 기판인 것을 특징으로 하는 반도체 장치.
  111. 기판의 절연부 위에 반도체 영역과 이 반도체 영역을 둘러싸는 소자 분리 및 유니트 셀을 포함한 반도체 장치에 있어서,
    상기 유니트 셀은,
    상기 반도체 영역 위에 형성된 링형상 게이트 전극과,
    상기 반도체 영역 중 상기 링형상 게이트 전극의 하방의 영역에 형성된 저농도의 제 1 도전형 불순물을 포함하는 채널 영역과,
    상기 반도체 영역 내의 상기 게이트 전극의 내측이 되는 영역에 형성되어 고농도의 제 2 도전형 불순물을 포함하는 드레인 영역과,
    상기 반도체 영역 내의 상기 게이트 전극의 외측이 되는 영역에 형성되어 고농도의 제 2 도전형 불순물을 포함하는 소스 영역과,
    상기 게이트 전극에 접속되고, 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선과,
    상기 반도체 영역의 일부에 형성되어 고농도의 제 1 도전형 불순물을 포함하는 기판 콘택트부를 포함하는 것을 특징으로 하는 반도체 장치.
  112. 제 111항에 있어서,
    상기 기판 콘택트부는 상기 소스 영역의 외측에 설정되어 있고,
    상기 게이트 전극에 접속되고, 상기 소스 영역상에서 상기 기판 콘택트부까지 연장되는 캐리어 도출용 배선과,
    상기 반도체 영역 중 상기 캐리어 도출용 배선의 하방 영역에 형성되어 저농도의 제 1 도전형 불순물을 포함하는 캐리어 도출용 영역을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  113. 제 111항에 있어서,
    상기 기판 콘택트부는 상기 채널 영역에서 상기 소스 영역을 분단하여 상기 소스 영역의 외방까지 연장되는 것을 특징으로 하는 반도체 장치.
  114. 제 111항 내지 제 113항 중 어느 한 항에 있어서,
    상기 게이트 전극은 닫힌 링형상인 것을 특징으로 하는 반도체 장치.
  115. 제 111항 내지 제 113항 중 어느 한 항에 있어서,
    상기 게이트 전극은 적어도 1개소에서 분단된 열린 링형상이고,
    상기 분단된 영역에는 소자 분리가 개재되어 있는 것을 특징으로 하는 반도체 장치.
  116. 제 111항 내지 제 113항 중 어느 한 항에 있어서,
    상기 유니트 셀 내의 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되는 것을 특징으로 하는 반도체 장치.
  117. 제 114항에 있어서,
    상기 유니트 셀 내의 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되는 것을 특징으로 하는 반도체 장치.
  118. 제 115항에 있어서,
    상기 유니트 셀 내의 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되는 것을 특징으로 하는 반도체 장치.
  119. 공통의 반도체 기판 상에 형성된 각각 규칙적인 형상을 갖는 복수의 유니트 셀을 갖는 반도체 장치의 설계 방법에 있어서,
    상기 복수의 유니트 셀 중 어느 하나의 유니트 셀의 레이아웃 데이터를 이용하여 상기 하나의 유니트 셀의 형상을 형성한 후,
    상기 하나의 유니트 셀의 레이아웃 데이터를 이용하여 상기 하나의 유니트 셀에 인접하는 다른 유니트 셀의 형상을 형성하는 것을 특징으로 하는 반도체 장치의 설계 방법.
  120. 제 119항에 있어서,
    상기 다른 유니트 셀의 형상을 형성할 때 상기 하나의 유니트 셀의 레이아웃 데이터의 반전 이동 또는 반전 이동과 평행 이동의 조합을 행하는 것을 특징으로 하는 반도체 장치의 설계 방법.
  121. 제 119항에 있어서,
    상기 다른 유니트 셀의 형상을 형성할 때 상기 하나의 유니트 셀의 레이아웃 데이터를 평면상에서 회전 이동 또는 회전 이동과 평행 이동의 조합을 행하는 것을 특징으로 하는 반도체 장치의 설계 방법.
  122. 제 119항 내지 제 121항 중 어느 한 항에 있어서,
    상기 각 유니트 셀은 상기 반도체 기판 중 소자 분리로 둘러싸이는 활성 영역 상에 형성된 링형상 게이트 전극과, 상기 활성 영역 중 상기 게이트 전극의 내측이 되는 영역에 형성된 드레인 영역과, 상기 활성 영역 중 상기 게이트 전극의 외측이 되는 영역에 형성된 소스 영역과, 상기 게이트 전극에 접속되어 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선을 포함하는 것을 특징으로 하는 반도체 장치의 설계 방법.
  123. 제 119항 내지 제 121항 중 어느 한 항에 있어서,
    상기 유니트 셀 내의 각 부재를 가능한 한 양호한 고주파 특성을 주도록 형성하는 것을 특징으로 하는 반도체 장치의 설계 방법.
  124. 제 122항에 있어서,
    상기 유니트 셀 내의 각부재를 가능한 한 양호한 고주파 특성을 주도록 형성하는 것을 특징으로 하는 반도체 장치의 설계 방법.
  125. 공통의 반도체 기판 상에 형성된 서로 다른 기능을 갖는 복수의 회로를 포함한 반도체 집적회로 장치에 있어서,
    상기 복수의 회로 중 적어도 하나의 회로는,
    상기 반도체 기판 중 활성 영역이 되는 영역을 둘러싸도록 형성된 소자 분리와,
    상기 활성 영역 위에 형성된 링형상 게이트 전극과,
    상기 활성 영역 중 상기 게이트 전극의 내측이 되는 영역에 형성된 드레인 영역과,
    상기 활성 영역 중 상기 게이트 전극의 외측이 되는 영역에 형성된 소스 영역과,
    상기 게이트 전극에 접속되고, 상기 소스 영역 상에서 상기 소자 분리 상부까지 연장되는 게이트 인출 배선을 갖는 유니트 셀을 포함하며,
    상기 유니트 셀 내의 각 부재는 가능한 한 양호한 고주파 특성을 주도록 형성되는 것을 특징으로 하는 반도체 집적회로 장치.
  126. 제 125항에 있어서,
    상기 복수의 회로 중 상기 적어도 하나의 회로를 제외한 다른 회로는,
    상기 반도체 기판 중 활성 영역이 되는 영역을 둘러싸도록 형성된 소자 분리와,
    상기 활성 영역 위에 형성된 직선형상 게이트 전극과,
    상기 활성 영역 중 상기 게이트 전극의 양측방이 되는 영역에 형성된 소스·드레인 영역을 갖는 유니트 셀을 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  127. 제 125항 또는 제 126항에 있어서,
    상기 반도체 집적회로 장치는 휴대 전화용 LSI이고,
    상기 적어도 하나의 회로는 저잡음 증폭기인 것을 특징으로 하는 반도체 집적회로 장치.
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