JPS6281054A - 半導体装置 - Google Patents

半導体装置

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JPS6281054A
JPS6281054A JP60222115A JP22211585A JPS6281054A JP S6281054 A JPS6281054 A JP S6281054A JP 60222115 A JP60222115 A JP 60222115A JP 22211585 A JP22211585 A JP 22211585A JP S6281054 A JPS6281054 A JP S6281054A
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JP
Japan
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drain
gate
source
circular
arranged around
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Application number
JP60222115A
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English (en)
Inventor
Sanae Okamoto
岡本　早苗
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Publication of JPS6281054A publication Critical patent/JPS6281054A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装ぎに関し、特にＭＯＳ型の半導体装置
に関する。
〔従来の技術〕
従来、二つのトランジスタの特性の整合（以下マツチン
グという）を要するトランジスタは、第５図に示すよう
に、多角形（主に四角形）の形状を成している。しかし
、拡散工程中、例えば目ずれなどによってイ踵徊鈷二つ
のトランジスタの相対位置関係の維持（以下相対性とい
う）を要するトランジスタの一方だけが拡散層、あるい
は配線にずれを生じ、他とマツチングが取れなくなる場
合がある。これを防ぐため、マツチングを要するトラン
ジスタはウェーハに対してチャネル幅を同方向にし、か
つ近距離に配置される工夫がなされている。
〔発明が解決しようとする問題点〕
上述した従来の形状のトランジスタではマツチングを要
する場合、トランジスタのチップに対するＸ、ｙ座標を
揃えるために、レイアウト設計期間の長網化及びチェッ
ク時の工数増大が伴うという欠点がある。
又近年、動作速度の高速化の要求が高まる状況下で従来
の形状のトランジスタではドレインでの接合容量が下げ
にくく、高速化を妨げるという欠点がある。
本発明の目的はドレイン側の接合容量を下げ、高速化を
図り、かつトランジスタのソース、ゲートの目ずれによ
る特性の整合性の悪化を少くした半導体装置を提供する
ことにある。
〔問題点を解決するための手段〕
本発明の半導体装置は、中央に円形のドレインを配置し
、該ドレインの周囲に同心円で環状にゲートを配置し、
該ゲートの周囲に環状にソースを配置した電界効果トラ
ンジスタを備えることにより構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びその等価回路図である。
この実施例は本発明をＣＭＯ８型Ｏ８回路に適用したも
のであり、中央にドレイン電極１を配置し、ドレインの
周囲に環状にゲート電極２を配置し、ゲート１極の周囲
に環状にソース電極３を配置して電界効果トランジスタ
を作ったものである。
尚％　４はＰウェル、５はコンタクトである。
この構造にすると、ソース領域に対して、ドレイン領域
は小さくなり、接合容量は小さくなる。
次に数値を仮定して説明する。ドレイン領域だけに注目
した場合、第６図に示したドレイン寸法Ｘ、ｙをそれぞ
れ１０μｍとすると、ドレイン面積は１０μｍＸ１０μ
ｍ−１００μｍ２　となる。ここでＸはチャネル幅、ｙ
はパターニングより寸法が制限されているドレイン幅で
ある。第１図に示す第１の実施例によるトランジスタ形
状では、ｙは同一とするとドレイン面積は（１０／２）
”π中７８．５μｍ２となり、接合容量はドレイン面積
と比例するため、約２２％も接合容量を低減させる事が
可能である。
更に、チャネル幅は２πｒ−２π×５中３１．４μｍ　
より従来に比ベチャネル幅が長くでき、回路動作上有効
であると考えられる。
第２図（ａ）　、　（ｂ）は本発明の第２の実施例の平
面面 図及びその等価回畝ある。
中央にドレイン電極ｌを配置し、ドレインの周囲に環状
にゲー［１１極２を配置し、ゲート電極の周囲に環状に
ソース電極３を配置し、て霊界効果トランジスタを作る
。この第２の実施例はより小さいチャネル幅寸法に有効
である。
第３図（ａ”）、（ｂ）は本発明の第３の実施例の平面
図及びその等価回路図である。
この実施例は、本発明を差動増幅器に適用したものであ
り、中央にドレイン電極ｌを配置し、ドレインの周囲に
環状にゲート電極２を配置し、ゲート電極の周囲に環状
にソース電極３を配置して電界効果トランジスタを作っ
たものである。
この実施例は、目ずれによってトランジスタ同志の拡散
層や配線等のマツチングがとれなくなったり、付加容量
が増えるのを防ぐ効果がある０本発明によりレイアウト
設計時における設計工数の短縮が可能となるばかりか、
非相対性によるミスが減少し、それに伴りてチェック工
数を省く事も可能である。又、ここではマツチングを要
するトランジスタのソース領域を共通にし、トランジス
タ同志を接合させて縮小化を図っているが勿論、個々を
切離してレイアウトしてもこの形状の場合、方向を考慮
せずに相対性がとれる。
この実施ｆＩＩＦｉ２組の差動増幅器をたすき掛に配置
したものであり、中央にドレイン１極ｌを配置し、ドレ
インの周囲に環状にゲート電極２を配置し、ゲート電極
の周囲に環状にソース１極３を配置して電界効果トラン
ジスタを作ったものである。
この実施例は、差動増幅器の精度をさらに高める場合に
有効である。
この実施例はマツチングを要するチャネル幅が３＝１の
２個のトランジスタのドレイン領域を共通にしたもので
ある。このドレイン電極の周囲にゲート電極２．ソース
電極３を設ける。
通常、寸法の異なったトランジスタを配置する場合、ソ
ース又はドレイン領域を共通にし、トランジスタ寸法の
縮小化を図っていたが本発明により複数の異った寸法の
トランジスタを１個の円形の中に組み込む事により、ト
ランジスタ寸法をさらに縮小させる事が可能であり、し
かも接合容量を減少させる事ができる。この場合、各ト
ランジスタのチャネル幅を弧とした中心角の比がトラン
ジスタの面積比に相当する。
〔発明の効果〕
以上説明したように本発明は、ドレインを中央にしてゲ
ート電極、ソース電極を環状に設けるようにしたので、
ドレイン側の容量を減少させ、高速化を可能とし、かつ
目ずれによる特性の整合性の悪化を少くした半導体装置
が得られるという効果がある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）乃至第５図（ａ）　、　（ｂ）は
それぞれ本発明の第１乃至第５の実施例の平面図及び等
価回路図、第６図（ａ）　、　（ｂ）は従来のＣＭＯ８
反転回路の一例の平面図及び等価回路図である。 ｌ・・・・・・ドレイン電極、２・・・・・・ゲート電
極、３・・・・・・ソース電極、４・・・・・・Ｐウェ
ル、５・・・・・・コンタクト。 □＜ｌ’Ｌ：、、−’□ 第２ｖ３ 第３図 （ｂ）

Claims (2)

    【特許請求の範囲】
  1. （１）中央に円形のドレインを配置し、該ドレインの周
    囲に同心円で環状にゲートを配置し、該ゲートの周囲に
    環状にソースを配置した電界効果トランジスタを有する
    ことを特徴とする半導体装置。
  2. （２）ソースが同心円の中心角に合せた欠除部分を有す
    る開環状である特許請求の範囲第（１）項記載の半導体
    装置。
JP60222115A 1985-10-04 1985-10-04 半導体装置 Pending JPS6281054A (ja)

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