JPH088306B2 - 半導体装置 - Google Patents

半導体装置

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JPH088306B2
JPH088306B2 JP2053745A JP5374590A JPH088306B2 JP H088306 B2 JPH088306 B2 JP H088306B2 JP 2053745 A JP2053745 A JP 2053745A JP 5374590 A JP5374590 A JP 5374590A JP H088306 B2 JPH088306 B2 JP H088306B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置に係わり、特に複数のMOSFET
を含む半導体装置に関する。
（従来の技術） 第15図は、従来の半導体装置の平面図である。
同図において、100はフィールド領域であり、このフ
ィールド領域100によってMOSFETを形成する素子領域が
各々分離されている。素子領域には、MOSFETQ100および
Q102が形成され、これらは、ゲート電極101と、これを
挟んでその両側に、それぞれ形成されたソース領域102
およびドレイン領域103とで、それぞれ構成されてい
る。
このように従来は、フィールド領域100により、MOSFE
TQ100とQ102とを互いに分離している。このため、フィ
ールド領域100がチップ上に占める割合が必然的に大き
くなり、複数のMOSFETを備える半導体装置の集積度向上
の妨げになっている。
（発明が解決しようとする課題） この発明は、上記のような点に鑑み為されたもので、
その目的は、複数のFETを備える半導体装置の集積度を
向上させ、高集積度の半導体装置を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明に係る半導体装
置では、半導体基板と、基板に形成された一つの素子領
域と、一つの素子領域を区画し、一つの素子領域の一辺
との境界に第１のフィールド領域端が設定され、一つの
素子領域の前記一辺に相対した他辺との境界に第２のフ
ィールド領域端が設定された素子分離領域と、一つの素
子領域上から素子分離領域上に第１のフィールド領域端
を介して形成された一端部分と、一つの素子領域上から
素子分離領域上に第１のフィールド領域端を介して形成
された他端部分と、一端部分と他端部分とを一つの素子
領域上で互いに接続する接続部分とを有するゲート電極
を有した絶縁ゲート型FETとを具備する。そして、前記
絶縁ゲート型FETを一つの素子領域内に複数設け、前記
ゲート電極と前記第１のフィールド領域端とによって囲
まれた前記一つの素子領域内に、ソース、ドレインの一
方の電極を形成し、前記囲まれた前記一つの素子領域以
外の前記一つの素子領域内に、ソース、ドレインの他方
の電極を前記複数の絶縁ゲート型FETで共通として形成
したことを特徴としている。
また、他の半導体装置では、半導体基板と、基板に形
成された、一つの素子領域と、一つの素子領域を区画
し、一つの素子領域の一辺との境界に第１のフィールド
領域端が設定され、一つの素子領域の前記一辺に相対し
た他辺との境界に第２のフィールド領域端が設定され、
かつ第１のフィールド領域端から第２のフィールド領域
端へ向かう方向に突出された第１の突出部分、および第
２のフィールド領域端から第１のフィールド領域端へ向
かう方向に突出された第２の突出部分を有する素子分離
領域と、一つの素子領域上から素子分離領域上に第１の
フィールド領域端を介して形成された一端部分と、一つ
の素子領域上から素子分離領域の第１の突出部分上にこ
の第１の突出部分に沿った第１のフィールド領域端を介
して形成された他端部分と、一端部分と他端部分とを一
つの素子領域上で互いに接続する接続部分とを有するゲ
ート電極を有した絶縁ゲート型FETとを具備する。そし
て、前記絶縁ゲート型FETを一つの素子領域内に複数設
け、前記ゲート電極と前記第１のフィールド領域端およ
び前記第１の突出部分に沿った前記第１のフィールド領
域端とによって囲まれた前記一つの素子領域内に、ソー
ス、ドレインの一方の電極を形成し、前記囲まれた一つ
の素子領域以外の前記一つの素子領域領域内に、ソー
ス、ドレインの他方の電極を前記複数の絶縁ゲート型FE
Tで共通として形成したことを特徴としている。
また、前記ゲート電極は、第１のゲート幅を有する第
１の領域と、前記第１のゲート幅より広い第２のゲート
幅を有する第２の領域とから構成され、前記第２の領域
は、前記一つの素子領域と前記素子分離領域との両者に
跨がることを特徴としている。
（作用） 上記構成を有する半導体装置であると、ソース、ドレ
インの一方の電極を、素子分離領域の第１のフィールド
領域端と、一つの素子領域上から素子分離領域上に第１
のフィールド領域端を介して形成された一端部分および
他端部分、これら一端部分と他端部分とを一つの素子領
域上で互いに接続する接続部分とを有するゲート電極と
で囲まれた領域内に形成することで、一方の電極どうし
を分離するための素子分離領域を形成することなく、一
方の電極を、一つの素子領域内に得ることができる。
しかも、他方の電極を、前記囲まれた領域以外の一つ
の素子領域内に形成し、かつ複数のFETで共通とするこ
とで、他方の電極どうしを分離するための素子分離領域
も必要ない。
したがって、複数のFETの一方の電極どうし、および
他方の電極どうしを分離するための素子分離領域をそれ
ぞれ形成することなく、一つの素子領域内に、複数のFE
Tの集積することが可能となる。よって、高集積度の半
導体装置を得ることができる。
また、上記構成を有する他の半導体装置でも、上記同
様の作用を得ることができる。
また、ゲート電極は、第１のゲート幅を有する部分
と、第１のゲート幅より広い第２のゲート幅を有する部
分とで構成し、特に第２のゲート幅の部分を、素子領域
と、素子分離領域との両者に跨がせる。そして、FET本
来のチャネル幅は、略第１のゲート幅を有する部分にな
るようにする。
これによって、製造プロセス中、マスクずれが発生し
ても、FETのチャネル幅は第１のゲート幅を有する部分
に略限定されるので、FETの特性変動が防止される。
（実施例） 以下、図面を参照して本発明の実施例について説明す
る。
第１図は、本発明の第１の実施例に係わる半導体装置
の平面図である。
同図に示すように、フィールド領域10により分離され
た素子領域11上には、MOSFETQ10およびQ12が形成されて
いる。
これらのMOSFETQ10およびQ12は、両端部がフィールド
領域10に配設され、中間部が素子領域11上に配設された
略“U"字形状のゲート電極12、このゲート電極12によっ
て素子領域11が囲周されて形成されたソース領域13、お
よびゲート電極12よって囲周された部分以外の素子領域
11に形成されたドレイン領域14とによりそれぞれ構成さ
れている。
すなわち、ソース領域13は、ゲート電極12を同一方向
に２回屈曲させ、かつその両端をフィールド領域端10A
にそれぞれ延在させて得た素子領域閉鎖部に、おのおの
形成される。換言すれば、素子領域の一部に位置するよ
うにゲート電極12でソース領域13をおのおの囲む。これ
によって、MOSFETQ10およびQ12のソース領域13は、互い
に分離される。
また、ドレイン領域14は、上述の閉鎖部以外の素子領
域に形成され、MOSFEQ10およびQ12とで互いに共有され
る。
このような半導体装置によれば、ドレイン領域14を互
いに共有するとともに、ソース領域13を上述の閉鎖部に
形成して互いに分離したMOSFETQ10およびQ12が得られ
る。したがって、ソース領域13を分離するフィールド領
域10を省略でき、フィールド領域10の面積を縮小するこ
とができるため、例えばドレインが共通で、ソースが独
立した複数のMOSFETによって構成される集積回路を高密
度に集積することが可能となる。
なお、第１の実施例では、ソース領域13は、ドレイン
領域と読み替えてもよく、ドレイン領域14は、ソース領
域と読み替えてもよい。また、以後、説明する実施例に
おいても同様である。
第２図（ａ）は、本発明の第２の実施例に係わる半導
体装置の平面図である。第２図（ｂ）は、そのゲート電
極部分を抽出して示した平面図である。
本実施例は、第１図に示したMOSFETを、半導体メモリ
（フォールディッド・ビット線型）におけるCMOS型セン
スアンプ部に適用した例である。その等価回路を第３図
に示す。第３図において、第２図と対応する部分には、
同一の参照符号を付す。
第２図（ａ）および（ｂ）に示すように、フィールド
領域20により分離された素子領域上には、MOSFETQ20な
いしQ34が形成されている。ここで、MOSFETQ20ないしQ2
6はＮチャネル型、MOSFETQ28ないしQ34はＰチャネル型
のMOSFETである。
以後、Ｎチャネル型MOSFETを単にNMOS、Ｐチャネル型
MOSFETを単にPMOSと略して記述する。
これらのMOSFETQ20ないしQ34は、屈曲したゲート電極
22Aないし22Hと、上述したような閉鎖部に形成されたソ
ース領域23Aないし23Hと、ゲート電極12を挟み、ソース
領域23Aないし23Hと対向した部分全体に形成されたドレ
イン領域24Aおよび24Bとにより、それぞれ構成されてい
る。
CMOS型センスアンプの結線状態は、以下の通りであ
る。
シリサイドにより構成されるビット線BL1は、まず、P
MOSQ28のソース領域23Gにコンタクト孔25Aを介して接続
され、次いで、PMOSQ30のゲート電極22Eにコンタクト孔
26Aを介して接続される。さらに、ビット線BL1は、NMOS
Q22のゲート電極22Cにコンタクト孔26Bを介して接続さ
れ、次いで、NMOSQ20のソース領域23Aにコンタクト孔25
Bを介して接続される。
同様に、シリサイドにより構成されるビット線▲
▼は、PMOSQ28のゲート電極22Gにコンタクト孔26Cを
介して接続され、次いで、PMOSQ30のソース領域23Eにコ
ンタクト孔25Cを介して接続される。さらに、ビット線
▲▼は、NMOSQ22のソース領域23Cにコンタクト孔
25Dを介して接続され、次いで、NMOSQ20のゲート電極22
Aにコンタクト孔26Dを介して接続される。
シリサイドにより構成されるビット線BL2は、PMOSQ32
のソース領域23Hにコンタクト孔25Eを介して、PMOSQ34
のゲート電極22Fにコンタクト孔26Fを介して、NMOSQ26
のゲート電極22Dにコンタクト孔26Fを介して、およびNM
OSQ24のソース領域23Bにコンタクト孔25Fを介して、そ
れぞれ接続される。
シリサイドにより構成されるビット線▲▼は、
PMOSQ32のゲート電極22Hにコンタクト孔26Gを介して、P
MOSQ34のソース領域23Fにコンタクト孔25Gを介して、NM
OSQ26のソース領域23Dにコンタクト孔25Hを介して、お
よびNMOSQ24のゲート電極域22Bにコンタクト孔26Hを介
して、それぞれ接続される。
ドレイン領域24Aは、NMOSQ20ないしQ26で全て共通で
あり、アルミニウムから構成される配線GNDにコンタク
ト孔27Aないし27Fを介して接続され、例えば接地され
る。ドレイン領域24Bは、PMOSQ28ないしQ34で全て共通
であり、アルミニウムから構成される配線VCCにコンタ
クト孔27Gないし27Lを介して接続され、例えば高電位電
源Vccに接続されている。
このような構成のCMOS型センスアンプに、第１の実施
例で説明した半導体装置を適用することにより、集積度
の高いCMOS型センスアンプが提供できる。
次に、第２の実施例におけるCMOS型センスアンプの集
積度向上の効果を、第４図を参照して具体的に説明す
る。第４図は、第２図（ａ）の部分的な拡大図である。
第４図において、第２図（ａ）と同一の部分について
は、同一の参照符号を付す。
第４図に示すように、第２の実施例で説明したパター
ンでは、ビット線BLと、これと対になるビット線▲
▼とが占める領域Ｘが、 Ｘ＝2A＋2L＋4B＋α …（１） となる。（１）式において、Ａは、ドレイン領域および
ソース領域に対するコンタクト孔の開孔径を表し、Ｂ
は、そのコンタクト孔を開孔する際の合わせ余裕であ
る。Ｌは、ゲート電極のゲート長を表している。また、
αは、ゲート電極から、ビット線BLがはみ出す量を示し
ている。このαについては、必ずしも必要であるとは限
らない。なぜなら、第１の実施例で説明したMOSFETは、
ソース領域およびドレイン領域に対するコンタクト孔２
つ、すなわち2Aと、例えば"U"の字形状に折り返した２
つのゲート電極、すなわち2Lと、これらに対する４つの
合わせ余裕、すなわち4Bとで、最低限構成できるためで
ある。
ただし、第２図（ａ）に示すセンスアンプのように、
例えばビット線BL1に、２つのMOSFET、Q22と、Q20とが
接続される場合には、レイアウトの関係上、上記のよう
なαを取った方が適切なこともある。
具体的なαのサイズは、コンタクト孔の開孔径Ａと略
同程度である。このようにすることで、第２図（ａ）に
示すようCMOS型センスアンプが得られる。
なお、αを取らないで達成できる２本のビット線BL、
▲▼が占める最低限の領域Xminは、 Xmin＝2A＋2L＋4B …（２） である。
さて、上述のCMOS型センスアンプを、従来のMOSFETで
形成した場合の平面図を第16図に示す。
この場合、２本のビット線BLnと、▲▼とが占
める最低の領域Xmin′は、 Xmin′＝3A＋2L＋4B＋Ｄ＋2C …（３） である。（３）式において、Ａは、ソース領域123、並
びにドレイン領域124に対するコンタクト孔125A、125B
および126の開孔径である。Ｂは、そのコンタクト孔125
A、125Bおよび126を開孔する際の合わせ余裕、Ｌは、ゲ
ート電極122Aおよび122Bのゲート長である。Ｄは、フィ
ールド領域200による素子分離間隔、Ｃは、フィールド
領域200と、コンタクト孔との合わせ余裕である。
（３）式（従来）と、（２）式（本発明）とを比較す
ると、本発明に係わるMOSFETで構成したCMOS型センスア
ンプの方が Ａ＋Ｄ＋2C の分だけ微細価されることが分かる。
デザインルールを、例えば1.0μｍとした場合、これ
らのＡ、Ｂ、Ｃ、Ｄ、Ｌは、 Ａ＝Ｌ＝Ｄ＝1.0μｍ Ｂ＝Ｃ＝0.8μｍ 程度になる。これを、（２）式、（３）式に当てはめて
みると、 Xmin＝2A＋2L＋4B ＝7.2μｍ Xmin′＝3A＋2L＋4B＋Ｄ＋2C ＝10.8μｍ となる。
したがって、第２の実施例で説明したCMOS型センスア
ンプでは、２本のビット線が占める領域一つ当たりにつ
き、大体3.6μｍの縮小が可能である。上述のαを取っ
た場合、α＝0.8μｍと仮定しても、約2.8μｍの縮小が
可能である。
次に、第３の実施例を第５図を参照して説明する。第
５図において、第１図と同一部分については、同一の参
照符号を付し、異なる部分についてのみ説明する。
第５図に示すように、素子領域の角部におけるフィー
ルド領域端10A、およびこれに隣接して存在するフィー
ルド領域端10Bに、ゲート電極12を、一方向に１回屈曲
させることにより、その両端をそれぞれ延在させて素子
領域閉鎖部を得ることもできる（いわゆる、片すみ）。
そして、この閉鎖部にソース領域13を形成し、それ以外
の素子領域にドレイン領域14を形成する。
このようにしても、第１の実施例で説明した効果と同
様な効果を得ることができる。
次に、第４の実施例を第６図を参照して説明する。第
６図において、第４図と同一部分については、同一の参
照符号を付し、異なる部分についてのみ説明する。
上述の第３の実施例は、ゲート電極12の両端を、素子
領域の角部におけるフィールド領域端10A、およびこれ
に隣接するフィールド領域端部10Bに、それぞれ延在さ
せる際、ゲート電極12を１回屈曲させ、閉鎖部を得た。
しかし、第６図に示すように、ゲート電極12を屈曲さ
せず、直線状のゲート電極12を、上記フィールド領域端
10Aおよび10Bに、それぞれ跨がらせる構成によっても、
第３の実施例と同様な閉鎖部を得ることができる。
次に、第５の実施例を第７図を参照して説明する。第
７図において、第１図と同一部分については、同一の参
照符号を付し、異なる部分についてのみ説明する。
第７図に示すように、第５の実施例は、ゲート電極12
の両端に、それぞれ幅の広い領域15が設けられ、かつこ
の領域15は、素子領域に延在されている。
このようにゲート電極12の両端に幅の広い領域15を設
け、かつこれを素子領域に延在させることによって、マ
スクずれにようMOSFETのチャネル幅Ｗの変動が防止でき
るようになる。
本発明の半導体装置が具備するMOSFETでは、第１の実
施例のように、そのゲート電極の両端が略“U"字形状に
屈曲することで同じフィールド領域端に戻る、あるいは
第３、第４の実施例のように、隣接するフィールド領域
端にそれぞれかかる。換言すれば、本発明の半導体装置
が具備するMOSFETのゲート電極は、相対向するフィール
ド領域端にそれぞれかかって、素子領域自体を分割する
ことがない。このため、そのゲート幅（≒チャネル幅）
が素子領域の幅で限定されなくなる。したがって、マス
クずれにより、チャネル幅が変動し、MOSFETの特性の変
動が発生する恐れがある。
この点を改善し、第５の実施例では、本来のゲート幅
をL1とした時、このゲート幅L1より広いゲート幅L2を有
する領域15を設けることにより、チャネル幅を予め限定
している。
ゲート幅L1を有する領域では、充分にチャネルが開
き、充分なソース〜ドレイン間電流IDが流れる。しか
し、ゲート幅L2を有する領域15では、チャネル長が長く
なっていることによって、しきい値VTHが高まり、チャ
ネルが開きにくくなっている。したがって、領域15で
は、ほとんどソース〜ドレイン間電流IDが流れない。結
果的にチャネル幅Ｗは、ゲート電極12中、ゲート幅L1の
部分のみに、略限定できるようになる。
次に、第８図を参照し、第５の実施例のMOSFETのソー
ス〜ドレイン間電流IDを具体的に計算する。第８図にお
いて、第７図と同一の部分については、同一の参照符号
を付す。
まず、第８図に示すように、第５の実施例のMOSFET
を、本来のゲート長Ｌを有する部分（Tr1）と、領域15
にかかる部分（Tr2）との２つのトランジスタに、分割
して考える。
第５の実施例のMOSFETのソース〜ドレイン間電流I
Dは、トランジスタTr1の上記電流ID1と、トランジスタT
r2の上記電流ID2との和となる。
トランジスタTr1の電流ID1は、以下の式で表わすこと
ができる。
ID1＝［Ｗ−2P）/L］・μ・COX ・［（VG−VTH1）・VD −（VD 2/2）］ …（４） ここで、μは表面におけるキャリアの実効的な移動度、
COXは、ゲート酸化膜の容量、VGはゲート〜ソース間電
圧、VTH1はTr1のしきい値、VDはドレイン〜ソース間電
圧である。
同様に、トランジスタTr2の電流ID2は、以下の式で表
わすことができる。
ID2＝［2P/（Ｌ＋2N）］・μ・COX ・［（VG−VTH2）・VD −（VD 2/2）］ …（５） ここで、VTH2はTr2のしきい値である。
したがって、第５の実施例のMOSFETの電流IDは、 ID＝ID1＋ID2 …（６） となる。
（５）式から分かるように、Ｎを大きくとり、しきい
値VTH2を高めると、トランジスタTr2の電流ID2は小さく
なる。
この結果、もしマスクずれが発生し、電流ID2が変動
しても、本来のMOSFETの電流IDは、ほとんど変動しな
い。
なお、マスクずれが発生しても、トランジスタTr1の
ゲート幅は変わらない。このため、トランジスタTr1の
電流ID1は変わることがない。
もちろん、この第５を実施例のようなチャネル幅Ｗ限
定の手法は、第９図に図示するように、第３の実施例に
適用することもできるし、第10図に図示するように、第
４の実施例に適用することもできる。
なお、第９図および第10図において、第７図と同一の
部分には同一の参照符号を付している。
次に、第11図を参照し、第６の実施例について説明す
る。第11図において、第１図と同一部分については、同
一の参照符号を付し、異なる部分についてのみ説明す
る。
第11図に示すように、素子領域上に存在するゲート電
極12の一部に環状の領域を設けることにより、ソース領
域13を形成する閉鎖部をフィールド領域端に接すること
なく、素子領域に島状に形成することも可能である。
また、第６の実施例の場合には、充分に広い幅を有し
たゲート電極12の一部に対し、開孔部を形成するように
して環状の領域を設けている。そして、この環状の領域
が、事実上のMOSFETのゲート電極12として作用する。し
たがって、チャネル幅Ｗは、この環状の領域の部分に必
然的に限定され、マククずれによるチャネル幅変動を防
止できる構成になっている。
また、第12図に示すように、ゲート電極12を、同一方
向に３回屈曲させることにより、上述のような環状の領
域を形成しても良い。この場合、第12図に示すゲート幅
L3の領域において、チャネルが開くが、この部分は、同
一ドレイン領域14上にあって同電位であり、チャネルが
開くことによる不都合はない。したがって、第12図に示
すMOSFETでも、チャネル幅Ｗは、環状の領域の部分に限
定でき、マスクずれによるチャネル幅の変動がなくな
る。
次に、第13図および第14図を参照して、第７の実施例
について説明する。第14図は、第13図中の14−14線に沿
う断面図である。なお、第13図および第14図において、
第２図と同一の箇所については、同一の参照符号を付
し、異なる部分についてのみ説明する。
第13図および第14図に示すように、例えばＰ型シリコ
ン基板32には、Ｎ型ウェル領域34が形成されている。ま
た、Ｐ型シリコン基板32の表面領域には、フィールド領
域20が形成されている。また、装置内の各種配線は、絶
縁膜36、38等で、各々絶縁されている。
第７の実施例では、フィールドインプラ部30Pおよび3
0Nが、フィールド領域端20Aから離れている。
ここで、フィールドインプラ部30Pおよび30Nとは、反
転防止用の不純物がイオン注入される箇所を指す。
このようにフィールドインプラ部30Pおよび30Nを、フ
ィールド領域端20Aから離してやることによって、本発
明の半導体装置が具備するMOSFETのチャネル幅Ｗの減
少、あるいはチャネル幅の変動を抑制することができ
る。
通常、フィールドインプラは、フィールド領域20の形
成予定部全体に行なう。しかしながら、その後の製造プ
ロセスの熱履歴によって、反転防止用の不純物が、特に
横方向拡散で素子領域に対して拡散する。これは、素子
領域に形成されるMOSFETの実効チャネル幅Weffの減少を
招く。この問題は、特に反転防止用の不純物が、拡散係
数の高いボロンである時、著しい。
本発明の半導体装置が具備するMOSFETでは、上述のよ
うな実効チャネル幅Weffの減少の影響が顕著に現れる恐
れがある。
例えば第８図に示すMOSFETで、上述した素子領域への
拡散が、特にトランジスタTr2の領域を超え、トランジ
スタTr1の領域まで及んだとする。こうなると、上述の
拡散によってトランジスタTr2のしきい値VTH2が高まる
ばかりでなく、トランジスタTr1の一部のしきい値VTH1
も高まってしまう。この結果、MOSFETの実効チャネル幅
Weffが減少する。
トランジスタTr1の領域に及んだ横方向の拡散長をＱ
とした場合、トランジスタTr1の実効チャネル幅W
effは、 Weff＝（Ｗ−2P）−2Q …（７） となる。
また、第７図に示すような２つの略“U"字形状のMOSF
ETが相対向して存在する半導体装置に、さらにマスクず
れＭが発生したとする。この時、２つのMOSFETの、それ
ぞれの実効チャネル幅Weff1、Weff2は、以下のようにな
る。
Weff1＝（Ｗ−2P−2Q）−2M …（８） Weff2＝（Ｗ−2P−2Q）＋2M …（９） この結果、２つのMOSFETの、それぞれのソース〜ドレ
イン間電流IDA、IDBには、大きな差が発生する。そし
て、例えばセンスアンプのような比較動作を行なう回路
に適さないものとなってしまう。
そこで、第12図および第13図に示すように、製造プロ
セスにおける熱履歴を考慮し、予めフィールドインプラ
をフィールド領域端部から離して行なう。これには、例
えばフィールド領域20（図によっては10）形成のための
LOCOS工程における熱酸化以前に、例えばホトレジスト
等で、フィールドインプラ部を限定しておけばよい。
これによって、上述した問題を改善できる。そして、
形成される全てのMOSFETの実効チャネル幅Weffを等しく
でき、例えばセンスアンプのような比較動作を行なう回
路に最適なMOSFETを提供できるようになる。しかも、本
発明では、このような実効チャネル幅Weffの変動が少な
いMOSFETを、高密度に集積した半導体装置が提供でき
る。
なお、本発明は、何も上述した実施例に限定されるも
のではなく、その主旨を逸脱しない範囲で種々変更して
利用可能である。例えば実施例中で説明した各種MOSFET
は、CMOS型センスアンプばかりでなく、マルチプレクサ
回路、デマルチプレクサ回路等様々な回路に、上述した
効果をもって適用できることはいうまでもない。
また、その構造上でも、MOS型のみならず、MES型等に
種々変更して使用することも、もちろん可能である。
［発明の効果］ 以上説明したように、本発明によれば複数のMOSFETの
備える半導体装置の集積度向上が図られ、高集積度の半
導体装置が提供できる。
【図面の簡単な説明】
第１図は第１の実施例に係わるMOSFETの平面図、第２図
（ａ）は第２の実施例に係わるCMOS型センスアンプの平
面図、第２図（ｂ）は上記CMOS型センスアンプのゲート
電極部分を抽出して示した平面図、第３図はCMOS型セン
スアンプの等価回路図、第４図は第２図（ａ）の部分的
に拡大した平面図、第５図は第３の実施例に係わるMOSF
ETの平面図、第６図は第４の実施例に係わるMOSFETの平
面図、第７図は第５の実施例に係わるMOSFETの平面図、
第８図は第５の実施例に係わるMOSFETのソース〜ドレイ
ン間電流を説明するための図、第９図は第５の実施例の
変形に係わるMOSFETの平面図、第10図は第５の実施例の
その他の変形に係わるMOSFETの平面図、第11図は第６の
実施例に係わるMOSFETの平面図、第12図は第６の実施例
の変形に係わるMOSFETの平面図、第13図は第７の実施例
に係わるCMOS型センスアンプの平面図、第14図は第13図
中の14−14線に沿う断面図、第15図は従来のMOSFETの平
面図、第16図は従来のMOSFETで構成したCMOS型センスア
ンプの平面図。 10……フィールド領域、10A、10B……フィールド領域
端、12……ゲート電極、13……ソース領域、14……ドレ
イン領域、15……ゲート幅の広い領域、30P、30N……フ
ィールドインプラ部。Q10〜Q34……MOSFET。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/092 27/108 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｇ 27/10 ３２５ Ｖ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 前記基板に形成された、一つの素子領域と、 前記一つの素子領域を区画し、前記一つの素子領域の一
    辺との境界に第１のフィールド領域端が設定され、前記
    一つの素子領域の前記一辺に相対した他辺との境界に第
    ２のフィールド領域端が設定された素子分離領域と、 前記一つの素子領域上から前記素子分離領域上に前記第
    １のフィールド領域端を介して形成された一端部分と、
    前記一つの素子領域上から前記素子分離領域上に前記第
    １のフィールド領域端を介して形成された他端部分と、
    前記一端部分と前記他端部分とを前記一つの素子領域上
    で互いに接続する接続部分とを有するゲート電極を有し
    た絶縁ゲート型FETとを具備し、 前記絶縁ゲート型FETを一つの素子領域内に複数設け、
    前記ゲート電極と前記第１のフィールド領域端とによっ
    て囲まれた前記一つの領域素子内に、ソース、ドレイン
    の一方の電極を形成し、前記囲まれた前記一つの素子領
    域以外の前記一つの素子領域内に、ソース、ドレインの
    他方の電極を前記複数の絶縁ゲート型FETで共通として
    形成したことを特徴とする半導体装置。
  2. 【請求項２】前記一つの素子領域上から前記素子分離領
    域上に前記第２のフィールド領域端を介して形成された
    一端部分と、前記一つの素子領域上から前記素子分離領
    域上に前記第２のフィールド領域端を介して形成された
    他端部分と、前記一端部分と前記他端部分とを前記一つ
    の素子領域上で互いに接続する接続部分とを有するゲー
    ト電極を有した他の絶縁ゲート型FETをさらに具備し、 前記他の絶縁ゲート型FETを一つの素子領域内に複数設
    け、前記ゲート電極と前記第２のフィールド領域端とに
    よって囲まれた前記一つの素子領域内に、ソース、ドレ
    インの一方の電極を形成し、前記囲まれた前記一つの素
    子領域以外の前記一つの素子領域内に、ソース、ドレイ
    ンの他方の電極を前記複数の絶縁ゲート型FETと前記複
    数の他の絶縁ゲート型FETとで共通として形成したこと
    を特徴とする請求項（１）に記載の半導体装置。
  3. 【請求項３】電流通路の一端を一つのビット線に接続
    し、電流通路の他端を電源端子に接続し、ゲートを前記
    一つのビット線と対をなす他のビット線に接続した第１
    の絶縁ゲート型FETと、電流通路の一端を前記他のビッ
    ト線に接続し、電流通路の他端を前記電源端子に接続
    し、ゲートを前記一つのビット線に接続した第２の絶縁
    ゲート型FETとを含み、前記第１の絶縁ゲート型FETは、
    前記絶縁ゲート型FETで構成され、前記第２の絶縁ゲー
    ト型FETは、前記他の絶縁ゲート型FETで構成されたセン
    スアンプを、前記一つの素子領域内に複数設けたことを
    特徴とする請求項（２）に記載の半導体装置。
  4. 【請求項４】半導体基板と、 前記基板に形成された、一つの素子領域と、 前記一つの素子領域を区画し、前記一つの素子領域の一
    辺との境界に第１のフィールド領域端が設定され、前記
    一つの素子領域の前記一辺に相対した他辺との境界に第
    ２のフィールド領域端が設定され、かつ前記第１のフィ
    ールド領域端から前記第２のフィールド領域端へ向かう
    方向に突出された第１の突出部分、および前記第２のフ
    ィールド領域端から前記第１のフィールド領域端へ向か
    う方向に突出された第２の突出部分を有する素子分離領
    域と、 前記一つの素子領域上から前記素子分離領域上に前記第
    １のフィールド領域端を介して形成された一端部分と、
    前記一つの素子領域上から前記素子分離領域の第１の突
    出部分上にこの第１の突出部分に沿った前記第１のフィ
    ールド領域端を介して形成された他端部分と、前記一端
    部分と前記他端部分とを前記一つの素子領域上で互いに
    接続する接続部分とを有するゲート電極を有した絶縁ゲ
    ート型FETとを具備し、 前記絶縁ゲート型FETを一つの素子領域内に複数設け、
    前記ゲート電極と前記第１のフィールド領域端および前
    記第１の突出部分に沿った前記第１のフィールド領域端
    とによって囲まれた前記一つの素子領域内に、ソース、
    ドレインの一方の電極を形成し、前記囲まれた前記一つ
    の素子領域以外の前記一つの素子領域領域内に、ソー
    ス、ドレインの他方の電極を前記複数の絶縁ゲート型FE
    Tで共通として形成したことを特徴とする半導体装置。
  5. 【請求項５】前記一つの素子領域上から前記素子分離領
    域上に前記第２のフィールド領域端を介して形成された
    一端部分と、前記一つの素子領域上から前記素子分離領
    域の第２の突出部分上にこの第２の突出部分に沿った前
    記第２のフィールド領域端を介して形成された他端部分
    と、前記一端部分と前記他端部分とを前記一つの素子領
    域上で互いに接続する接続部分とを有するゲート電極を
    有した他の絶縁ゲート型FETを、さらに具備し、 前記他の絶縁ゲート型FETを一つの素子領域内に複数設
    け、前記ゲート電極と前記第２のフィールド領域端とに
    よって囲まれた前記一つの素子領域内に、ソース、ドレ
    インの一方の電極を形成し、前記囲まれた前記一つの素
    子領域以外の前記一つの素子領域領域内に、ソース、ド
    レインの他方の電極を前記複数の絶縁ゲート型FETと前
    記複数の他の絶縁ゲート型FETとで共通として形成した
    ことを特徴とする請求項（４）に記載の半導体装置。
  6. 【請求項６】前記一端部分と、前記他端部分と、前記接
    続部分とを有するゲート電極は、一つの導電体膜パター
    ンであることを特徴とする請求項（１）乃至請求項
    （５）いずれか一項に記載の半導体装置。
  7. 【請求項７】前記ゲート電極は、第１のゲート幅を有す
    る第１の領域と、前記第１のゲート幅より広い第２のゲ
    ート幅を有する第２の領域とを有し、前記第２の領域
    は、前記一つの素子領域と前記素子分離領域との両者に
    跨がることを特徴とする請求項（）乃至請求項（６）の
    いずれか一項に記載の半導体装置。
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