JP4790166B2 - 保護トランジスタ - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims description 78
- 229910021332 silicide Inorganic materials 0.000 claims description 65
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 65
- 230000015556 catabolic process Effects 0.000 claims description 60
- 239000004065 semiconductor Substances 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 141
- 210000000746 body region Anatomy 0.000 description 75
- 239000012535 impurity Substances 0.000 description 64
- 238000010586 diagram Methods 0.000 description 16
- 239000000969 carrier Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 230000005611 electricity Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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Description
【発明の属する技術分野】
本発明は、半導体装置の静電破壊防止のためのMOSトランジスタによる保護トランジスタに関するものである。
【0002】
【従来の技術】
半導体の微細加工技術の発展により、LSIのさらなる高集積化、高速化が実現されているが、近年、高速化、低消費電力化に優れたSOI(Sillcon On Insulator)デバイスが注目されている。SOIは、埋め込み酸化膜(BOX膜:Buried OXide膜)の上に500[Å]ほどの薄いシリコン層があり、BOX膜とフィールド酸化膜により素子が完全に分離されている。
【0003】
SOIデバイスのMOSトランジスタは、上記の完全素子分離により寄生容量が低減され、また薄いシリコン層によりチャネル領域が完全または部分的に空乏化し、急峻なサブスレッショルド特牲が得られることで、高速、低消費電力化を実現している。また、信頼性の面では、寄生バイポーラが形成されないので、ラッチアップを起こさないというメリットがある。しかし、SOIのMOSトランジスタは、薄いシリコン層、小さい接合面積を持つ構造のため、静電気サージによる熱破壊には非常に弱い。このため、SOIデバイスでは、デバイスの静電気耐性をいかにして確保するかが重要である。
【0004】
SOIデバイスの静電気耐性の確保のために、一般に保護トランジスタによる保護回路が設けられる。保護トランジスタは、ゲートをソース電位に固定した常時OFFのMOSトランジスタであり、SOIデバイスの入出力端子に挿入され、入出力端子から静電気サージが侵入したときにブレークダウンし、静電気サージをグランドまたは電源に逃がすことによって、SOIデバイスを静電気サージから保護し、デバイスの静電気破壊を防止する。
【0005】
図6はSOIデバイスのNMOSトランジスタのレイアウト図である。図7において、(a)は上面図、(b)は(a)のA−B間の断面図、(c)は(a)のC−D間の断面図であり、200はNMOSトランジスタが形成されるアクティブ領域、200Eはアクティブ端領域、205はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域200において、201はN型不純物拡散層(ソースおよびドレイン)、201MはN型不純物拡散層201に形成されたサリサイド(SALICIDE:Self-Alignd Sllicide)層、202はP型ボディ領域(チャネルが形成される領域)、203はゲート電極、204はコンタクトホール、206はBOX膜、207はゲート酸化膜、208は層間絶縁膜である。
【0006】
また、図7はSOIデバイスのNMOS保護トランジスタのレイアウト図であり、従来の保護トランジスタの一例である。図7において、(a)は上面図、(b)は(a)のA−B間の断面図、(c)は(a)のC−D間の断面図であり、100はNMOS保護トランジスタが形成されるアクティブ領域、100Eはアクティブ領域100の端部領域(アクティブ端領域)、105はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域100において、101はN型不純物拡散層(ソースおよびドレイン)、101MはN型不純物拡散層101のコンタクトホール配列領域にのみ形成されたシリサイド層、102はP型ボディ領域(チャネルが形成される領域)、103はゲート電極、104は上記コンタクトホール配列領域に設けられたコンタクトホール、106はBOX膜、107はゲート酸化膜、108は層間絶縁膜である。
【0007】
SOIのMOSトランジスタでは、ハンプ現象が問題になる。ハンプ現象とは、素子分離工程によってアクティブ端領域200E(N型不純物拡散層201およびP型ボディ領域202の端部領域)のシリコン層が非常に薄くなり、アクティブ端領域200Eにおいての閾値電圧がアクティブ領域200の中間領域(アクティブ端領域200Eを除いた領域)の閾値電圧よりも低くなることで、サブスレショルド特性が不連続カーブになるとともに、オフリーク電流が増大する現象である。
【0008】
図8は図6のNMOSトランジスタにおいてのハンプ現象を説明する図であり、(a)はサブスレショルド特性、(b)はアクティブ端領域においての閾値電圧のゲート幅依存特性である。図8(a)において、Sはハンプ成分がないときのNMOSトランジスタのサブスレショルド特性、SHはハンプ成分のサブスレショルド特性である。
【0009】
素子分離工程において、図6(b)のように、非アクティブ領域205のフィールド酸化膜がアクティブ領域200側に食い込み、アクティブ端領域200Eのシリコン層が薄くなり、さらにその上部の酸化膜がPAD酸化膜のオーバーエッチングで薄くなる。このアクティブ端領域200Eにおいては、ゲートバイアスでP型ボディ領域202に形成されるチャネルが空乏化しやすく、閾値電圧が低くなる。これにより、図8(a)のハンプ成分を含まないNMOSトランジスタのサブスレショルド特性Sが、ハンプ成分のサブスレショルド特性SH側にシフトし、NMOSトランジスタのサブスレッショルド特性は、ハンプ成分を含んだ不連続カーブのサブスレッショルド特性となり、NMOSトランジスタのオフリーク電流も増大する。アクティブ端領域においての閾値電圧は、図8(b)のようにゲート幅が狭いほど低くなるため、ゲート幅が狭いNMOSトランジスタほど、サブスレッショルド特性においてハンプ成分が支配的となる。
【0010】
上記のハンプ現象を抑制するために、チャネルストップイオン注入によってアクティブ端領域においての閾値電圧を上昇させる技術が一般に採用されている。チャネルストップイオン注入は、アクティブ端領域(不純物拡散層およびボディ領域の端部領域)に、ボディ領域とは同じ導電型であって不純物拡散層(ソースおよびドレイン)とは逆導電型のイオン(NMOSトランジスタではボロン、PMOSトランジスタではリンが一般的)を注入するものである。このチャネルストップイオン注入によってアクティブ端領域においてのボディ領域の不純物濃度が高くなるので、アクティブ端領域の閾値電圧が高くなり、ハンプ現象を抑制するとができる。
【0011】
また、一般にSOIのMOSトランジスタでは、不純物拡散層(ソースおよびドレイン)の抵抗を下げるために、不純物拡散層の表層にサリサイド層を形成する技術が採用されている(図6では、N型不純物拡散層201の表層にサリサイド層201Mを形成している)。サリサイド層は、ゲート電極についての自己整合によって不純物拡散層(ソースおよびドレイン)の表層に形成されるシリサイド層である。不純物拡散層に導電性の高いシリサイド層を自己整合形成することによって、不純物拡散層の抵抗を下げることができる。
【0012】
図7のNMOS保護トランジスタにおいても、図6のNMOSトランジスタと同じように、アクティブ端領域100E(N型不純物拡散層101およびP型ボディ領域102の端部領域)のシリコン層が薄くなり(図7(b)参照)、チャネルストップイオン注入がなされる。しかし、図7のNMOS保護トランジスタでは、図6のNMOSトランジスタのようにN型不純物拡散層にサリサイド層(ゲート電極に自己整合したシリサイド層)を形成するのではなく、N型不純物拡散層101の表層の内、コンタクトホール104が配列されるコンタクトホール配列領域にのみシリサイド層101Mを形成しており、ゲート電極103およびその下のP型ボディ領域102とシリサイド層101Mの間のN型不純物拡散層101の領域は、非シリサイド領域になっている。これは、静電気サージが低抵抗なシリコン層の界面を流れて実効接合面積が小さくなることで、保護トランジスタの静電気破壊耐性が低下するのを防止するためである。
【0013】
【発明が解決しようとする課題】
しかしながら、上記従来の保護トランジスタでは、アクティブ端領域において静電気サージによる熱破壊が起こりやすくなり、保護トランジスタ自体の静電気破壊耐性が低下してしまうという課題があった。上記のチャネルストップイオン注入によって保護トランジスタのボディ領域のアクティブ端領域においての不純物濃度が高くなると、アクティブ端領域のブレークダウン電圧が低下するため、静電気サージが侵入したときにアクティブ端領域が中間領域よりも先にブレークダウンしてしまう、つまり、静電気サージに対するアクティブ端領域の応答性が中間領域よりも早くなってしまう。アクティブ端領域は、シリコン層が薄く、接合面積が小さく、中間領域よりも先にブレークダウンするので、ブレークダウン電流の集中によって熱破壊されやすいのである。
【0014】
本発明は、上記従来の課題を解決するためになされたものであり、保護トランジスタの静電破壊耐性を向上させること、つまり静電破壊耐性の高い保護トランジスタを提供することを目的とするものである。
【0015】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項1記載の保護トランジスタは、
半導体層のアクティブ領域にソース/ドレインとなる第1導電型拡散層およびゲート電極下のチャネル形成領域となる第2導電型領域を形成し、上記第1導電型拡散層のコンタクトホール配列領域にのみシリサイド層を形成したMOSトランジスタからなる、半導体装置の静電気破壊防止のための保護トランジスタにおいて、
上記アクティブ領域の端部領域においての当該ゲート電極と上記シリサイド層との間隔を、上記アクティブ領域の中間領域(上記端部領域を除いた領域)においての当該ゲート電極と上記シリサイド層との間隔よりも大きくした
ことを特徴とする。
【0016】
請求項2記載の保護トランジスタは、
半導体層のアクティブ領域にソース/ドレインとなる第1導電型拡散層およびゲート電極下のチャネル形成領域となる第2導電型領域を形成し、上記第1導電型拡散層のコンタクトホール配列領域にのみシリサイド層を形成したMOSトランジスタからなる、半導体装置の静電気破壊防止のための保護トランジスタにおいて、
上記アクティブ領域の端部領域においてのゲート長を、上記アクティブ領域の中間領域(上記端部領域を除いた領域)においてのゲート長よりも大きくした
ことを特徴とする。
【0017】
上記請求項2記載の保護トランジスタにおいては、
上記第2導電型領域の端部を、上記第1導電型拡散層のコンタクトホール配列領域の端部よりも非アクティブ領域側に突出させることもできる。
【0019】
【発明の実施の形態】
実施の形態1
図1は本発明の実施の形態1の保護トランジスタのレイアウト図である。図1において、10はMOSトランジスタが形成されるアクティブ領域、10Eはアクティブ領域10の端部領域(ゲート幅側の端部領域、アクティブ端領域)、15はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域10において、11は不純物拡散層(第1導電型拡散層、ソースおよびドレイン)、11Mは不純物拡散層11のコンタクトホール配列領域にのみ形成されたシリサイド層、12はボディ領域(第2導電型領域、チャネル形成領域)、13はゲート電極、14は上記コンタクトホール配列領域に設けられるコンタクトホールである。
【0020】
上記の第1導電型がN型、上記第2導電型がP型のときには、図1の実施の形態1の保護トランジスタはNチャネルMOS(NMOS)トランジスタであり、不純物拡散層11はN型不純物拡散層、ボディ領域12はP型ボディ領域である。逆に、上記の第1導電型がP型、上記第2導電型がN型のときには、図1の実施の形態1の保護トランジスタはPチャネルMOS(PMOS)トランジスタであり、不純物拡散層11はP型不純物拡散層、ボディ領域12はN型ボディ領域である。
【0021】
この実施の形態1の保護トランジスタは、不純物拡散層11のコンタクトホール配列領域にのみ、非アクティブ領域15との境界に至るようにシリサイド層11Mを形成し、アクティブ端領域10Eにおいてシリサイド層11Mを細らせ(つまり、コンタクトホール配列領域の端部領域においてシリサイド層11Mを細らせ)、アクティブ端領域10Eにおいてのシリサイド層11Mとゲート電極13の間隔(シリサイド層11Mとボディ領域12の間の非シリサイド領域の長さ)NLEを、アクティブ領域10の中間領域(アクティブ端領域10Eを除いた領域)においてのシリサイド層11Mとゲート電極13の間隔NLIよりも大きくしたことを特徴とする。
【0022】
実施の形態1のNMOS保護トランジスタおよびPMOS保護トランジスタは、半導体装置の静電破壊防止のための保護回路を構成する。図2は本発明の実施の形態1のNMOS保護トランジスタおよびPMOS保護トランジスタによって構成した保護回路を説明する図であり、(a)は回路図、(b)は断面構造図である。この図2の保護回路は、SOI(Silicon On Insulator)デバイスの保護回路である。
【0023】
図2の保護回路において、NMOS保護トランジスタ1のドレイン1D(シリサイド層を設けたN型不純物拡散層)およびPMOS保護トランジスタ2のドレイン2D(シリサイド層を設けたP型不純物拡散層)は、半導体装置の信号入出力端子(入力端子または出力端子)VIOに接続されている。また、NMOS保護トランジスタ1のソース1S(シリサイド層を設けたN型不純物拡散層)およびゲート電極1Gは半導体装置のグランド端子VSSに接続されており、PMOS保護トランジスタ2のソース2S(シリサイド層を設けたP型不純物拡散層)およびゲート電極2Gは半導体装置の電源端子VDD(正電位)に接続されている。なお、ゲート電極1G下のP型ボディ領域1Pおよびゲート電極2G下のN型ボディ領域2Nは、通常フローティングである。
【0024】
図2において、信号入出力端子VIOに正電位の静電気サージが侵入したときには、NMOS保護トランジスタ1において、P型ボディ領域1Pとドレイン1DのPN接合がブレークダウンし、P型ボディ領域1Pおよびソース1Sを介してブレークダウン電流をグランド端子VSSに流すことによって、静電気サージをグランドに逃がし、半導体装置を静電気サージから保護する。また、信号入出力端子VIOに負電位の静電気サージが侵入したときには、PMOS保護トランジスタ2において、N型ボディ領域2Nとドレイン2DのPN接合がブレークダウンし、N型ボディ領域2Nおよびソース2Sを介してブレークダウン電流を信号入出力端子VIOに流すことによって、静電気サージを電源に逃がし、半導体装置を静電気破壊から保護する。
【0025】
この実施の形態1では、アクティブ端領域10Eにおいてのシリサイド層11Mとゲート電極13の間隔(非シリサイド領域の長さ)NLEを、アクティブ領域10の中間領域においての間隔NLIよりも大きくしているので、アクティブ端領域10Eにおいてのドレイン抵抗が、アクティブ領域10の中間領域においてのドレイン抵抗よりも大きくなっている。このため、アクティブ端領域10Eにおいて、従来よりもブレークダウンを起こしにくい構造になっている。
【0026】
これにより、チャネルストップイオン注入によってボディ領域12の端部領域においてのキャリア濃度が高くなっても、アクティブ端領域10Eのブレークダウン電圧がアクティブ領域10の中間領域のブレークダウン電圧よりも低くなるのを回避することができ、ブレークダウンしたときにアクティブ端領域10Eに流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができる。
【0027】
なお、不純物拡散層11のコンタクトホール配列領域の端部領域にシリサイド層を設けない構造としても、従来よりも静電気破壊耐性を向上させることができるが、この構造では、実効ゲート幅が従来よりも狭くなる。実施の形態1では、コンタクトホール配列領域の端部領域にもシリサイド層11Mを設けている(細らせせたシリサイド層11Mを非アクティブ領域15に至るように設けている)ので、端部領域にシリサイド層を設けない構造よりも、実効ゲート幅を大きくすることができる。
【0028】
以上のように実施の形態1によれば、アクティブ端領域10Eにおいてのゲート電極13とシリサイド層11Mとの間隔NLEを、アクティブ領域10の中間領域(アクティブ端領域10Eを除いた領域)においてのゲート電極13とシリサイド層11Mとの間隔NLIよりも大きくしたことにより、ブレークダウンしたときにアクティブ端領域10Eに流れるサージ電流を低減できるので、保護トランジスタの静電気破壊耐性を従来よりも向上させることができる。
【0029】
なお、上記実施の形態1では、シリサイド層11Mをアクティブ端領域10Eにおいて細らせることによって(つまり、シリサイド層11Mをコンタクトホール配列領域の端部領域において細らせることによって)、アクティブ端領域10Eにおいてのシリサイド層11Mとゲート電極13の間隔NLEをアクティブ領域内部表面においての間隔NLIよりも大きくしているが、上記のNLEが上記のNLIよりも大きくなるようにシリサイド層11Mが形成されていれば、静電気破壊耐性を向上させることが可能であり、例えばシリサイド層11Mをアクティブ領域端部10Eにおいてゲート電極13から遠ざかる側に屈曲させて形成することも可能である。
【0030】
実施の形態2
図3は本発明の実施の形態2の保護トランジスタのレイアウト図である。図3において、20はMOSトランジスタが形成されるアクティブ領域、20Eはアクティブ領域20の端部領域(ゲート幅側の端部領域、アクティブ端領域)、25はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域20において、21は不純物拡散層(第1導電型拡散層、ソースおよびドレイン)、21Mは不純物拡散層21のコンタクトホール配列領域にのみ形成されたシリサイド層、22はボディ領域(第2導電型領域、チャネル形成領域)、23はゲート電極、24は上記コンタクトホール配列領域に設けられるコンタクトホールである。
【0031】
上記の第1導電型がN型、上記第2導電型がP型のときには、図3の実施の形態2の保護トランジスタはNMOSトランジスタであり、不純物拡散層21はN型不純物拡散層、ボディ領域22はP型ボディ領域である。逆に、上記の第1導電型がP型、上記第2導電型がN型のときには、図3の実施の形態2の保護トランジスタはPMOSトランジスタであり、不純物拡散層21はP型不純物拡散層、ボディ領域22はN型ボディ領域である。
【0032】
この実施の形態2の保護トランジスタは、不純物拡散層21のコンタクトホール配列領域にのみ、非アクティブ領域25との境界に至るようにシリサイド層21Mを形成し、アクティブ端領域20Eにおいてゲート電極23およびボディ領域22を太らせ、アクティブ端領域20Eにおいてのゲート長(ボディ領域22の長さ)GLEを、アクティブ領域20の中間領域(アクティブ端領域20Eを除いた領域)においてのゲート長(ボディ領域22の長さ)GLIよりも大きくしたことを特徴とする。
【0033】
実施の形態2のNMOS保護トランジスタおよびPMOS保護トランジスタも、上記実施の形態1の図2のような半導体装置の静電破壊防止のための保護回路を構成し、正電位または負電位の静電気サージが侵入したときに、NMOS保護トランジスタまたはPMOS保護トランジスタがブレークダウンして静電気サージをグランドまたは電源に逃がし、半導体装置を静電気破壊から保護する。
【0034】
この実施の形態2では、アクティブ端領域20Eにおいてのゲート長(ボディ領域22の長さ)GLEを、アクティブ領域20の中間領域においてのゲート長(ボディ領域22の長さ)GLIよりも大きくしているので、ボディ領域22の端部領域において再結合するキャリアが、ボディ領域22の中間領域において再結合するキャリアよりも増大し、ボディ領域22の端部領域に注入されたキャリアがソースの端部領域に到達する確率が、ボディ領域22の中間領域に注入されたキャリアがソースの中間領域に到達する確率よりも低くなる。このため、アクティブ端領域20Eにおいて、従来よりもブレークダウンを起こしにくい構造になっている。
【0035】
これにより、チャネルストップイオン注入によってボディ領域22の端部領域においてのキャリア濃度が高くなっても、アクティブ端領域20Eのブレークダウン電圧がアクティブ領域20の中間領域のブレークダウン電圧よりも低くなるのを回避することができ、ブレークダウンしたときにアクティブ端領域20Eに流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができる。
【0036】
また、実施の形態2では、ボディ領域22の端部領域において再結合するキャリアがボディ領域22の中間領域において再結合するキャリアよりも増大するので、端部領域においてのオフリーク電流を従来よりも低減することができる。
【0037】
以上のように実施の形態2によれば、アクティブ端領域20Eにおいてのゲート長(ボディ領域22の長さ)GLEを、アクティブ領域20の中間領域(アクティブ端領域20Eを除いた領域)においてのゲート長(ボディ領域22の長さ)GLIよりも大きくしたことにより、ブレークダウンしたときにアクティブ端領域20Eに流れるサージ電流を低減できるので、保護トランジスタの静電気破壊耐性を従来よりも向上させることができる。また、アクティブ端領域20Eにおいてのキャリアの再結合確率が高くなるので、保護トランジスタのオフリーク電流を従来よりも低減することができる。
【0038】
なお、上記実施の形態2において、シリサイド層21Mを上記実施の形態1のシリサイド層11Mのように形成すれば、さらに静電気破壊耐性を向上させることができる。
【0039】
実施の形態3
図4は本発明の実施の形態3の保護トランジスタのレイアウト図である。図4において、30はMOSトランジスタが形成されるアクティブ領域、30Eはアクティブ領域30の端部領域(ゲート幅側の端部領域、アクティブ端領域)、30Fはアクティブ領域30の端部(ゲート幅側の端部、非アクティブ領域との境界、アクティブ端)、35はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域30において、31は不純物拡散層(第1導電型拡散層、ソースおよびドレイン)、31Mは不純物拡散層31のコンタクトホール配列領域にのみ形成されたシリサイド層、32はボディ領域(第2導電型領域、チャネル形成領域)、33はゲート電極、34は上記コンタクトホール配列領域に設けられるコンタクトホールである。また、30FBはアクティブ端30Fの内のボディ領域32の端部(ボディ端(チャネル端))、30FDはアクティブ端30Fの内の不純物拡散層31のコンタクトホール配列領域の端部である。
【0040】
上記の第1導電型がN型、上記第2導電型がP型のときには、図4の実施の形態3の保護トランジスタはNMOSトランジスタであり、不純物拡散層31はN型不純物拡散層、ボディ領域32はP型ボディ領域である。逆に、上記の第1導電型がP型、上記第2導電型がN型のときには、図4の実施の形態3の保護トランジスタはPMOSトランジスタであり、不純物拡散層31はP型不純物拡散層、ボディ領域32はN型ボディ領域である。
【0041】
この実施の形態3の保護トランジスタは、不純物拡散層31のコンタクトホール配列領域にのみ、その端部30FDに至るようにシリサイド層31Mを形成し、ボディ端(チャネル端)30FB、およびゲート電極33近傍の不純物拡散層31の端部を、不純物拡散層31のコンタクトホール配列領域の端部30FDよりも非アクティブ領域35側に延ばして突出させたことを特徴とする。
【0042】
実施の形態3のNMOS保護トランジスタおよびPMOS保護トランジスタも、上記実施の形態1の図2のような半導体装置の静電破壊防止のための保護回路を構成し、正電位または負電位の静電気サージが侵入したときに、NMOS保護トランジスタまたはPMOS保護トランジスタがブレークダウンして静電気サージをグランドまたは電源に逃がし、半導体装置を静電気破壊から保護する。
【0043】
この実施の形態3では、ボディ端(チャネル端)30FBを、不純物拡散層31のコンタクトホール配列領域の端部30FDよりも非アクティブ領域35側に突出させているので、アクティブ端領域30Eにおいてのボディ領域32の突出領域とシリサイド層31Mの間隔(ボディ領域32の突出領域およびその上のゲート電極33とシリサイド層31Mの間の非シリサイド領域の長さ)が、アクティブ領域30の中間領域(アクティブ端領域30Eを除いた領域)においてのボディ領域32とシリサイド層31Mの間隔(ボディ領域32およびゲート電極33とシリサイド層31Mの間の非シリサイド領域の長さ)よりも大きくなっており、アクティブ端領域30Eにおいてのドレイン抵抗が、アクティブ領域30の中間領域においてのドレイン抵抗よりも大きくなっている。このため、アクティブ端領域30Eにおいて、従来よりもブレークダウンを起こしにくい構造になっている。
【0044】
これにより、チャネルストップイオン注入によってボディ領域32の端部領域(突出領域)においてのキャリア濃度が高くなっても、アクティブ端領域30Eのブレークダウン電圧がアクティブ領域30の中間領域のブレークダウン電圧よりも低くなるのを回避することができ、ブレークダウンしたときにアクティブ端領域30Eに流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができる。
【0045】
また、実施の形態3では、ボディ端30FBおよびゲート電極33近傍の不純物拡散層31の端部を、不純物拡散層31のコンタクトホール配列領域の端部30FDよりも非アクティブ領域35側に突出させているので、従来よりも実効ゲート幅を大きくすることができる。
【0046】
以上のように実施の形態3によれば、ボディ端30FBを、不純物拡散層31のコンタクトホール配列領域の端部30FDよりも非アクティブ領域35側に突出させたことにより、ブレークダウンしたときにアクティブ端領域30Eに流れるサージ電流を低減できるので、保護トランジスタの静電気破壊耐性を従来よりも向上させることができる。また、ボディ端30FBおよびゲート電極33近傍の不純物拡散層31の端部を、非アクティブ領域35側に突出させたことにより、従来よりも実効ゲート幅を大きくすることができる。
【0047】
なお、上記実施の形態3において、ボディ端30FBのみを非アクティブ領域35側に突出させた構造とすることも可能である。
【0048】
実施の形態4
図5は本発明の実施の形態4の保護トランジスタのレイアウト図である。図5において、40はMOSトランジスタが形成されるアクティブ領域、40Eはアクティブ領域40の端部領域(ゲート幅側の端部領域、アクティブ端領域)、40Fはアクティブ領域40の端部(ゲート幅側の端部、非アクティブ領域との境界、アクティブ端)、45はフィールド酸化膜が形成される非アクティブ領域である。アクティブ領域40において、41は不純物拡散層(第1導電型拡散層、ソースおよびドレイン)、41Mは不純物拡散層41のコンタクトホール配列領域にのみ形成されたシリサイド層、42はボディ領域(第2導電型領域、チャネル形成領域)、43はゲート電極、44は上記コンタクトホール配列領域に設けられるコンタクトホールである。また、40FBはアクティブ端40Fの内のボディ領域42の端部(ボディ端(チャネル端))、40FDはアクティブ端40Fの内の不純物拡散層41のコンタクトホール配列領域の端部である。
【0049】
この実施の形態4の保護トランジスタは、上記実施の形態2の保護トランジスタの特徴と上記実施の形態3の保護トランジスタの特徴とを兼ね備えたものであり、不純物拡散層41のコンタクトホール配列領域にのみ、その端部40FDに至るようにシリサイド層41Mを形成し、アクティブ端領域40Eにおいてゲート電極43およびボディ領域42を太らせ、アクティブ端領域40Eにおいてのゲート長(ボディ領域42の長さ)GLEを、アクティブ領域40の中間領域(アクティブ端領域40Eを除いた領域)においてのゲート長(ボディ領域42の長さ)GLIよりも大きくするとともに、ボディ端(チャネル端)40FB、およびゲート電極43近傍の不純物拡散層31の端部を、不純物拡散層41のコンタクトホール配列領域の端部40FDよりも非アクティブ領域45側に延ばして突出させたことを特徴とする。
【0050】
実施の形態4のNMOS保護トランジスタおよびPMOS保護トランジスタも、上記実施の形態1の図2のような半導体装置の静電破壊防止のための保護回路を構成し、正電位または負電位の静電気サージが侵入したときに、NMOS保護トランジスタまたはPMOS保護トランジスタがブレークダウンして静電気サージをグランドまたは電源に逃がし、半導体装置を静電気破壊から保護する。
【0051】
この実施の形態4では、アクティブ端領域40Eにおいてのゲート長(ボディ領域42の長さ)GLEを、アクティブ領域40の中間領域においてのゲート長(ボディ領域42の長さ)GLIよりも大きくしているので、ボディ領域42の端部領域において再結合するキャリアが、ボディ領域42の中間領域において再結合するキャリアよりも増大し、ボディ領域42の端部領域に注入されたキャリアがソースの端部領域に到達する確率が、ボディ領域42の中間領域に注入されたキャリアがソースの中間領域に到達する確率よりも低くなる。
【0052】
また、実施の形態4では、ボディ端(チャネル端)40FBを、不純物拡散層41のコンタクトホール配列領域の端部40FDよりも非アクティブ領域45側に突出させているので、アクティブ端領域40Eにおいてのボディ領域42の突出領域とシリサイド層41Mの間隔(ボディ領域42の突出領域およびその上のゲート電極43とシリサイド層41Mの間の非シリサイド領域の長さ)が、アクティブ領域40の中間領域においてのボディ領域32とシリサイド層31Mの間隔(ボディ領域32およびゲート電極33とシリサイド層31Mの間の非シリサイド領域の長さ)よりも大きくなっており、アクティブ端領域40Eにおいてのドレイン抵抗が、アクティブ領域40の中間領域においてのドレイン抵抗よりも大きくなっている。
【0053】
このように実施の形態4では、アクティブ端領域40Eにおいてボディ領域42に注入されたキャリアがソースに到達する確率が、アクティブ領域40の中間領域においてボディ領域42に注入されたキャリアがソースに到達する確率よりも低くなるとともに、アクティブ端領域40Eにおいてのドレイン抵抗が、アクティブ領域40の中間領域においてのドレイン抵抗よりも大きくなっているため、アクティブ端領域40Eにおいて、従来よりもブレークダウンを起こしにくい構造になっている。
【0054】
これにより、チャネルストップイオン注入によってボディ領域42の端部領域においてのキャリア濃度が高くなっても、アクティブ端領域40Eのブレークダウン電圧がアクティブ領域40の中間領域のブレークダウン電圧よりも低くなるのを回避することができ、ブレークダウンしたときにアクティブ端領域40Eに流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができる。
【0055】
また、実施の形態4では、ボディ領域22の端部領域において再結合するキャリアがボディ領域22の中間領域において再結合するキャリアよりも増大するので、端部領域においてのオフリーク電流を従来よりも低減することができる。また、実施の形態4では、ボディ端40FBおよびゲート電極43近傍の不純物拡散層41の端部を、不純物拡散層41のコンタクトホール配列領域の端部40FDよりも非アクティブ領域45側に突出させているので、従来よりも実効ゲート幅を大きくすることができる。
【0056】
以上のように実施の形態4によれば、アクティブ端領域40Eにおいてのゲート長(ボディ領域22の長さ)GLEを、アクティブ領域40の中間領域(アクティブ端領域40Eを除いた領域)においてのゲート長(ボディ領域22の長さ)GLIよりも大きくするとともに、ボディ端40FBを、不純物拡散層41のコンタクトホール配列領域の端部40FDよりも非アクティブ領域45側に突出させたことにより、ブレークダウンしたときにアクティブ端領域40Eに流れるサージ電流を低減できるので、保護トランジスタの静電気破壊耐性を従来よりも向上させることができる。
【0057】
なお、上記実施の形態4において、シリサイド層41Mを上記実施の形態1のシリサイド層11Mのように形成すれば、さらに静電気破壊耐性を向上させることができる。
【0058】
また、上記いずれの実施の形態も、SOIプロセスで製造される半導体装置のみならず、バルクプロセスで製造される半導体装置にも適用可能である。また、上記いずれの実施の形態においても、ゲート電極の素材として、ポリシリコン、ポリサイドなどを適用可能である。
【0059】
【発明の効果】
以上説明したように本発明の請求項1記載の保護トランジスタによれば、アクティブ領域の端部領域においてのゲート電極とシリサイド層との間隔を、アクティブ領域の中間領域においての上記間隔よりも大きくしたことにより、ブレークダウンしたときに上記端部領域に流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができるという効果がある。
【0060】
請求項2記載の保護トランジスタによれば、アクティブ領域の端部領域においてのゲート長を、アクティブ領域の中間領域においてのゲート長よりも大きくしたことにより、ブレークダウンしたときに上記端部領域に流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができるという効果がある。
【0062】
請求項3記載の保護トランジスタによれば、第2導電型領域の端部を、第1導電型拡散層のコンタクトホール配列領域の端部よりも非アクティブ領域側に突出させるとともに、アクティブ領域の端部領域においてのゲート長を、アクティブ領域の中間領域においてのゲート長よりも大きくしたことにより、ブレークダウンしたときにアクティブ領域の端部領域に流れるサージ電流を低減できるので、従来よりも静電気破壊耐性を向上させることができるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態1の保護トランジスタのレイアウト図である。
【図2】図1の保護トランジスタよる保護回路の断面図である。
【図3】本発明の実施の形態2の保護トランジスタのレイアウト図である。
【図4】本発明の実施の形態3の保護トランジスタのレイアウト図である。
【図5】本発明の実施の形態4の保護トランジスタのレイアウト図である。
【図6】SOIデバイスのNMOSトランジスタのレイアウト図である。
【図7】従来の保護トランジスタ(SOIデバイスの従来のNMOS保護トランジスタ)のレイアウト図である。
【図8】図6のNMOSトランジスタにおいてのハンプ現象を説明する図である。
【符号の説明】
10,20,30,40 アクティブ領域、 10E,20E,30E,40E アクティブ領域の端部領域(アクティブ端領域)、 11,21,31,41 不純物拡散層(第1導電型拡散層、ソースおよびドレイン)、 11M,21M,31M,41M シリサイド層、 12,22,32,42 ボディ領域(第2導電型領域、チャネル形成領域)、 13,23,33,43 ゲート電極、 14,24,34,44 コンタクトホール、 15,25,35,45非アクティブ領域(フィールド酸化膜)、 30F,40F アクティブ領域の端部(アクティブ端)、 30FB,40FB ボディ領域の端部(ボディ端)、 30FD,40FD 不純物拡散層のコンタクトホール配列領域の端部。
Claims (4)
- 半導体層のアクティブ領域にソース/ドレインとなる第1導電型拡散層およびゲート電極下のチャネル形成領域となる第2導電型領域を形成し、上記第1導電型拡散層のコンタクトホール配列領域にのみシリサイド層を形成したMOSトランジスタからなる、半導体装置の静電気破壊防止のための保護トランジスタにおいて、
上記アクティブ領域の端部領域においての当該ゲート電極と上記シリサイド層との間隔を、上記アクティブ領域の中間領域(上記端部領域を除いた領域)においての当該ゲート電極と上記シリサイド層との間隔よりも大きくした
ことを特徴とする保護トランジスタ。 - 半導体層のアクティブ領域にソース/ドレインとなる第1導電型拡散層およびゲート電極下のチャネル形成領域となる第2導電型領域を形成し、上記第1導電型拡散層のコンタクトホール配列領域にのみシリサイド層を形成したMOSトランジスタからなる、半導体装置の静電気破壊防止のための保護トランジスタにおいて、
上記アクティブ領域の端部領域においてのゲート長を、上記アクティブ領域の中間領域(上記端部領域を除いた領域)においてのゲート長よりも大きくした
ことを特徴とする保護トランジスタ。 - 上記第2導電型領域の端部を、上記第1導電型拡散層のコンタクトホール配列領域の端部よりも非アクティブ領域側に突出させたことを特徴とする請求項2記載の保護トランジスタ。
- 前記シリサイド層は、前記アクティブ領域と非アクティブ領域との境界に至るように形成されていることを特徴とする請求項1または2記載の保護トランジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001204272A JP4790166B2 (ja) | 2001-07-05 | 2001-07-05 | 保護トランジスタ |
US10/140,075 US6611027B2 (en) | 2001-07-05 | 2002-05-08 | Protection transistor with improved edge structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001204272A JP4790166B2 (ja) | 2001-07-05 | 2001-07-05 | 保護トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003023159A JP2003023159A (ja) | 2003-01-24 |
JP4790166B2 true JP4790166B2 (ja) | 2011-10-12 |
Family
ID=19040769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001204272A Expired - Fee Related JP4790166B2 (ja) | 2001-07-05 | 2001-07-05 | 保護トランジスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6611027B2 (ja) |
JP (1) | JP4790166B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7202538B1 (en) * | 2003-08-25 | 2007-04-10 | National Semiconductor Corporation | Ultra low leakage MOSFET transistor |
JP4559728B2 (ja) * | 2003-12-26 | 2010-10-13 | 株式会社東芝 | 半導体記憶装置 |
JP2005209792A (ja) * | 2004-01-21 | 2005-08-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
KR100582374B1 (ko) * | 2004-09-08 | 2006-05-22 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 및 그 제조 방법 |
KR100680958B1 (ko) * | 2005-02-23 | 2007-02-09 | 주식회사 하이닉스반도체 | 피모스 트랜지스터의 제조방법 |
KR100714307B1 (ko) * | 2005-08-05 | 2007-05-02 | 삼성전자주식회사 | 활성영역 가장자리에 리세스영역을 갖는 반도체 장치 및 그형성방법 |
JP4947964B2 (ja) * | 2005-12-05 | 2012-06-06 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
KR100650867B1 (ko) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | 협채널 금속 산화물 반도체 트랜지스터 |
US7605413B2 (en) * | 2006-06-16 | 2009-10-20 | Taiwan Seminconductor Manufacturing Co., Ltd. | High voltage devices |
JP5529607B2 (ja) * | 2010-03-29 | 2014-06-25 | セイコーインスツル株式会社 | 半導体装置 |
KR102377151B1 (ko) * | 2014-06-27 | 2022-03-23 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
CN105185740B (zh) * | 2015-06-26 | 2019-01-15 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示面板和显示装置 |
CN107564902A (zh) * | 2016-07-01 | 2018-01-09 | 台湾类比科技股份有限公司 | 集成电路及其具自我静电保护的输出缓冲器布局结构 |
FR3069376B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor comprenant une grille elargie |
FR3069374B1 (fr) * | 2017-07-21 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Transistor mos a effet bosse reduit |
FR3069377B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor mos a double blocs de grille a tension de claquage augmentee |
CN109755313B (zh) * | 2017-11-06 | 2024-02-20 | 华润微集成电路(无锡)有限公司 | 用于提高高压启动电路静电释放能力的ldmos器件及电路 |
CN110164978B (zh) * | 2018-02-14 | 2022-06-21 | 联华电子股份有限公司 | 半导体装置以及其制作方法 |
CN112885828A (zh) * | 2019-11-29 | 2021-06-01 | 晶豪科技股份有限公司 | 静电放电保护装置及其布局设计 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2853445B2 (ja) | 1992-04-28 | 1999-02-03 | 日本電気株式会社 | 半導体集積回路 |
JPH09129748A (ja) | 1995-11-06 | 1997-05-16 | Seiko Epson Corp | 半導体装置 |
US6084248A (en) * | 1996-06-28 | 2000-07-04 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
EP0845815A3 (en) * | 1996-11-28 | 1999-03-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, method of designing the same and semiconductor integrated circuit device |
JP4132270B2 (ja) * | 1998-04-20 | 2008-08-13 | 三菱電機株式会社 | 半導体集積回路装置 |
JP2001024195A (ja) * | 1999-07-05 | 2001-01-26 | Nippon Telegr & Teleph Corp <Ntt> | 保護素子 |
-
2001
- 2001-07-05 JP JP2001204272A patent/JP4790166B2/ja not_active Expired - Fee Related
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2002
- 2002-05-08 US US10/140,075 patent/US6611027B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6611027B2 (en) | 2003-08-26 |
JP2003023159A (ja) | 2003-01-24 |
US20030006463A1 (en) | 2003-01-09 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A521 | Written amendment |
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RD02 | Notification of acceptance of power of attorney |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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S533 | Written request for registration of change of name |
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