JP2626139B2 - パワーｍｏｓｆｅｔ - Google Patents
パワーｍｏｓｆｅｔInfo
- Publication number
- JP2626139B2 JP2626139B2 JP2057578A JP5757890A JP2626139B2 JP 2626139 B2 JP2626139 B2 JP 2626139B2 JP 2057578 A JP2057578 A JP 2057578A JP 5757890 A JP5757890 A JP 5757890A JP 2626139 B2 JP2626139 B2 JP 2626139B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- opening
- resistance
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、パワーMOSFETに関し、特に、パワーMOSFET
のオン抵抗を低減する技術に関する。
のオン抵抗を低減する技術に関する。
従来のパワーMOSFETとしては、例えば、第８図〜第10
図に示すようなものが知られている。
図に示すようなものが知られている。
まず、第８図は、VDMOSと呼ばれる縦型構造のパワーM
OSの断面図である。
OSの断面図である。
このデバイスは、Ｐ形のチャネル領域103とＮ形ソー
ス領域104を、ポリSiゲート107をマスクにして順次ドレ
イン領域を成すＮ形半導体基板102中へ拡散することに
よって作られる。
ス領域104を、ポリSiゲート107をマスクにして順次ドレ
イン領域を成すＮ形半導体基板102中へ拡散することに
よって作られる。
近年、微細加工技術の進歩によってセル（基本トラン
ジスタ）密度が向上したことにより、等価的に電流通路
が増加し、それに伴ってオン抵抗が減少し、100V以下の
耐圧のデバイスでは、オン抵抗が1mΩ・cm2を切る低オ
ン抵抗のものが発表されている。このようなデバイスに
関する文献としては、例えば、「“Blanket LPCVD Tung
usten Silicide Technology for Smart Power Applicat
ions":Krishina Shenai et al.IEEE EDL vol.10,No.6,J
une1989」に記載されているものがある。
ジスタ）密度が向上したことにより、等価的に電流通路
が増加し、それに伴ってオン抵抗が減少し、100V以下の
耐圧のデバイスでは、オン抵抗が1mΩ・cm2を切る低オ
ン抵抗のものが発表されている。このようなデバイスに
関する文献としては、例えば、「“Blanket LPCVD Tung
usten Silicide Technology for Smart Power Applicat
ions":Krishina Shenai et al.IEEE EDL vol.10,No.6,J
une1989」に記載されているものがある。
しかし、上記のように微細化が進むと、チャネル抵抗
が減少する半面、チップの厚みの大半をしめる半導体基
板112の抵抗Rsubが無視できなくなってきた。すなわ
ち、オン抵抗Ronはデバイス各部の直列抵抗として、 Ron＝Rch＋Rac＋Repi＋Rsub …（１） ただし、Rch:チャネル抵抗 Rac:アキュムレーション抵抗 Repi:エピタキシャル層の拡り抵抗 Rsub:N+基板の抵抗 で表わされるが、本発明者等の計算によれば、セルサイ
ズが10×10μｍを切るようになると、基板112の抵抗R
subが全体の30〜40％を占めるようになることが判っ
た。
が減少する半面、チップの厚みの大半をしめる半導体基
板112の抵抗Rsubが無視できなくなってきた。すなわ
ち、オン抵抗Ronはデバイス各部の直列抵抗として、 Ron＝Rch＋Rac＋Repi＋Rsub …（１） ただし、Rch:チャネル抵抗 Rac:アキュムレーション抵抗 Repi:エピタキシャル層の拡り抵抗 Rsub:N+基板の抵抗 で表わされるが、本発明者等の計算によれば、セルサイ
ズが10×10μｍを切るようになると、基板112の抵抗R
subが全体の30〜40％を占めるようになることが判っ
た。
なお、上記の値は、ゲート酸化膜厚＝500Å、ゲート
実効電圧＝15V、エピタキシャル層の比抵抗＝0.4Ω・c
m、エピタキシャル層の厚さ＝6.5μｍ、N+基板比抵抗＝
0.04Ω・cm、N+基板の厚さ＝380μｍとして計算した値
である。
実効電圧＝15V、エピタキシャル層の比抵抗＝0.4Ω・c
m、エピタキシャル層の厚さ＝6.5μｍ、N+基板比抵抗＝
0.04Ω・cm、N+基板の厚さ＝380μｍとして計算した値
である。
上記の半導体基板112の抵抗を減らす方法としては、
不純物濃度を上げる方法や厚さを薄くする方法がある
が、前者はエピタキシャル層102の結晶性の悪化という
問題、後者は機械強度の低下によるウエハの割れという
問題があり、いずれも限界にきている。
不純物濃度を上げる方法や厚さを薄くする方法がある
が、前者はエピタキシャル層102の結晶性の悪化という
問題、後者は機械強度の低下によるウエハの割れという
問題があり、いずれも限界にきている。
一方、上記のごとき縦型構造とは異なった構造とし
て、ドレイン電極も半導体基板表面から取り出す構造が
ある。この例が第９図に示されている横型DMOS（Latera
l DMOS、以後LDMOSと記す）である。
て、ドレイン電極も半導体基板表面から取り出す構造が
ある。この例が第９図に示されている横型DMOS（Latera
l DMOS、以後LDMOSと記す）である。
第９図のデバイスにおいては、電流はN+ドレイン領域
101からＮエピタキシャル領域102を経て、チャネル領域
103の反転層を通ってソース領域104へと主に基板表面を
流れるため、基板抵抗の影響は少なくなる。しかし、ド
レイン電極取り出しのために新たにN+領域101を設ける
必要が有ること、および配線数の増加によってセル密度
が低下するという問題がある。従ってLDMOSにおいて
は、セル密度を低下させないようなセル構造（セルパタ
ーン）をとることが重要である。
101からＮエピタキシャル領域102を経て、チャネル領域
103の反転層を通ってソース領域104へと主に基板表面を
流れるため、基板抵抗の影響は少なくなる。しかし、ド
レイン電極取り出しのために新たにN+領域101を設ける
必要が有ること、および配線数の増加によってセル密度
が低下するという問題がある。従ってLDMOSにおいて
は、セル密度を低下させないようなセル構造（セルパタ
ーン）をとることが重要である。
上記のような目的に合った従来のセルパターンとして
第10図に示すメッシュゲート構造が知られている。
第10図に示すメッシュゲート構造が知られている。
第10図の例は、ゲート電極を成すポリSiの一部を正方
形に除去してソース開口部105とドレイン開口部106とを
形成し、かつ両者を互い違いに配置していることが特徴
である。
形に除去してソース開口部105とドレイン開口部106とを
形成し、かつ両者を互い違いに配置していることが特徴
である。
また、ドレイン、ソースの電極配線は斜め方向に走る
ストライプパターンになっている。
ストライプパターンになっている。
ソース開口部105からは公知の拡散自己整合（Diffusi
on Self−Align）技術によってＰ形のチャネル領域103
とＮ形のソース領域104が形成されている。また、ドレ
イン開口部106からは電極接続時に低オーミックコンタ
クトをとるための高濃度Ｎ形不純物がドープされてい
る。
on Self−Align）技術によってＰ形のチャネル領域103
とＮ形のソース領域104が形成されている。また、ドレ
イン開口部106からは電極接続時に低オーミックコンタ
クトをとるための高濃度Ｎ形不純物がドープされてい
る。
なお、第10図においては、見やすくするため、ゲート
電極107、ドレイン電極113Aおよびソース電極116A以外
のパターンは図示を省略しているが、第10図のＸ−Ｘ断
面が第９図に対応するので両図面を参照すれば自ずと理
解されよう。
電極107、ドレイン電極113Aおよびソース電極116A以外
のパターンは図示を省略しているが、第10図のＸ−Ｘ断
面が第９図に対応するので両図面を参照すれば自ずと理
解されよう。
上記第10図の従来例は、ソース、ドレインがセル分割
されているため、効率的にオン抵抗を下げることが出来
るが、ソース開口部105とドレイン開口部106が全く同じ
形状、面積を有しているため、オン抵抗をさらに下げよ
うとする場合には不都合な点がある。
されているため、効率的にオン抵抗を下げることが出来
るが、ソース開口部105とドレイン開口部106が全く同じ
形状、面積を有しているため、オン抵抗をさらに下げよ
うとする場合には不都合な点がある。
すなわち、第９図から判るように、LDMOSのオン抵抗R
onは、Rac、Repi及びRsubの並列抵抗とRchとの和（な
お、Rac、Repi、Rsubは電流の方向が違うため第８図と
は算出方法が異なる）になるので、 で示される。そして、上記（２）式の右辺第１項はソー
ス開口部105の大きさに依存するのに対し、右辺第２項
はドレイン開口部106の大きさに強く依存する。
onは、Rac、Repi及びRsubの並列抵抗とRchとの和（な
お、Rac、Repi、Rsubは電流の方向が違うため第８図と
は算出方法が異なる）になるので、 で示される。そして、上記（２）式の右辺第１項はソー
ス開口部105の大きさに依存するのに対し、右辺第２項
はドレイン開口部106の大きさに強く依存する。
ところが従来のメッシュゲート構造においては、ソー
ス開口部とドレイン開口部とが同一面積であったため、
他の条件（特に素子の耐圧）に応じて上記の各抵抗値が
定まると、一義的に右辺第１項と第２項の値が定まって
しまう。
ス開口部とドレイン開口部とが同一面積であったため、
他の条件（特に素子の耐圧）に応じて上記の各抵抗値が
定まると、一義的に右辺第１項と第２項の値が定まって
しまう。
この場合、右辺第１項と第２項の値が同じ程度の値で
あれば問題ないが、両者が大幅に異なる場合には、大き
な方の抵抗値によって全体のオン抵抗の値が支配される
ことになり、それ以上オン抵抗を下げることが困難にな
る、という問題があった。
あれば問題ないが、両者が大幅に異なる場合には、大き
な方の抵抗値によって全体のオン抵抗の値が支配される
ことになり、それ以上オン抵抗を下げることが困難にな
る、という問題があった。
上記のように、従来のVDMOSにおいては、基板抵抗の
影響でオン抵抗を低くすることが困難であり、また、LD
MOSは、VDMOSに比べれば、オン抵抗を効率的に下げる構
造が可能であるが、従来の構造ではソース開口部とドレ
イン開口部とが同形状、同面積であったため、全体のオ
ン抵抗を構成する抵抗を自由に選定することが出来ず、
或る程度以上オン抵抗を下げることが困難である、とい
う問題があった。
影響でオン抵抗を低くすることが困難であり、また、LD
MOSは、VDMOSに比べれば、オン抵抗を効率的に下げる構
造が可能であるが、従来の構造ではソース開口部とドレ
イン開口部とが同形状、同面積であったため、全体のオ
ン抵抗を構成する抵抗を自由に選定することが出来ず、
或る程度以上オン抵抗を下げることが困難である、とい
う問題があった。
本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、メッシュゲートLDMOSよりも
さらに低オン抵抗を可能にした横型構造のパワーMOSFET
を提供することを目的とする。
めになされたものであり、メッシュゲートLDMOSよりも
さらに低オン抵抗を可能にした横型構造のパワーMOSFET
を提供することを目的とする。
上記の目的を達成するため、本発明においては、特許
請求の範囲に記載するように構成している。
請求の範囲に記載するように構成している。
すなわち、本発明においては、同一チップ上に各セル
を形成するドレイン開口部とソース開口部とが規則的に
所定のピッチで配置され、かつ、各セルにおける上記ド
レイン開口部の面積と上記ソース開口部の面積とが異な
るように選定されたセル配置を有し、かつ、上記チャネ
ル領域の拡散窓となる上記ソース開口部の形状が略円形
であるように構成したものである。
を形成するドレイン開口部とソース開口部とが規則的に
所定のピッチで配置され、かつ、各セルにおける上記ド
レイン開口部の面積と上記ソース開口部の面積とが異な
るように選定されたセル配置を有し、かつ、上記チャネ
ル領域の拡散窓となる上記ソース開口部の形状が略円形
であるように構成したものである。
前記のように、オン抵抗Ronは、Rac、Repi及びRsubの
並列抵抗とRchとの和で示され、かつRchはソース開口部
の大きさに依存し、Rac、Repi及びRsubはドレイン開口
部の大きさに依存する。
並列抵抗とRchとの和で示され、かつRchはソース開口部
の大きさに依存し、Rac、Repi及びRsubはドレイン開口
部の大きさに依存する。
そのため、オン抵抗中におけるソース開口部の大きさ
に依存する抵抗部分Rchの値と、ドレイン開口部の大き
さに依存する抵抗部分Rac、Repi、Rsubとの値が大幅に
異なる場合は、大きな方の抵抗値で全体のオン抵抗値が
支配されてしまう。したがってソース開口部とドレイン
開口部とのうちの抵抗値の大きな方の面積を大きく設定
し、それに依存する抵抗値を低下させてやれば、全体の
オン抵抗の値を大幅に低下させることが出来る。
に依存する抵抗部分Rchの値と、ドレイン開口部の大き
さに依存する抵抗部分Rac、Repi、Rsubとの値が大幅に
異なる場合は、大きな方の抵抗値で全体のオン抵抗値が
支配されてしまう。したがってソース開口部とドレイン
開口部とのうちの抵抗値の大きな方の面積を大きく設定
し、それに依存する抵抗値を低下させてやれば、全体の
オン抵抗の値を大幅に低下させることが出来る。
なお、オン抵抗を形成する前記の各抵抗の値は、主と
して素子の耐圧によって定まり、一般に、耐圧100V程度
を境にして、それ以下では前記（２）式の右辺第１項が
支配的になり、それ以上では右辺第２項が支配的にな
る。したがって耐圧が100Vより低い素子ではソース開口
部の方を大きくしてRchを低下させればオン抵抗の値を
効果的に低下させることが出来、逆に耐圧が100Vより高
い素子では、ドレイン開講部の方を大きくしてRac、R
epi、Rsubを低下させれば、オン抵抗の値を効果的に低
下させることが出来る。
して素子の耐圧によって定まり、一般に、耐圧100V程度
を境にして、それ以下では前記（２）式の右辺第１項が
支配的になり、それ以上では右辺第２項が支配的にな
る。したがって耐圧が100Vより低い素子ではソース開口
部の方を大きくしてRchを低下させればオン抵抗の値を
効果的に低下させることが出来、逆に耐圧が100Vより高
い素子では、ドレイン開講部の方を大きくしてRac、R
epi、Rsubを低下させれば、オン抵抗の値を効果的に低
下させることが出来る。
なお、１ヵ所の面積を大きくすると広がり効果のため
電流が均等に流れず、広い面積の効果が減殺されるの
で、一つの開口部の面積を増加させるよりも開口部の数
を増加させるとより効果的である。例えば後記第１図で
は、１個のドレイン開口部に対して４個のソース開口部
を設け、また、第３図では、１個のドレイン開口部に対
して６個のソース開口部を設けた例を示している。
電流が均等に流れず、広い面積の効果が減殺されるの
で、一つの開口部の面積を増加させるよりも開口部の数
を増加させるとより効果的である。例えば後記第１図で
は、１個のドレイン開口部に対して４個のソース開口部
を設け、また、第３図では、１個のドレイン開口部に対
して６個のソース開口部を設けた例を示している。
また、チャネル領域の拡散窓となるソース開口部の形
状を略円形にしたことにより、ソース開口部からの拡散
によって形成されるチャネル領域の拡散プロファイルが
均一化されるため、製造時に耐圧やしきい値のような特
性の制御性を向上させることが出来るので、より微細化
した場合でも特性の優れたLDMOSを容易に実現すること
が出来る。
状を略円形にしたことにより、ソース開口部からの拡散
によって形成されるチャネル領域の拡散プロファイルが
均一化されるため、製造時に耐圧やしきい値のような特
性の制御性を向上させることが出来るので、より微細化
した場合でも特性の優れたLDMOSを容易に実現すること
が出来る。
第１図は、本発明の前提となる参考例の平面図、第２
図は第１図のＹ−Ｙ断面図である。なお、前記第８〜10
図の従来例と同じ構成要素については同じ番号を付して
いる。また、第１図は見やすくするため主要部分以外は
省略している。
図は第１図のＹ−Ｙ断面図である。なお、前記第８〜10
図の従来例と同じ構成要素については同じ番号を付して
いる。また、第１図は見やすくするため主要部分以外は
省略している。
第１図において、正方形のドレイン開口部６（符号Ｄ
を付した個所）と、そのまわりを囲うように設けられた
６角形のソース開口部５（符号Ｓを付した個所）とが設
けられ、それらは規則正しく縦横に等ピッチで４角形に
配置され、一つの４角形が１つのセルを形成している。
また、107はゲート電極、13Aは１層目のドレイン電極、
16Aは１層目のソース電極である。
を付した個所）と、そのまわりを囲うように設けられた
６角形のソース開口部５（符号Ｓを付した個所）とが設
けられ、それらは規則正しく縦横に等ピッチで４角形に
配置され、一つの４角形が１つのセルを形成している。
また、107はゲート電極、13Aは１層目のドレイン電極、
16Aは１層目のソース電極である。
次に、第２図において、Ｎ形のエピタキシャル層（以
下Ｎエピタキシャル層と呼ぶ）102は、LDMOSのドレイン
領域の一部として電流通路となり、かつドレイン・ソー
ス間の耐圧を確保する電界緩和領域として働く部分であ
り、その比抵抗と厚みは耐圧に応じて選ばれることは従
来と同様である。
下Ｎエピタキシャル層と呼ぶ）102は、LDMOSのドレイン
領域の一部として電流通路となり、かつドレイン・ソー
ス間の耐圧を確保する電界緩和領域として働く部分であ
り、その比抵抗と厚みは耐圧に応じて選ばれることは従
来と同様である。
また、Ｐ形のチャネル領域103とＮ形のソース領域104
は、第１図のソース開口部５から公知の拡散自己整合技
術によって形成される。
は、第１図のソース開口部５から公知の拡散自己整合技
術によって形成される。
また、ドレインコンタクトをとるためのN+ドレイン領
域101は、第１図のドレイン開口部６から拡散される。
域101は、第１図のドレイン開口部６から拡散される。
ソース、ドレイン配線は、先ず１層目のAl電極16A、1
3Aによって引き出される。そしてドレイン配線について
はさらに層間絶縁膜10の上部に設けられた２層目のAl電
極13へと引き出されている。こうすることによって配線
の自由度が向上し、セル密度の向上を図ることが出来
る。
3Aによって引き出される。そしてドレイン配線について
はさらに層間絶縁膜10の上部に設けられた２層目のAl電
極13へと引き出されている。こうすることによって配線
の自由度が向上し、セル密度の向上を図ることが出来
る。
なお、N+基板112AはLDMOSにとっては不可欠のもので
はないが、抵抗を下げる上ではあった方がよい。ただし
基板ではなく低抵抗の埋め込み層であってもかまわな
い。
はないが、抵抗を下げる上ではあった方がよい。ただし
基板ではなく低抵抗の埋め込み層であってもかまわな
い。
次に作用を説明する。
一例として、ブレークダウン電圧Bvdssが50V級のLDMO
Sの場合について説明する。
Sの場合について説明する。
この場合、チャネル領域103とN+ドレイン領域101との
間隔Ldcは、耐圧を確保するためにはLdc＝２μｍは必要
である。また、Ｎエピタキシャル層102の比抵抗は0.4Ω
・cm程度、厚さ＝７μｍ程度が必要になる。また、チャ
ネル長Ｌも同様に1.5μｍ以上は必要である。さらにN+
埋め込み層112のシート抵抗＝100Ω／□、ゲートSiO2厚
さ＝500Å、ゲート電圧＝5V、しきい値電圧＝1Vとした
場合、単位幅（1cm）当りの抵抗は、およそRch＝１Ω、
Rac＝１Ω、Repi＝0.1Ω、Rsub＝2mΩとなる。
間隔Ldcは、耐圧を確保するためにはLdc＝２μｍは必要
である。また、Ｎエピタキシャル層102の比抵抗は0.4Ω
・cm程度、厚さ＝７μｍ程度が必要になる。また、チャ
ネル長Ｌも同様に1.5μｍ以上は必要である。さらにN+
埋め込み層112のシート抵抗＝100Ω／□、ゲートSiO2厚
さ＝500Å、ゲート電圧＝5V、しきい値電圧＝1Vとした
場合、単位幅（1cm）当りの抵抗は、およそRch＝１Ω、
Rac＝１Ω、Repi＝0.1Ω、Rsub＝2mΩとなる。
上記の結果を前記（２）式に代入すると、 となる。なお、Repi、Rsubについては、広がり効果のた
め電流が均等に流れないので上記の結果よりは大きくな
るが、それでも右辺第１項のチャネル抵抗Rchに比べる
と、右辺第２項のドレインサイドの抵抗はかなり小さい
と予想できる。
め電流が均等に流れないので上記の結果よりは大きくな
るが、それでも右辺第１項のチャネル抵抗Rchに比べる
と、右辺第２項のドレインサイドの抵抗はかなり小さい
と予想できる。
従ってドレインサイドの面積を削ってチャネル領域の
幅確保を優先したほうが有利であることがわかる。すな
わち、この場合には、ドレイン開口部よりもソース開口
部の総面積を大きくしてチャネル領域の面積を大きく
し、それによってチャネル抵抗Rchを低下させれば、全
体のオン抵抗の値を大幅に低下させることが出来る。
幅確保を優先したほうが有利であることがわかる。すな
わち、この場合には、ドレイン開口部よりもソース開口
部の総面積を大きくしてチャネル領域の面積を大きく
し、それによってチャネル抵抗Rchを低下させれば、全
体のオン抵抗の値を大幅に低下させることが出来る。
第１図の参考例においては、ドレイン開口部６を囲む
ようにソース開口部５が取り巻いており、チャネル領域
への面積割り当てが大きくなっているので、効果的にチ
ャネル幅を増大させデバイス全体のオン抵抗を下げるこ
とができる。
ようにソース開口部５が取り巻いており、チャネル領域
への面積割り当てが大きくなっているので、効果的にチ
ャネル幅を増大させデバイス全体のオン抵抗を下げるこ
とができる。
なお、第１図において、ドレイン開口幅ｄやソース開
口幅ｓ、ゲート連結部幅ｃなどは微細加工の能力に応じ
て適宜選べばよい。
口幅ｓ、ゲート連結部幅ｃなどは微細加工の能力に応じ
て適宜選べばよい。
上記の計算例は、50Vクラスのものを例示したが、耐
圧が100V以上のものでは、逆にドレインサイドの抵抗が
支配的になる場合がある。そのようなときは第１図のソ
ース開口部５とドレイン開口部６を入れ替え、ドレイン
サイドに面積割り当てを優先することにより、全体のオ
ン抵抗を効率的に低下させることが出来る。
圧が100V以上のものでは、逆にドレインサイドの抵抗が
支配的になる場合がある。そのようなときは第１図のソ
ース開口部５とドレイン開口部６を入れ替え、ドレイン
サイドに面積割り当てを優先することにより、全体のオ
ン抵抗を効率的に低下させることが出来る。
（実施例） 次に、第３図は、本発明の実施例の平面図である。な
お、Ｙ−Ｙ断面図は前記第２図と同じである。
お、Ｙ−Ｙ断面図は前記第２図と同じである。
この実施例は、円形のソース開口部およびドレイン開
口部を、６角形のセルレイアウトに配置した例である。
口部を、６角形のセルレイアウトに配置した例である。
ドレイン開口部26に対してソース開口部25が６角形の
頂点に配置されており、結果的にソース開口部25の面積
がドレイン開口部26の面積を上回るようにしている。な
お第３図の例ではソース開口部とドレイン開口部との面
積比が2:1になっている。
頂点に配置されており、結果的にソース開口部25の面積
がドレイン開口部26の面積を上回るようにしている。な
お第３図の例ではソース開口部とドレイン開口部との面
積比が2:1になっている。
この実施例は、前述の説明で判るように、50Vクラス
のLDMOSに適した配置であるが、さらに高耐圧の用途で
は、ソース開口部とドレイン開口部とを入れ替えればよ
いことは前記参考例と同様である。
のLDMOSに適した配置であるが、さらに高耐圧の用途で
は、ソース開口部とドレイン開口部とを入れ替えればよ
いことは前記参考例と同様である。
また、この実施例では、ソース開口部25を円形にした
ことにより、ここから拡散によって形成されるチャネル
領域103の拡散プロファイルが均一化されるため、さら
に微細化したときに、耐圧やしきい値のコントロールが
しやすいという利点がある。
ことにより、ここから拡散によって形成されるチャネル
領域103の拡散プロファイルが均一化されるため、さら
に微細化したときに、耐圧やしきい値のコントロールが
しやすいという利点がある。
次に、第４図〜第７図は、チップの全体図と周辺部の
構造の一実施例を示す図であり、第４図は全体の平面
図、第５図は第４図のＷ−Ｗ断面図、第６図は第４図の
Ｕ−Ｕ断面図、第７図は第４図のＺ−Ｚ断面図である。
構造の一実施例を示す図であり、第４図は全体の平面
図、第５図は第４図のＷ−Ｗ断面図、第６図は第４図の
Ｕ−Ｕ断面図、第７図は第４図のＺ−Ｚ断面図である。
第４〜７図においては、前記のソース開口部およびド
レイン開口部は、模擬的にセル24として示されている。
これらのセルは規則正しくアクティブエリア23内に配置
され、２層目のAlで構成されたゲートパッド70、ソース
パッド60、ドレインパッド50を通して本チップがマウン
トされるべきパッケージのリードにワイヤ接続される。
レイン開口部は、模擬的にセル24として示されている。
これらのセルは規則正しくアクティブエリア23内に配置
され、２層目のAlで構成されたゲートパッド70、ソース
パッド60、ドレインパッド50を通して本チップがマウン
トされるべきパッケージのリードにワイヤ接続される。
以上説明してきたように、この発明によれば、LDMOS
において各セルのドレイン開口部とソース開口部の占有
面積が異なるセル配置をとる構成としたことにより、
VDMOSで問題になった基板抵抗の影響を解決するととも
に、メッシュゲートLDMOSをさらに上回る低オン抵抗のL
DMOSを実現することが出来る。また、デバイスの耐圧
に応じて自由にセル割り付けが可能なため適用範囲が広
い、という優れた効果が得られる。
において各セルのドレイン開口部とソース開口部の占有
面積が異なるセル配置をとる構成としたことにより、
VDMOSで問題になった基板抵抗の影響を解決するととも
に、メッシュゲートLDMOSをさらに上回る低オン抵抗のL
DMOSを実現することが出来る。また、デバイスの耐圧
に応じて自由にセル割り付けが可能なため適用範囲が広
い、という優れた効果が得られる。
また、チャネル領域の拡散窓となるソース開口部の形
状を略円形にしたことにより、ソース開口部からの拡散
によって形成されるチャネル領域の拡散プロファイルが
均一化されるため、製造時に耐圧やしきい値のような特
性の制御性を向上させることが出来るので、より微細化
した場合でも特性の優れたLDMOSを容易に実現すること
が出来る、という優れた効果が得られる。
状を略円形にしたことにより、ソース開口部からの拡散
によって形成されるチャネル領域の拡散プロファイルが
均一化されるため、製造時に耐圧やしきい値のような特
性の制御性を向上させることが出来るので、より微細化
した場合でも特性の優れたLDMOSを容易に実現すること
が出来る、という優れた効果が得られる。
第１図は本発明の参考例の平面図、第２図は第１図のＹ
−Ｙ断面図、第３図は本発明の実施例の平面図、第４図
は本発明の一実施例におけるセル全体の平面図、第５図
は第４図のＷ−Ｗ断面図、第６図は第４図のＵ−Ｕ断面
図、第７図は第４図のＺ−Ｚ断面図、第８図は従来の縦
型パワーMOSの断面図、第９図は従来の横型パワーMOSの
断面図、第10図は従来の横型パワーMOSの平面図であ
る。 ＜符号の説明＞ ５……ソース開口部（Ｓ） ６……ドレイン開口部（Ｄ） 10……層間絶縁層 13……２層目ドレイン電極 13A……１層目ドレイン電極 16A……１層目ソース電極 17A……１層目ゲート引き出し配線 23……アクティブエリア（セル敷き詰めエリア） 24……セル 25……ソース開口部（Ｓ） 26……ドレイン開口部（Ｄ） 30……ガードリング 50……ドレインパッド 60……ソースパッド 70……ゲートパッド 101……N+ドレイン領域 102……Ｎ形エピタキシャル層 103……チャネル領域 104……ソース領域 105……ソース開口部 106……ドレイン開口部 107……ゲート電極 108……ゲートSiO2 110……絶縁膜 112……N+基板 112A……N+基板または埋め込み層 113……ドレイン電極 113A……ドレイン電極 116……ソース電極 116A……ソース電極
−Ｙ断面図、第３図は本発明の実施例の平面図、第４図
は本発明の一実施例におけるセル全体の平面図、第５図
は第４図のＷ−Ｗ断面図、第６図は第４図のＵ−Ｕ断面
図、第７図は第４図のＺ−Ｚ断面図、第８図は従来の縦
型パワーMOSの断面図、第９図は従来の横型パワーMOSの
断面図、第10図は従来の横型パワーMOSの平面図であ
る。 ＜符号の説明＞ ５……ソース開口部（Ｓ） ６……ドレイン開口部（Ｄ） 10……層間絶縁層 13……２層目ドレイン電極 13A……１層目ドレイン電極 16A……１層目ソース電極 17A……１層目ゲート引き出し配線 23……アクティブエリア（セル敷き詰めエリア） 24……セル 25……ソース開口部（Ｓ） 26……ドレイン開口部（Ｄ） 30……ガードリング 50……ドレインパッド 60……ソースパッド 70……ゲートパッド 101……N+ドレイン領域 102……Ｎ形エピタキシャル層 103……チャネル領域 104……ソース領域 105……ソース開口部 106……ドレイン開口部 107……ゲート電極 108……ゲートSiO2 110……絶縁膜 112……N+基板 112A……N+基板または埋め込み層 113……ドレイン電極 113A……ドレイン電極 116……ソース電極 116A……ソース電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八尾 健之 神奈川県横浜市神奈川区宝町２番地 日 産自動車株式会社内 (56)参考文献 特開 昭57−37875（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ドレイン領域となる第１導電型の半導体基
体の第一主面側に形成された絶縁ゲートと、 該絶縁ゲートに設けられたソース開口部からの２重拡散
によって形成された第２導電型のチャネル領域および該
チャネル領域内に形成された第一導電型のソース領域
と、 同じく上記絶縁ゲートに設けられたドレイン開口部から
上記半導体基体に電気的導通をとるために形成された第
１導電型の高濃度ドレイン領域とを有し、 上記ソース、ドレイン、ゲートの各電極がすべて上記第
一主面側に設けられた、LDMOSFETの構造を有するセルが
同一チップ上に複数個配置されたパワーMOSFETであっ
て、 同一チップ上に各セルを形成する上記ドレイン開口部と
上記ソース開口部とが規則的に所定のピッチで配置さ
れ、各セルにおける上記ドレイン開口部の面積と上記ソ
ース開口部の面積とが異なるように選定されたセル配置
を有し、かつ、上記チャネル領域の拡散窓となる上記ソ
ース開口部の形状が略円形であることを特徴とするパワ
ーMOSFET。 - 【請求項２】ドレイン領域となる第１導電型の半導体基
体の第一主面側に形成された絶縁ゲートと、 該絶縁ゲートに設けられたソース開口部からの２重拡散
によって形成された第２導電型のチャネル領域および該
チャネル領域内に形成された第一導電型のソース領域
と、 同じく上記絶縁ゲートに設けられたドレイン開口部から
上記半導体基体に電気的導通をとるために形成された第
１導電型の高濃度ドレイン領域とを有し、 上記ソース、ドレイン、ゲートの各電極がすべて上記第
一主面側に設けられた、いわゆるLDMOSFETの構造を有す
るセルが同一チップ上に複数個配置されたパワーMOSFET
であって、 同一チップ上に各セルを形成する上記ドレイン開口部と
上記ソース開口部とが規則的に所定のピッチで配置さ
れ、かつ、上記ドレイン開口部と上記チャネル領域の拡
散窓となるソース開口部とが略円形で同じ面積を有し、
各セルにおいて上記ドレイン開口部またはソース開口部
の一方に対して他方の数が多く、数の少ない方を中心位
置においた多角形の各頂点に他方を配置したことを特徴
とするパワーMOSFET。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057578A JP2626139B2 (ja) | 1990-03-08 | 1990-03-08 | パワーｍｏｓｆｅｔ |
| US07/618,358 US5192989A (en) | 1989-11-28 | 1990-11-27 | Lateral dmos fet device with reduced on resistance |
| DE4037876A DE4037876C2 (de) | 1989-11-28 | 1990-11-28 | Laterale DMOS-FET-Vorrichtung mit reduziertem Betriebswiderstand |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057578A JP2626139B2 (ja) | 1990-03-08 | 1990-03-08 | パワーｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257969A JPH03257969A (ja) | 1991-11-18 |
| JP2626139B2 true JP2626139B2 (ja) | 1997-07-02 |
Family
ID=13059736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057578A Expired - Lifetime JP2626139B2 (ja) | 1989-11-28 | 1990-03-08 | パワーｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626139B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0845815A3 (en) * | 1996-11-28 | 1999-03-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, method of designing the same and semiconductor integrated circuit device |
| JP2003101017A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置 |
| CN101657901B (zh) * | 2006-12-28 | 2012-07-04 | 马维尔国际贸易有限公司 | 具有低导通电阻的mos器件的几何图形 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5737875A (en) * | 1980-08-20 | 1982-03-02 | Hitachi Ltd | Mos semiconductor device |
-
1990
- 1990-03-08 JP JP2057578A patent/JP2626139B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03257969A (ja) | 1991-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5682048A (en) | Groove-type semiconductor device | |
| US7868381B1 (en) | Structures of and methods of fabricating trench-gated MIS devices | |
| US5192989A (en) | Lateral dmos fet device with reduced on resistance | |
| DE102012219645B4 (de) | Halbleitervorrichtungen und Verfahren zu ihrer Herstellung | |
| JP5011611B2 (ja) | 半導体装置 | |
| DE102007033839B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung desselben | |
| DE102014114230B4 (de) | Halbleitervorrichtung und Herstellungsverfahren hierfür | |
| DE102012216909A1 (de) | Halbleitereinrichtung mit lateralem Element | |
| JPH08264764A (ja) | 半導体装置 | |
| DE112014006692B4 (de) | Halbleiteranordnung | |
| DE102015121497B4 (de) | Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben | |
| JP2006526286A (ja) | 終端構造を有する半導体装置及びこの装置の製造方法 | |
| KR100281251B1 (ko) | 가로형 절연게이트 바이폴라 트랜지스터 | |
| JP2003008009A (ja) | 半導体装置 | |
| DE112019000096T5 (de) | Halbleitervorrichtung | |
| JP2626139B2 (ja) | パワーｍｏｓｆｅｔ | |
| US20040201078A1 (en) | Field plate structure for high voltage devices | |
| DE102013216011B4 (de) | Halbleitervorrichtungen | |
| JPH02154469A (ja) | 縦形電界効果トランジスタ | |
| US20080116520A1 (en) | Termination Structures For Semiconductor Devices and the Manufacture Thereof | |
| US7432145B2 (en) | Power semiconductor device with a base region and method of manufacturing same | |
| JP2002305300A (ja) | パワーｍｏｓトランジスタ | |
| DE102014115743A1 (de) | Integrierte schaltung und verfahren zum herstellen einer integrierten schaltung | |
| JP3346076B2 (ja) | パワーｍｏｓｆｅｔ | |
| CN111146285B (zh) | 半导体功率晶体管及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |