CN105789113A - 存储器及其形成方法和使用方法 - Google Patents
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Abstract
本发明提供一种存储器及其形成方法，其中，包括：形成基底，基底包括器件区和连接区；在基底上依次形成控制栅膜和介质膜；图形化器件区和连接区的介质膜和控制栅膜，形成自器件区延伸至连接区的多个初始结构，相邻初始结构之间具有沟槽，初始结构包括：初始控制栅层和初始控制栅层表面的介质层；在沟槽内形成字线；图形化器件区的初始控制栅层，在初始控制栅层内形成暴露出基底的凹槽，形成控制栅；去除连接区的介质层，形成暴露出连接区初始控制栅层的接触孔。形成接触孔的过程中不需要光罩，节省了降低了存储器的生产成本。此外，相邻所述沟槽侧壁的尺寸可以不受光罩制备工艺的限制，从而能够缩小相邻存储结构之间的距离，提高存储器的集成度。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种存储器及其形成方法和使用方法。
背景技术
随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展。
快闪存储器(Flashmemory)又称闪存，已经成为非挥发性存储器的主流存储器。闪存的主要特点是在不加电的情况下能够长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点。在微机和自动化控制领域得到了广泛的应用。因此，如何提升闪存的性能、并降低成本成为一个重要课题。
随着高密度闪存技术的发展，各类电子设备的性能得到了提升，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存存储器的制造成本是半导体技术发展的方向之一。
然而，现有技术形成的闪存存储器仍然存在工艺成本高，且所形成的闪存单元的尺寸较大的缺点。
发明内容
本发明解决的问题是提供一种存储器的形成方法，能够降低存储器的制造成本，减小闪存单元的尺寸。
为解决上述问题，本发明提供一种存储器的形成方法，包括：形成基底，所述基底包括器件区和连接区；在所述基底上形成控制栅膜；在所述控制栅膜上形成介质膜；图形化器件区和连接区的介质膜和控制栅膜，形成自器件区延伸至连接区的多个初始结构，相邻初始结构之间具有沟槽，初始结构包括：初始控制栅层和初始控制栅层表面的介质层；在所述沟槽内形成字线；去除器件区的介质层；图形化器件区的初始控制栅层，在初始控制栅层内形成暴露出基底的凹槽，形成控制栅；去除连接区的介质层，形成暴露出连接区初始控制栅层的接触孔；在所述接触孔中形成插塞。
可选的，相邻沟槽侧壁之间的距离小于0.24μm。
可选的，所述初始结构的形成步骤包括：
图形化所述介质膜，形成自器件区延伸至连接区的介质层和位于介质层中的存储窗口；
在所述存储窗口侧壁表面形成第一侧墙；
以所述第一侧墙和介质层为掩膜刻蚀所述控制栅膜，形成初始控制栅层。
可选的，图形化器件区的初始控制栅层的步骤包括：以所述第一侧墙和所述字线为掩膜刻蚀所述初始控制栅层，形成控制栅。
可选的，所述介质层的材料为氧化硅。
一种存储器，其特征在于，包括：
基底，所述基底包括器件区和连接区；
自器件区延伸至连接区的多个组合结构，位于器件区的所述组合结构包括两个控制栅，位于连接区的组合结构包括初始控制栅层，且一个初始控制栅层与两个控制栅连接；
相邻组合结构之间具有沟槽，所述沟槽内具有字线
位于初始控制栅层表面的插塞。
可选的，连接区相邻沟槽侧壁之间的距离小于0.24μm。
相应的，本发明还提供一种存储器的使用方法，包括：
提供以上任意一项所述的存储器，所述存储器包括：
基底，所述基底包括器件区和连接区；
自器件区延伸至连接区的相邻的第一组合结构和第二组合结构，位于器件区的所述第一组合结构和第二组合结构包括两个存储单元，所述存储单元包括控制栅，位于连接区的第一组合结构和第二组合结构包括初始控制栅层，且一个初始控制栅层与两个控制栅连接；
所述第一组合结构和第二组合结构之间具有沟槽，所述沟槽内具有第一字线；
位于所述第二组合结构远离第一组合结构一侧的第二字线，所述第二组合结构中邻近第一字线的控制栅为第一控制栅，所述第二组和结构中邻近所述第二字线的控制栅为第二控制栅；
位于初始控制栅层表面的插塞；
所述使用方法包括：编程操作和擦除操作；
所述编程操作的方法包括：对所述插塞、第一字线和第二字线施加电压，使所述插塞的电压大于零，第一字线电压大于零，第二字线电压为零；
所述擦除操作的方法包括：对所述插塞、第一字线和第二字线施加电压，使所述插塞的电压小于第一字线的电压，第二字线电压小于第一字线电压。
可选的，在所述编程操作中，所述插塞的电压为7V～8V；所述第一字线电压为1.3V～1.7V。
可选的，在所述擦除操作中，所述插塞的电压为-8V～-6V，所述第一字线的电压为7.5V～9.5V；所述第二字线的电压为-5V～-4V。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的存储器的形成方法中，去除所述连接区介质层，形成接触孔的过程中不需要光罩，节省了制作所述光罩的成本，降低了存储器的生产成本。此外，形成插塞后，所述插塞与所述初始控制栅层接触，初始控制栅层连接器件区的两个控制栅。所述两个控制栅共用一个插塞，从而相邻沟槽之间只需形成一个接触孔。因此，所述沟槽侧壁之间的距离可以不受光罩制备工艺的限制，从而能够缩小相邻沟槽侧壁之间的距离，提高存储器的集成度。
本发明的存储器中，所述插塞位于连接区初始控制栅层表面，初始控制栅层连接器件区的两个控制栅。因此，所述两个控制栅共用一个插塞，相邻沟槽之间只需形成一个接触孔，从而使所述沟槽侧壁之间的距离可以不受光罩制备工艺的限制，从而能够缩小相邻沟槽侧壁之间的距离，提高存储器的集成度。
本发明存储器的使用方法中，所述初始控制栅层连接的两个控制栅共用同一个插塞，因此，初始控制栅层连接的两个控制栅的电压相同。在擦除操作中，使插塞的电压大于零，第一字线电压大于零，则第一控制栅的电压大于零，从而能够对第一控制栅所在的存储单元进行编程，又由于第二字线电压为零。所述第二控制栅所在的存储单元的状态不受影响。在擦除操作中，使所述插塞的电压小于第一字线的电压，则对所述第一控制栅所在的存储单元进行擦除，使第二字线电压小于第一字线电压可以使第二控制栅所在的存储单元的数据不被擦除。因此，所述存储器的形成方法中，可以对特定存储单元进行编程和擦除操作。
附图说明
图1至图9是本发明的存储器的形成方法一实施例各步骤的结构示意图；
图10和图11是本发明的存储器的使用方法一实施例各步骤的结构示意图。
具体实施方式
闪存存储器的形成方法存在工艺成本高，形成的闪存存储器尺寸较大的问题。
现结合闪存存储器的形成方法，分析现有存储器的形成方法工艺成本高，形成的闪存存储器尺寸较大的原因：
现有的闪存存储器的形成方法在形成控制栅之后，通过光罩对所述连接区的介质层进行刻蚀，在相邻的控制栅上分别形成一个接触孔，所述光罩的使用容易增加存储器的制造成本。此外，受形成工艺的限制，所述接触孔之间的距离很难减小，因此，增加了存储器的尺寸，降低了存储器的集成度。
为解决所述技术问题，本发明提供了一种存储器的形成方法，包括：形成基底，所述基底包括器件区和连接区；在所述基底上形成控制栅层；在所述控制栅层上形成介质层；图形化器件区的介质层和控制栅层，形成多个存储结构；图形化连接区的介质层和控制栅层，形成多个栅极结构，所述栅极结构用做所述存储结构连接线；刻蚀连接区介质层至暴露出所述控制栅层，形成接触孔，刻蚀所述连接区介质层的过程中，不使用光罩；在所述接触孔中形成插塞。
其中，刻蚀所述连接区介质层，形成接触孔的过程中不使用光罩，节省了制作所述光罩的成本，降低了存储器的生产成本。此外，所述接触孔连接相邻的栅极结构，即相邻的栅极结构共用一个接触孔。因此，所述相邻栅极结构之间的距离可以不受光罩制备工艺的限制，从而能够缩小相邻栅极结构之间的距离，提高存储器的集成度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明存储器的形成方法一实施例各步骤的结构示意图。
请参考图1形成基底100，所述基底100包括器件区I和连接区II。
所述器件区I用于形成半导体器件，所述连接区II用于实现连接半导体器件与外界电路的连接。
本实施例中，所述基底100包括：衬底101和位于连接区II和器件区I衬底101中的隔离结构102；位于所述器件区I衬底101表面的浮栅结构112。
所述器件区I浮栅结构112包括：依次位于所述衬底101表面的隧穿氧化层和浮栅层。
具体的，本实施例中，形成所述基底的步骤包括：提供初始衬底；在所述初始衬底上依次形成隧穿氧化层和浮栅层；图形化所述隧穿氧化层、浮栅层和初始衬底，在连接区II和器件区I形成隔离槽和衬底101，器件区所述隔离槽将器件区I分为若干有源区，连接区II所述隔离槽贯穿整个连接区II；在所述隔离槽中形成隔离结构102。
本实施例中，所述衬底101为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底或绝缘体上硅衬底。
本实施例中，所述隔离结构102的材料为氧化硅。
本实施例中，所述浮栅介质层的材料为氧化硅或氮氧化硅。
本实施例中，所述浮栅层的材料为多晶硅。
请参考图2，在所述基底100上形成控制栅膜111。
所述器件区I控制栅膜111用于形成存储器的控制栅极，所述连接区II控制栅膜111用于形成与器件区I所述控制栅极电连接的连接线。
本实施例中，所述控制栅膜111的材料为多晶硅。
本实施例中，形成所述控制栅膜111之前，所述形成方法还包括：在所述基底表面形成控制栅介质层，所述控制栅介质层用于形成控制栅极下方的绝缘介质层。
本实施例中，所述控制栅介质层的材料为氧化硅、氮氧化硅或氮化硅层和氧化硅层形成的叠层结构。
请参考图3，在所述控制栅膜111上形成介质膜125。
本实施例中，所述介质膜125的材料为氮化硅。
后续图形化器件区I和连接区II的介质膜125和控制栅膜111，形成自器件区I延伸至连接区II的多个初始结构，相邻初始结构之间具有沟槽，初始结构包括：初始控制栅层和初始控制栅层表面的介质层。
图4和图5是在连接区I形成所述初始结构的各步骤结构示意图，图4和图5是在图3中沿1-1’线截面图的基础上的后续步骤示意图。
本实施例中，形成所述初始结构的步骤如图4和图5所示，包括：图形化所述介质膜125(如图3所示)，形成自器件区I(如图3所示)延伸至连接区II(如图3所示)的介质层120和位于介质层120中的存储窗口121；在所述存储窗口121侧壁表面形成第一侧墙122；以所述第一侧墙122和介质层120为掩膜刻蚀所述控制栅膜111(如图3所示)，形成初始控制栅层113。
以下结合附图对形成所述初始结构的步骤做详细说明。
请参考图4，图形化所述介质膜125(如图3所示)，形成自器件区I(如图3所示)延伸至连接区II(如图3所示)的介质层120和位于介质层120中的存储窗口121。
本实施例中，通过光罩200对所述介质膜125进行刻蚀，形成存储窗口121。
请参考图5，在所述存储窗口121侧壁形成第一侧墙122。所述第一侧墙122用于保护下方的控制栅膜111(如图4所示)，第一侧墙122下方的控制栅膜111用于形成存储器的控制栅。
本实施例中，所述第一侧墙的材料为磷硅玻璃(PSG)、硼硅玻璃(BSG)或硼磷硅玻璃(BPSG)。
本实施例中，形成所述第一侧墙122的步骤包括：在所述介质层120表面以及所述存储窗口121(如图4所示)侧壁和底部形成第一侧墙材料层；回刻蚀介质层120表面和所述存储窗口121底部的第一侧墙材料层，保留覆盖所述存储窗口121侧壁的第一侧墙材料层，形成第一侧墙122。
本实施例中，通过自对准刻蚀去除介质层120表面和所述存储窗口121底部的第一侧墙材料层，形成第一侧墙122。
继续参考图5，以所述介质层120和第一侧墙122为掩膜刻蚀所述控制栅膜111(如图4所示)，形成初始控制栅层113。
需要说明的是，本实施例中，在所述连接区II(如图3所示)形成所述初始结构的步骤还包括：在刻蚀所述控制栅膜111的过程中，以所述介质层120和第一侧墙122为掩膜刻蚀所述控制栅介质层，形成初始结构和位于所述初始结构之间的沟槽142。
因此，本实施例中，位于连接区II的所述初始结构包括：位于隔离结构102表面的控制栅介质层；位于所述控制栅介质层表面的初始控制栅层113；位于所述初始控制栅层113表面的两个第一侧墙122和介质层120，两个所述第一侧墙122分别位于所述介质层120两侧。
需要说明的是，本实施例中，所述器件区I初始结构的形成方法与连接区II初始结构的形成方法相似。相同之处在此不多做赘述，不同之处在于，在刻蚀所述控制栅膜111的过程中，所述初始结构的形成方法还包括：以所述介质层120和第一侧墙122为掩膜刻蚀所述浮栅结构112(如图3所示)。
因此，本实施例中，所述连接区II初始结构包括：依次位于衬底101(如图3所示)表面的浮栅结构、控制栅介质层和初始控制栅层113；位于所述初始控制栅层113表面的两个第一侧墙122和介质层120，两个所述第一侧墙122分别位于所述介质层120两侧。
请参考图6，在所述沟槽142(如图5所示)内形成字线130。所述字线130用于实现连接区II所述沟槽142底部衬底101(如图1所示)与外部电路的电连接。
本实施例中，形成字线130的步骤包括：在所述沟槽142内和所述介质层120表面形成导电层；通过化学机械抛光去除介质层120表面的导电层，保留填充于所述沟槽142中的导电层，形成字线130。
本实施例中，形成所述字线130之前，所述形成方法还包括：在所述第一侧墙122和控制栅层113侧壁形成第二侧墙123。所述第二侧墙123用于实现所述字线130和控制层113之间的电隔离。
本实施例中，形成所述第二侧墙123的步骤包括：在所述介质层120和基底100表面，以及第一侧墙122和初始控制栅层113侧壁形成第二侧墙材料层；去除基底100和介质层120表面的第二侧墙材料层，保留覆盖所述第一侧墙122和初始控制栅层113侧壁的第一侧墙材料层，形成第二侧墙123。
本实施例中，器件区I与连接区II的形成所述字线130的步骤相同，且在同一工艺中形成，在此不多做赘述。
请参考图7，图7是在图3中沿2-2’线截面图的基础上的后续步骤示意图。去除器件区I的介质层120(如图3所示)。
本实施例中，以所述第一侧墙122、第二侧墙123和字线130为掩膜刻蚀所述器件区I(如图3所示)介质层120。
本实施例中，刻蚀器件区I介质层120的工艺包括：干法刻蚀或湿法刻蚀。
继续参考图7，图形化器件区I(如图3所示)的初始控制栅层113，在初始控制栅层113内形成暴露出基底100(如图1所示)的凹槽150，形成控制栅131。
本实施例中，以所述第一侧墙122、第二侧墙123和字线130为掩膜刻蚀所述器件区I初始控制栅层113至暴露出衬底101，保留在所述第一侧墙122下方的初始控制栅层113(如图6所示)形成控制栅131。
本实施例中，去除器件区I所述介质层120和刻蚀所述初始控制栅层113的步骤在同一刻蚀过程中进行。
需要说明的是，蚀刻器件区I介质层120下方的初始控制栅层113之前，所述形成方法还包括：通过第二光罩覆盖所述连接区II，所述第二光罩用于保护连接区II的初始控制栅层113，从而使连接区II介质层120下方的初始控制栅层113保留下来。
位于器件区I的所述凹槽150两侧的控制栅131延伸至连接区II，并在连接区II连接在一起。
本实施例中，形成所述控制栅131之后，还包括以所述第一侧墙122和字线130为掩膜，对所述衬底101进行掺杂，掺杂离子为N型离子或P型离子，形成源漏区。
请参考图8，图8是在图6所示截面图的基础上的后续步骤示意图，去除连接区II(如图3所示)的介质层120(如图6所示)，形成暴露出所述初始控制栅层113的接触孔140。
去除所述连接区II介质层120，形成接触孔140的过程中不需要光罩，节省了制作所述光罩的成本，降低了存储器的生产成本。
需要说明的是，本实施例中，刻蚀所述连接区II介质层120的过程中，不使用光罩，则连接区II和器件区I(如图3所示)的介质层120被全部去除。所述接触孔140暴露出介质层120下方的初始控制栅层113。
本实施例中，去除连接区II介质层120的工艺包括：干法刻蚀或湿法刻蚀。
请参考图9，在所述接触孔140(如图8所示)中形成插塞141。
所述插塞141用于实现存储结构与外部电路的电连接。
形成插塞141后，所述插塞141与所述初始控制栅层113接触，初始控制栅层113连接器件区I的两个控制栅131。因此，所述两个控制栅131共用一个插塞，因此，相邻沟槽142之间只需形成一个接触孔。因此，所述沟槽142侧壁之间的距离可以不受光罩制备工艺的限制，从而能够缩小相邻沟槽142侧壁之间的距离，提高存储器的集成度。
具体的，本实施例中，相邻所述沟槽142侧壁之间的距离小于0.24μm。
本实施例中，在所述接触孔140中形成插塞141的步骤包括：在所述字线130表面和初始控制栅层113表面形成初始插塞；去除所述字线130表面的初始插塞，保留初始控制栅层113表面的初始插塞，形成插塞140。
具体的，本实施例中，通过化学机械抛光去除所述字线130表面的初始插塞。
综上，本发明的存储器的形成方法中，刻蚀所述连接区介质层直至暴露出控制栅表面的过程中不使用光罩，节省了制作所述光罩的成本，降低了存储器的生产成本。此外，在所述控制栅表面和所述间隙中形成插塞的过程中，所述间隙的尺寸可以不受光罩制备工艺的限制，从而能够缩小相邻存储结构之间的距离，提高存储器的集成度。
请参考图7和图9，本发明还提供一种存储器，包括：基底，所述基底包括器件区和连接区；
自器件区延伸至连接区的多个组合结构，位于器件区的所述组合结构包括两个控制栅，位于连接区的组合结构包括初始控制栅层，且一个初始控制栅层与两个控制栅连接；
相邻组合结构之间具有沟槽，所述沟槽内具有字线；
位于初始控制栅层表面的插塞。
本实施例中，所述基底包括：衬底101；位于连接区II和器件区I衬底101中的隔离结构102，所述器件区I的隔离结构102将所述器件区I分为若干有源区，位于连接区II的隔离结构102贯穿整个连接区II。
本实施例中，所述衬底101为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底或绝缘体上硅衬底。
本实施例中，所述隔离结构102的材料为氧化硅。
如图7所示，本实施例中，器件区I的所述组合结构包括：依次位于衬底101(如图3所示)表面的浮栅结构112、控制栅介质层和控制栅131，所述浮栅结构112、控制栅介质层、控制栅131组成一个存储单元，器件区I所述组合结构包括两个所述存储单元、位于所述存储单元表面的第一侧墙122以及位于所述两个存储单元之间的凹槽150。
所述浮栅结构112包括：隧穿氧化层和位于所述隧穿氧化层表面的浮栅。
如图9所示，连接区II的组合结构包括：依次位于衬底101(如图3所示)表面的控制栅介质层、初始控制栅层113；位于所述初始控制栅层113表面的两个第一侧墙122，所述两个第一侧墙122之间具有接触孔。
本实施例中，所述隧穿氧化层和控制栅介质层的材料为氧化硅；所述控制栅131和浮栅的材料为多晶硅。
本实施例中，所述控制栅131和初始控制栅层113的材料相同，具体的，所述控制栅131和初始控制栅层113的材料为多晶硅。
相邻组合结构之间具有沟槽，所述沟槽内具有字线130。
所述字线130用于实现所述器件区I沟槽底部衬底101与外部电路的电连接。
本实施例中，所述字线130的材料为铜。在其他实施例中，所述字线的材料也可以为钨。
需要说明的是，本实施例中，所述半导体结构还包括：位于所述第一侧墙122与所述字线130之间的第二侧墙123。
所述第二侧墙123用于实现字线130与器件区I(如图3所示)控制栅131之间的电绝缘。
本实施例中，所述第二侧墙123的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还可以为氮氧化硅。
位于所述初始控制栅层113表面的插塞141，
所述插塞141用于实现器件区I控制栅131与外部电路的连接。
本实施例中，所述插塞141与连接区II(如图3所示)的初始控制栅层113相连，所述插塞141与组合结构中两个第一侧墙122接触。两个所述第一侧墙122之间的距离较小，即相邻所述沟槽侧壁之间的距离较小。具体的，本实施例中，相邻所述沟槽侧壁之间的距离小于0.24μm。
综上，本发明的存储器结构中，所述插塞位于连接区初始控制栅表面，初始控制栅连接器件区的两个控制栅。因此，所述两个控制栅共用一个插塞，相邻沟槽之间只需形成一个接触孔，从而使所述沟槽侧壁之间的距离可以不受光罩制备工艺的限制，从而能够缩小相邻沟槽侧壁之间的距离，提高存储器的集成度。
图10和图11是本发明的存储器使用方法一实施例的结构示意图。
请参考图10和图11，所述一种存储器的使用方法，包括：
提供上述实施例所述的存储器，所述存储器包括：
基底，所述基底包括器件区和连接区；
自器件区延伸至连接区的相邻的第一组合结构和第二组合结构；
所述第二组合结构包括位于器件区的第一控制栅CG1-1、第二控制栅CG2-2以及位于连接区的初始控制栅层，所述初始控制栅层与第一控制栅CG1-1和第二控制栅CG2-2连接，且所述第一控制栅CG1-1到第一组合结构的距离小于第二控制栅CG2-2到第一组合结构的距离；
所述第一组合结构和第二组合结构之间具有沟槽；
位于所述第二组合结构两侧的第一字线WL1和第二字线WL2，所述第一字线WL1位于所述沟槽内；
位于初始控制栅层表面的插塞；
所述使用方法包括：编程操作和擦除操作；
所述编程操作的方法包括：对所述插塞、第一字线WL1和第二字线WL2施加电压，使插塞的电压大于零，第一字线WL1电压大于零，第二字线WL2电压为零。
所述擦除操作的方法包括：对所述插塞、第一字线WL1和第二字线WL2施加电压，使所述插塞的电压小于第一字线WL1的电压，第二字线WL2电压小于第一字线WL1电压。
本实施例中，器件区所述组合结构包括：依次位于衬底表面的浮栅结构、控制栅介质层和控制栅，所述浮栅结构、控制栅介质层、控制栅组成一个存储单元，器件区所述组合结构包括两个所述存储单元、位于所述存储单元表面的第一侧墙以及位于所述两个存储单元之间的凹槽。
本实施例中，所述存储器还包括：位于所述凹槽底部衬底中的源区或漏区。
本实施例中，器件区所述第二组合结构包括位于器件区的第一控制栅CG1-1、第二控制栅CG2-2，以及位于连接区的初始控制栅层，所述初始控制栅层与第一控制栅CG1-1和第二控制栅CG2-2连接。所述插塞位于所述初始控制栅层表面。因此，所述第一控制栅CG1-1和第二控制栅CG2-2共用同一个插塞，所述第一控制栅CG1-1和第二控制栅CG2-2的电压相同。
本实施例中，所述存储器还包括：位于所述第一控制栅CG1-1邻近第二控制栅CG2-2一侧衬底中的第一源区，连接所述第一源区的第二位线BL2；位于所述第一字线WL1远离第二控制栅CG2-2一侧衬底中的第一漏区BL1，连接所述第一漏区的第一位线BL1。所述第一位线BL1与第二位线BL2之间的电势差决定所述第一控制栅CG1-1与第一字线WL1下方沟道中电流的大小。
本实施例中，所述第一控制栅所在的存储单元形成第一存储单元，所述第二控制栅所在的存储单元形成第二存储单元。
要对所述第一存储单元进行编程，第一存储单元下方沟道需要有电流通过，因此，所述第一源区和第一漏区之间需要具有一定的电势差，即第一位线BL1与第二位线BL2之间具有电势差。本实施例中，所述第一位线BL1接低电平Vdp；所述第二位线BL2接较高电压，具体的，所述第一位线WL1所接电压为5.0V～6.0V。
对所述第一存储单元进行编程，则所述第一字线WL1接正电压，所述第一控制栅CG1-1所接电压大于第一字线WL1所接电压；由于第一控制栅CG1-1接高电压，则所述插塞接高电压，又因为所述第二控制栅CG2-2与所述第一控制栅CG1-1共用同一个插塞，因此，所述第二控制栅CG2-2接高电压，为保证不对第二存储单元进行编程，则所述第二字线WL2接零电压。
具体的，本实施例中，所述插塞的电压为7V～8V；所述第一字线WL1的电压为1.3V～1.7V，所述第二字线的电压为0。
对所述第一存储单元进行擦除，则所述第一字线WL1接的电压与所述第一控制栅CG1-1具有较高的电压差，因此，所述第一字线WL1的电压大于第一控制栅CG1-1的电压，所述第一控制栅CG1-1接低压，所述第一字线WL1接高压，又由于第一控制栅CG1-1和第二控制栅CG2-2共用同一个插塞，因此，所述第二控制栅CG2-2接低压。为了保证不对第二存储单元进行擦除，则应尽量减小第二字线WL2与第二控制栅CG2-2之间的电压差，因此，所述第二字线WL2的电压小于第一字线WL1电压。
具体的，本实施例中，所述插塞的电压为-8V～-6V，所述第一字线WL1的电压为7.5V～9.5V。
需要说明的是，与第二存储单元共用同一个字线WL1的存储单元为第三存储单元，所述第三存储单元包括第三控制栅CG2-1。
如果第二字线WL2与第二控制栅CG2-2之间的电压差过大，很难保证不对第二存储单元进行擦除；如果第二字线WL2与第二控制栅CG2-2之间的电压差过小，容易增加第三控制栅CG2-1与所述第二字线WL2之间的电压差，而使第三存储单元被擦除，因此，具体的，本实施例中，所述第二字线WL2的电压在-5V～-4V的范围内。
本实施例中，所述存储器还包括：位于第一字线远离所述第一控制栅一侧的第三控制栅CG1-2；位于第二字线远离所述第二控制栅一侧的第四控制栅CG2-1；本实施例中，所述第三控制栅CG1-2所加电压在4V～5V的范围内，所述第四控制栅所加电压为0。
需要说明的是，本实施例中，所述存储器包括多个存储单元。
具体的，所述存储器还包括：第m字线WLm；位于第m字线两侧的两个控制栅：第m-1控制栅CGm-1和第m-2控制栅CGm-2；第n字线WLn；位于第m字线两侧的两个控制栅：第n-1控制栅CGn-1和第n-2控制栅CGn-2。此外，所述存储器还包括用于控制沟道电流的第三位线BL2+1。
综上，本发明的存储器的使用方法中，所述初始控制栅层连接的两个控制栅共用同一个插塞，因此，初始控制栅层连接的两个控制栅的电压相同。在擦除操作中，使插塞的电压大于零，第一字线电压大于零，则第一控制栅的电压大于零，从而能够对第一控制栅所在的存储单元进行编程，又由于第二字线电压为零。所述第二控制栅所在的存储单元的状态不受影响。在擦除操作中，使所述插塞的电压小于第一字线的电压，则对所述第一控制栅所在的存储单元进行擦除，使第二字线电压小于第一字线电压可以使第二控制栅所在的存储单元的数据不被擦除。因此，所述存储器的形成方法中，可以对特定存储单元进行编程和擦除操作。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种存储器的形成方法，其特征在于，包括：
形成基底，所述基底包括器件区和连接区；
在所述基底上形成控制栅膜；
在所述控制栅膜上形成介质膜；
图形化器件区和连接区的介质膜和控制栅膜，形成自器件区延伸至连接区的多个初始结构，相邻初始结构之间具有沟槽，初始结构包括：初始控制栅层和初始控制栅层表面的介质层；
在所述沟槽内形成字线；
去除器件区的介质层；
图形化器件区的初始控制栅层，在器件区的初始控制栅层内形成暴露出基底的凹槽，形成控制栅；
去除连接区的介质层，形成暴露出连接区初始控制栅层的接触孔；
在所述接触孔中形成插塞。
2.如权利要求1所述的存储器的形成方法，其特征在于，相邻沟槽侧壁之间的距离小于0.24μm。
3.如权利要求1所述的存储器的形成方法，其特征在于，所述初始结构的形成步骤包括：
图形化所述介质膜，形成自器件区延伸至连接区的介质层和位于介质层中的存储窗口；
在所述存储窗口侧壁表面形成第一侧墙；
以所述第一侧墙和介质层为掩膜刻蚀所述控制栅膜，形成初始控制栅层。
4.如权利要求3所述的存储器的形成方法，其特征在于，图形化器件区的初始控制栅层的步骤包括：以所述第一侧墙和所述字线为掩膜刻蚀所述初始控制栅层，形成控制栅。
5.如权利要求1所述的存储器的形成方法，其特征在于，所述介质层的材料为氧化硅。
6.一种存储器，其特征在于，包括：
基底，所述基底包括器件区和连接区；
自器件区延伸至连接区的多个组合结构，位于器件区的所述组合结构包括两个控制栅，位于连接区的组合结构包括初始控制栅层，且一个初始控制栅层与两个控制栅连接；
相邻组合结构之间具有沟槽，所述沟槽内具有字线
位于初始控制栅层表面的插塞。
7.如权利要求6所述的存储器，其特征在于，连接区相邻沟槽侧壁之间的距离小于0.24μm。
8.一种存储器的使用方法，其特征在于，包括：
提供如权利要求6或7所述的存储器，所述存储器包括：
基底，所述基底包括器件区和连接区；
自器件区延伸至连接区的相邻的第一组合结构和第二组合结构；
所述第二组合结构包括位于器件区的第一控制栅、第二控制栅以及位于连接区的初始控制栅层，所述初始控制栅层与第一控制栅和第二控制栅连接，且所述第一控制栅到第一组合结构的距离小于第二控制栅到第一组合结构的距离；
所述第一组合结构和第二组合结构之间具有沟槽；
位于所述第二组合结构两侧的第一字线和第二字线，所述第一字线位于所述沟槽内；
位于初始控制栅层表面的插塞；
所述使用方法包括：编程操作和擦除操作；
所述编程操作的方法包括：对所述插塞、第一字线和第二字线施加电压，使所述插塞的电压大于零，第一字线电压大于零，第二字线电压为零；
所述擦除操作的方法包括：对所述插塞、第一字线和第二字线施加电压，使所述插塞的电压小于第一字线的电压，第二字线电压小于第一字线电压。
9.如权利要求8所述的存储器的使用方法，其特征在于，在所述编程操作中，所述插塞的电压为7V～8V；所述第一字线电压为1.3V～1.7V。
10.如权利要求8所述的存储器的使用方法，其特征在于，在所述擦除操作中，所述插塞的电压为-8V～-6V，所述第一字线的电压为7.5V～9.5V；所述第二字线的电压为-5V～-4V。
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