KR102134912B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술에 따른 반도체 장치는 계단 구조를 이루며 교대로 적층된 도전 패턴들 및 층간 절연패턴들; 상기 계단 구조를 통해 노출된 상기 도전 패턴들에 연결된 패드 패턴들; 및 상기 도전 패턴들 및 상기 층간 절연패턴들을 관통하는 채널막을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 복수의 막들이 적층된 구조를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 집적도를 높일 수 있는 다양한 구조로 개발되고 있다. 그 예로서, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 장치가 제안된 바 있다.
3차원 반도체 장치는 교대로 적층된 층간 절연막들 및 도전 패턴들과, 이들을 관통하는 채널막을 포함한다. 채널막은 층간 절연막들과 도전 패턴들을 관통하는 관통홀을 형성한 후, 관통홀 내부를 반도체막으로 채워서 형성할 수 있다. 관통홀은 층간 절연막들과 희생막들을 교대로 적층한 후, 이들을 식각하여 형성할 수있다. 이 경우, 채널막을 형성하고 나서, 희생막들을 제거하고 희생막들이 제거된 영역들을 도전 패턴들로 채운다. 희생막들이 제거된 영역들을 도전 패턴들로 채우는 과정에서 다양한 원인에 의해 도전 패턴들 내에 에어-갭이 발생할 수 있다.
도전 패턴들은 외부로부터의 전원을 공급받기 위해 콘택 플러그들에 연결된다. 도전 패턴들 내에 형성된 에어-갭은 콘택 플러그들을 형성하는 과정에서 도전 패턴들에 홀이 생기는 펀치 현상을 유발하는 원인이 된다. 또한, 희생막 두께로 한정된 도전 패턴의 두께로 인하여 공정 마진이 부족하면 펀치 현상을 유발할 수 있다. 이러한 도전 패턴들의 펀치 현상은 도전 패턴들 간 브릿지를 유발하므로 문제가 된다.
본 발명의 실시 예는 공정 불량을 줄일 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 교대로 적층된 희생막들 및 층간 절연막들을 포함하고, 상기 희생막들을 노출하는 계단 구조를 갖는 적층체(stack structure)를 형성하는 단계; 상기 계단 구조를 통해 노출된 상기 희생막들에 연결된 패드 패턴들을 형성하는 단계; 상기 적층체를 관통하여 상기 희생막들을 개구하는 슬릿을 형성하는 단계; 상기 희생막들을 제거하여 리세스 영역들을 형성하는 단계; 및 상기 리세스 영역들 내부에 도전 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 계단 구조를 이루며 교대로 적층된 도전 패턴들 및 층간 절연패턴들; 상기 계단 구조를 통해 노출된 상기 도전 패턴들에 연결된 패드 패턴들; 및 상기 도전 패턴들 및 상기 층간 절연패턴들을 관통하는 채널막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 계단 구조를 이루며 교대로 적층된 도전 패턴들 및 층간 절연패턴들; 상기 도전 패턴들 표면을 각각 감싸는 절연막들; 상기 계단 구조를 통해 노출된 상기 절연막들 상에 형성된 패드 패턴들; 및 상기 패드 패턴들과 상기 절연막들을 관통하여 상기 도전 패턴들에 연결된 콘택 플러그들을 포함할 수 있다.
본 기술은 희생막들을 도전 패턴들로 대체하기 전, 별도의 증착 공정 및 식각 공정으로 희생막들 상에 미리 패드 패턴들을 형성한다. 이로써, 본 기술은 패드 패턴들 내에 에어-갭이 발생하는 현상을 차단할 수 있을 뿐 아니라, 도전 패턴들이 채워질 리세스 영역들 끝단을 두껍게 형성하지 않아도 된다.
본 기술은 패드 패턴들에 연결되는 콘택 플러그들을 형성하는 동안, 에어-갭이 발생되지 않은 패드 패턴들을 이용하여 도전 패턴들에 펀칭 현상이 발생하는 현상을 방지할 수 있다.
본 기술에 따르면, 리세스 영역 끝단이 리세스 영역 중앙부보다 두껍게 형성되지 않으므로 리세스 영역 내부를 도전물로 채우는 과정에서 리세스 영역 끝단이 도전물로 채워지기 전 리세스 영역 중앙부가 먼저 도전물로 채워지는 현상을 줄일 수 있다. 이에 따라, 본 기술은 도전 패턴 끝단에 에어-갭이 형성되는 현상을 줄일 수 있다. 이로써, 본 기술은 패드 패턴을 관통하여 도전 패턴에 연결된 콘택 플러그를 형성하더라도, 에어-갭이 노출될 확률을 줄일 수 있으므로 콘택 플러그와 에어-갭에 의해 도전 패턴이 완전히 관통되는 펀칭 현상을 줄일 수 있다.
본 기술은 콘택 플러그들에 의한 도전 패턴들의 펀칭 현상을 방지하거나 줄여서 공정 불량을 줄일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4 및 도 5는 본 발명의 실시 예들에 따른 반도체 장치의 셀 구조물을 나타내는 사시도들이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 반도체 장치는 콘택 영역(P1) 및 셀 영역(P2)을 포함한다. 셀 영역(P2)은 3차원으로 배열된 메모리 셀들을 포함하는 메모리 스트링이 배치되는 영역이다. 콘택 영역(P1)은 메모리 스트링에 연결되는 콘택 플러그들(CT)이 배치되는 영역이다.
메모리 스트링은 적층체(150)를 관통하는 채널막(CH)을 따라 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함한다. 도 1에서는 적층체(150)의 상부에 형성되는 메모리 셀들의 일부와 셀렉트 트랜지스터들의 일부만을 도시하였다.
채널막(CH)은 형성하고자 하는 메모리 스트링의 구조에 따라 스트레이트 구조, U자형, W자형 등 다양하게 변경될 수 있다. 채널막(CH)은 다층 절연패턴(M)에 의해 둘러싸일 수 있다. 다층 절연패턴(M)은 터널 절연막, 데이터 저장막(data storage layer), 및 블로킹 절연막 중 적어도 어느 하나를 포함할 수 있다. 터널 절연막은 채널막(CH)을 둘러싸고 채널막(CH)에 접하며, 데이터 저장막은 터널 절연막을 둘러싸고 터널 절연막에 접하며, 블로킹 절연막은 데이터 저장막을 둘러싸고 데이터 저장막에 접한다. 터널 절연막은 실리콘 산화막으로 형성될 수 있고, 데이터 저장막은 전하를 다양한 방식으로 저장 가능한 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 전하를 플로팅 시키는 폴리 실리콘막, 또는 전하를 트랩핑하는 실리콘 질화막 등으로 형성될 수 있다. 블로킹 절연막은 실리콘 산화막 및 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다.
적층체(150)는 교대로 적층된 도전 패턴들(135, 135T) 및 층간 절연 패턴들(ILD)을 포함한다. 적층체(150)는 셀 영역(P2)으로부터 콘택 영역(P1)으로 연장되어, 콘택 영역(P1)에서 계단 구조를 이룬다. 보다 구체적으로, 적층체(150)의 도전 패턴들(135, 135T)은 하부로 갈수록 콘택 영역(P1)쪽으로 더 길게 연장되어 계단 구조를 이룰 수 있다. 적층체(150)의 층간 절연 패턴들(ILD)은 하부로 갈수록 콘택 영역(P1) 쪽으로 더 길게 연장되어 계단 구조를 이룰 수 있다. 적층체(150)는 슬릿(미도시)에 의해 분리될 수 있다.
적층체(150)의 도전 패턴들(135, 135T) 중 최상층으로부터 적어도 하나의 도전 패턴(예를 들어, 135T)은 셀렉트 트랜지스터에 연결된 셀렉트 라인(SL)으로 이용될 수 있다. 셀렉트 라인(SL) 하부의 도전 패턴들(135)은 메모리 셀들에 연결된 워드 라인들(WL)로 이용될 수 있다. 워드 라인들(WL) 하부의 구조는 형성하고자 하는 메모리 스트링의 구조에 따라 다양하게 형성될 수 있다.
계단 구조를 통해 노출된 도전 패턴들(135, 135T) 상에 패드 패턴들(117, 117T)이 연결된다. 최상층 도전 패턴(135T)에 연결된 최상층 패드 패턴(117T)은 셀렉트 라인(SL)을 따라 콘택 영역(P1)으로부터 셀 영역(P2)까지 연장되어 형성될 수 있다. 이러한 최상층 패드 패턴(117T)은 최상층 도전 패턴(135T)에 연결되어 셀렉트 라인(SL)의 일부를 구성하며, 채널막(CH)에 의해 관통될 수 있다. 셀렉트 라인(SL)은 최상층 도전 패턴(135T) 및 그 상부에 연결된 최상층 패드 패턴(117T)을 포함하므로 워드 라인들(WL)에 비해 두꺼운 두께로 형성될 수 있다. 이에 따라, 셀렉트 트랜지스터의 채널 영역 길이가 길어지므로 셀렉트 트랜지스터측 누설 전류를 줄일 수 있다. 또한, 셀렉트 라인(SL)의 두께가 두꺼워지므로 셀렉트 라인(SL)의 저항을 줄일 수 있다. 최상층 패드 패턴(117T) 하부의 패드 패턴들(117)은 계단 구조를 통해 노출된 콘택 영역(P1)의 도전 패턴들(135) 상면에 연결된다.
상술한 패드 패턴들(117, 117T) 상에 패드 패턴들(117, 117T)을 패터닝하는 과정에서 식각 마스크로 이용되는 보호 패턴들(115)이 잔류할 수 있다. 콘택 플러그들(CT)은 보호 패턴들(115)을 관통하여 콘택 영역(P1)의 패드 패턴들(117, 117T)에 연결될 수 있다. 보호 패턴들(115)의 일측은 패드 패턴들(117, 117T)의 일측보다 계단 구조 외부로 돌출되게 형성될 수 있다. 또는 보호 패턴들(115)의 일측은 패드 패턴들(117, 117T)의 일측과 일치되게 형성될 수 있다.
패드 패턴들(117, 117T) 각각은 폴리 실리콘, 메탈 실리사이드, 및 메탈막 등의 도전물로 형성된다. 저항이 낮은 패드 패턴들(117, 117T)을 형성하기 위하여, 패드 패턴들(117, 117T) 각각은 텅스텐과 같이 저항이 낮은 제1 메탈막(113)으로 형성될 수 있다. 이 경우, 제1 메탈막(113)의 적어도 일면을 따라 제1 베리어 메탈막(111)이 더 형성될 수 있다. 패드 패턴들(117, 117T)에 에어-갭이 형성되는 것을 방지하기 위해, 패드 패턴들(117, 117T)은 도전 패턴들(135, 135T)을 형성하기 전, 제1 베리어 메탈막(111) 및 제1 메탈막(113)을 증착하고, 제1 베리어 메탈막(111) 및 제1 메탈막(113)을 식각하여 형성할 수 있다. 이러한 공정상의 특징 때문에, 패드 패턴들(117, 117T)의 제1 베리어 메탈막(111)은 도전 패턴들(135, 135T)과 층간 절연 패턴들(ILD)에 접하지 않는 제1 메탈막(113)의 표면을 제외한 도전 패턴들(135, 135T)과 층간 절연 패턴들(ILD)에 접하는 제1 메탈막(113)의 표면을 따라 형성될 수 있다.
도전 패턴들(135, 135T) 각각은 폴리 실리콘, 메탈 실리사이드, 및 메탈막 등의 도전물로 형성된다. 저항이 낮은 도전 패턴들(135, 135T)을 형성하기 위하여, 도전 패턴들(135, 135T) 각각은 텅스텐과 같이 저항이 낮은 제2 메탈막(133)으로 형성될 수 있다. 이 경우, 제2 메탈막(133)의 표면을 따라 제2 베리어 메탈막(131)이 더 형성될 수 있다.
콘택 영역(P1)의 도전 패턴들(135, 135T) 내에 에어-갭이 형성되는 것을 줄이기 위해, 도전 패턴들(135, 135T) 각각의 끝단은 나머지 영역과 동일한 두께로 형성되거나, 얇은 두께로 형성될 수 있다.
상술한 본 발명과 다르게 도전 패턴들(135, 135T)의 끝단이 도전 패턴들(135, 135T)의 중앙부에 비해 두껍게 형성되면, 도전 패턴들(135, 135T)이 형성될 영역을 정의하는 리세스 영역들 각각의 끝단을 중앙부에 비해 두껍게 형성해야 한다. 이 경우, 리세스 영역들 내부를 도전물로 채워서 도전 패턴들(135, 135T)을 형성하는 과정에서 리세스 영역들 각각의 끝단이 도전물로 채워지기 전, 리세스 영역들 각각의 중앙부가 도전물로 채워질 수 있다. 그 결과, 도전 패턴들(135, 135T) 끝단에 대응되는 리세스 영역들 끝단에 에어-갭이 형성될 수 있다.
본 발명은 콘택 영역(P1)에 배치되는 도전 패턴들(135, 135T) 각각의 끝단 두께를 두껍게 형성하지 않더라도 별도의 증착 공정 및 식각 공정을 통해 에어-갭 없이 형성된 패드 패턴들(117, 117T)을 통해 콘택 플러그(CT) 형성 공정의 공정 마진을 확보할 수 있다. 또한, 본 발명은 도전 패턴들(135, 135T)의 끝단에 에어-갭이 형성되는 현상을 줄여, 콘택 플러그(CT) 형성 공정의 공정 마진을 확보할 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 2a 내지 도 2h는 콘택 영역 위주로 도시한 단면도들이다.
도 2a에 도시된 바와 같이, 제1 물질막들(201) 및 제2 물질막들(203)을 교대로 적층한다. 제1 물질막들(201) 및 제2 물질막들(203) 적층 수는 다양하게 설정될 수 있다. 제1 물질막들(201) 및 제2 물질막들(203)은 절연막(미도시)으로 덮힌 하부 구조(미도시)를 포함하는 기판(미도시) 상에 형성될 수 있다. 하부 구조는 기판 내에 불순물을 주입하여 형성한 소스 영역일 수 이거나, 기판 상에 도프트 폴리 실리콘막을 형성한 후, 이를 패터닝하여 형성한 소스 영역일 수 있다. 또는 하부 구조는 내부에 파이프 트렌치가 형성된 파이프 게이트일 수 있다.
제1 물질막들(201)은 도전 패턴들이 형성될 층들에 형성되는 것이고, 제2 물질막들(203)은 층간 절연패턴들이 형성될 층들에 형성되는 것이다. 제1 물질막들(201)은 제2 물질막들(203)과 다른 물질로 형성된다. 보다 구체적으로 제1 물질막들(201)은 제2 물질막들(203)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제2 물질막들(203)은 층간 절연패턴용 절연물로 형성되고, 제1 물질막들(201)은 희생막용 절연물로 형성될 수 있다. 층간 절연패턴용 절연물로는 산화막이 이용될 수 있고, 희생막용 절연물로는 산화막에 대한 식각 선택비를 갖는 질화막이 이용될 수 있다.
이 후, 제1 물질막들(201) 및 제2 물질막들(203)을 식각하여 예비 계단 구조(205)를 형성한다. 예비 계단 구조(205)의 각단은 하나의 제1 물질막(201) 및 그 상부에 형성된 하나의 제2 물질막(203)으로 구성될 수 있다. 예비 계단 구조(205)를 통해 제2 물질막들(203)의 상면 일부분이 노출된다.
도 2b에 도시된 바와 같이, 예비 계단 구조(205)를 통해 노출된 제2 물질막들(203)을 식각한다. 이로써, 교대로 적층된 제1 물질막들(201) 및 제2 물질막들(203)을 포함하며, 제1 물질막들(201)을 노출하는 계단 구조(207)를 갖는 적층체(209)가 형성된다. 계단 구조(207)의 각 단은 하나의 제1 물질막(201)을 포함하며, 하나의 제1 물질막(201) 하부에 형성된 제2 물질막(203)을 더 포함할 수 있다.
한편, 제1 물질막들(201) 및 제2 물질막들(203)의 적층 순서를 도 2a 도시된 바와 다르게 하여, 교대로 적층된 제1 물질막들(201) 및 제2 물질막들(203)로 구성된 적층 구조의 최상층에 제1 물질막이 배치되도록 할 수 있다. 이 경우, 예비 계단 구조(205) 형성 공정없이, 제1 물질막들(201) 및 제2 물질막들(203)을 식각하여 도 2b에 도시된 바와 같이 제1 물질막들(201)을 노출하는 계단 구조(207)를 형성할 수 있다.
상기에서 계단 구조(207)를 형성하기 위해 제2 물질막들(203)을 식각하는 동안 제1 물질막들(201)의 끝단이 일부 두께 식각될 수 있다. 이 경우, 계단 구조(207)를 이루는 제1 물질막들(201)의 끝단들이 제1 물질막들(201)의 중앙부보다 얇게 형성될 수 있다. 제2 물질막들(203)은 플라즈마 식각, 습식 식각, 또는 건식 식각 등의 다양한 방식으로 식각될 수 있다. 계단 구조(207)를 이루는 제1 물질막들(201)의 끝단들이 제1 물질막들(201)의 중앙부보다 얇게 형성되면, 패드 패턴들(도 2h의 217P)에 의한 도전 패턴들(도 2h의 235)간 쇼트를 방지할 수 있다. 또한, 계단 구조(207)를 이루는 제1 물질막들(201)의 끝단들이 제1 물질막들(201)의 중앙부보다 얇게 형성되면, 도 2f에서 후술할 리세스 영역들(225) 끝단들이 중앙부들 얇게 형성되어 리세스 영역들(225) 끝단들을 도전막으로 용이하게 매립할 수 있다.
도면에 도시하진 않았으나, 계단 구조(207)을 형성하는 단계 이후, 또는 예비 계단 구조(205)를 형성하는 단계 이전에 셀 영역에 도 1에서 상술한 채널막(CH)을 형성할 수 있다. 채널막(CH)은 제1 물질막들(201) 및 제2 물질막들(203)을 관통하는 관통홀을 형성한 후, 관통홀 내부에 형성될 수 있다. 채널막(CH)은 관통홀의 중심 영역이 개구되도록 관통홀의 표면을 따라 반도체막을 형성함으로써 튜브 형태로 형성될 수 있다. 또는 채널막(CH)은 관통홀의 중심 영역이 채워지도록 관통홀의 내부에 반도체막을 형성함으로써 형성될 수 있다. 또는 채널막(CH)은 튜브 형태의 일부 영역과, 관통홀의 중심 영역까지 반도체막으로 채운 나머지 영역을 포함할 수 있다. 튜브 형태의 채널막(CH)의 중심 영역은 절연물로 채워질 수 있다. 채널막(CH)을 형성하기 전, 관통홀의 표면을 따라, 도 1에서 상술한 다층 절연 패턴(M)이 더 형성될 수 있다.
도 2c에 도시된 바와 같이, 계단 구조(207)를 통해 노출된 제1 물질막들(201)을 포함하는 적층체(209)의 표면을 따라 제1 도전막(217)을 형성한다. 제1 도전막(217)은 계단 구조(207)의 측벽 및 상면을 따라 형성된다. 제1 도전막(217)은 단일층의 도전막으로 형성되거나, 제1 베리어 메탈막(211) 및 제1 메탈막(213)을 포함한 이중층으로 형성될 수 있다. 제1 베리어 메탈막(211)으로서 TiN이 이용될 수 있으며, 제1 메탈막(213)으로서 텅스텐이 이용될 수 있다.
이어서, 제1 도전막(217)의 표면을 따라 보호막(215)을 형성한다. 보호막(215)은 보호막(215)은 스텝 커버리지 특성이 좋지 않은 절연물로 형성된다. 보다 구체적으로, 보호막(215)은 계단 구조(207)의 측벽 상에서의 증착 두께(D1)보다 계단 구조(207)의 상면 상에서의 증착 두께(D2)가 더 두껍게 형성될 수 있는 절연물로 형성된다. 예를 들어, 보호막(215)은 HDP(high density plasma) 산화막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate) 산화막, USG(undoped silicate glass) 산화막, 및 PE(plasma enhanced) 질화막 중 적어도 어느 하나를 포함할 수 있다.
도 2d에 도시된 바와 같이, 계단 구조(207)의 측벽을 따라 형성된 제1 도전막(217)이 노출되도록 보호막(215)을 식각하여 보호 패턴들(215P)을 형성한다. 보호막(215)은 습식 식각 공정으로 식각될 수 있다. 보호막(215)의 두께가 계단 구조(207)의 측벽 상에서보다 상면 상에서 상대적으로 두껍게 형성되었으므로, 계단 구조(207)의 측벽 상에 형성된 보호막(215)의 일부 영역이 식각 공정으로 제거되더라도, 계단 구조(207) 상면 상에 형성된 보호막(215)의 나머지 영역이 보호 패턴들(215P)로서 잔류될 수 있다. 보호 패턴들(215P)은 계단 구조(207) 상면 상의 제1 도전막(217)의 일부 영역을 보호할 수 있다. 또한, 보호 패턴들(215P)은 제1 도전막(217)의 측면을 노출시키도록 형성된다.
도 2e에 도시된 바와 같이, 보호 패턴들(215P)을 식각 마스크로 하는 식각 공정으로 제1 도전막(217)의 일부 영역들을 제거하여, 제1 물질막들(201) 측벽을 노출한다. 보호 패턴들(215P)에 의해 보호되는 제1 도전막(217)의 나머지 영역들은 제1 물질막들(201)에 연결된 패드 패턴들(217P)로서 잔류한다. 제1 도전막(217)은 습식 식각 공정으로 식각될 수 있다. 이 때, 제1 및 제2 물질막들(201, 207)에 대한 식각 선택비가 높은 H2S04를 식각 물질로 이용할 수 있다. 패드 패턴들(217P)에 의해 제1 물질막들(201)이 연결되지 않도록 패드 패턴들(217P)은 제2 물질막들(203)의 측벽들을 노출시키도록 형성된다. 도 2b에서 상술한 공정에서, 계단 구조(207)를 이루는 제1 물질막들(201)의 끝단들이 제1 물질막들(201)의 중앙부보다 얇게 형성되면, 패드 패턴들(217P) 형성을 위한 식각 공정으로 제2 물질막들(203)의 측벽을 용이하게 노출시킬 수 있다.
도면에 도시되진 않았으나, 보호 패턴들(215P)의 일측을 패드 패턴들(217P)의 일측에 일치시키기 위해, 도 2d에서 상술한 보호 패턴들(215P)을 형성하기 위한 보호막(215) 식각 공정시 보호막(215)의 식각량을 증가시킬 수 있다.
도 2f에 도시된 바와 같이, 패드 패턴들(217P)이 형성된 중간 결과물 상에 절연막(221)을 형성한다. 절연막(221)의 표면은 평탄화 공정에 의해 평탄화될 수 있다.
이어서, 절연막(221), 보호 패턴들(215P), 패드 패턴들(217P), 및 적층체(209)를 관통하는 슬릿(미도시)을 형성하여 제1 물질막들(201)을 개구한다. 슬릿의 개수 및 형태는 다양하게 변경될 수 있다.
이 후, 슬릿의 측벽을 통해 노출된 제1 물질막들(201)을 제거하여 리세스 영역들(225)을 형성한다. 도 2b에서 상술한 공정에서 제1 물질막들(201)의 끝단들이 중앙부들보다 얇게 잔류하는 경우, 리세스 영역들(225)의 끝단들이 중앙부들 보다 얇게 형성될 수 있다.
도 2g에 도시된 바와 같이, 리세스 영역들(225) 내부에 도전 패턴들(235)을 형성한다. 도전 패턴들(235)은 슬릿을 통해 개구된 리세스 영역들(225) 내부를 제2 도전막으로 채운 후, 슬릿 내부에 잔류하는 제2 도전막을 제거하여 형성할 수 있다. 제2 도전막은 단일층의 도전막으로 형성되거나, 리세스 영역들(225) 표면을 따라 형성된 제2 베리어 메탈막(231), 및 제2 베리어 메탈막(231) 상에 리세스 영역들(225) 내부를 채우며 형성된 제2 메탈막(233)을 포함한 이중층으로 형성될 수 있다. 제2 베리어 메탈막(231)으로서 TiN이 이용될 수 있으며, 제2 메탈막(233)으로서 텅스텐이 이용될 수 있다. 제2 베리어 메탈막(231) 및 제2 메탈막(233)은 슬릿 내에서 제거되고, 리세스 영역들(225) 내부에 잔류하여 도전 패턴들(235)을 구성할 수 있다. 도 2b에서 상술한 공정에서 제1 물질막들(201)의 끝단들이 중앙부들보다 얇게 형성되는 경우, 도전 패턴들(235)의 끝단들이 중앙부들 얇게 형성될 수 있다.
본 발명에서 리세스 영역들(225) 각각의 끝단은 중앙부보다 상대적으로 두껍게 형성되지 않고, 중앙부와 동일한 두께 또는 중앙부보다 얇은 두께로 형성된 상태이다. 이에 따라, 도전 패턴들(235)을 형성하기 위해 리세스 영역들(225) 내부를 제2 도전막으로 채우는 과정에서 리세스 영역들(225) 각각의 중앙부가 리세스 영역들(225) 각각의 끝단보다 제2 도전막으로 먼저 채워지는 현상이 현저히 줄어든다. 그 결과, 도전 패턴들(235) 각각의 끝단에 에어-갭이 발생하는 현상을 줄일 수 있다.
도전 패턴들(235) 중 최상층의 도전 패턴과 패드 패턴들(217P) 중 최상층의 패드 패턴은 셀렉트 라인(SL)으로 이용될 수 있으며, 셀렉트 라인(SL) 하부의 도전 패턴들(235)은 워드 라인(WL)으로 이용될 수 있다.
도 2h에 도시된 바와 같이 절연막(221)을 관통하여 패드 패턴들(217P)에 연결된 콘택 플러그들(241)을 형성한다. 보호 패턴들(215P)이 잔류하는 경우, 콘택 플러그들(241)은 보호 패턴들(215P)을 더 관통한다.
콘택 플러그들(241)은 절연막(221) 및 보호 패턴들(215P)을 식각하여 패드 패턴들(217P)을 노출하는 콘택홀들을 형성한 후, 콘택홀들 내부를 도전물로 채워서 형성할 수 있다. 콘택홀들은 패드 패턴들(217P)의 높이에 따라 다른 높이로 형성된다. 이 때, 상부에 배치된 패드 패턴들(217P)이 과도 식각될 수 있다. 본 발명에 따른 제조 공정에 의하면, 패드 패턴들(217P) 내부에 에어-갭이 형성되지 않으므로 콘택홀들에 의해 패드 패턴들(217P)이 관통되는 펀칭 현상을 방지할 수 있다. 또한, 콘택홀들 형성 공정 시 패드 패턴들(217P)을 통해 식각 마진을 확보할 수 있으므로 콘택홀들에 의해 패드 패턴들(217P) 하부의 도전 패턴들(235)이 관통되는 펀칭 현상을 방지할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 3은 도 2a 내지 도 2h를 참조하여 설명한 제조방법의 추가 공정을 설명하기 위한 것이다. 도 3의 도면 부호들 중 도 2a 내지 도 2h에서 상술한 구성들과 동일한 구성들을 지칭하는 도면 부호들에 대한 구체적인 설명은 설명의 편의를 위해 생략한다.
도 3에 도시된 바와 같이, 반도체 장치는 도전 패턴들(235)의 표면을 감싸는 절연막(351)을 더 포함할 수 있다. 도전 패턴들(235)을 감싸는 절연막(351)은 도 2g에서 상술한 제2 도전막 형성 공정 이전, 도 2f에서 상술한 공정을 통해 형성된 리세스 영역들(225) 표면을 따라 형성될 수 있다. 절연막(351)은 블로킹 절연막으로 이용되는 절연막일 수 있으며, 예를 들어 Al2O3로 형성될 수 있다. 이 경우, 콘택 플러그들(241)은 도 2h에 도시된 콘택 플러그들(241)에 비해 패드 패턴들(217P) 및 도전 패턴들(235)을 감싸는 절연막(351)을 더 관통하여 도전 패턴들(235)에 연결될 수 있다. 이로써, 콘택 플러그들(241)을 통해 도전 패턴들(235) 및 패드 패턴들(217P)이 전기적으로 연결될 수 있다.
본 발명은 도 2f에서 상술한 바와 같이 리세스 영역들(225) 각각의 끝단이 중앙부보다 두껍게 형성되지 않으므로 도전 패턴들(235)을 형성하는 과정에서 도전 패턴들(235)의 끝단에 에어-갭이 발생하는 현상을 줄일 수 있다. 그 결과, 도 3에 도시된 바와 같이 콘택 플러그들(241)이 패드 패턴들(217P)을 관통하더라도 도전 패턴들(235)의 끝단에 형성된 에어-갭에 의해 콘택 플러그들(241)이 도전 패턴들(235)을 완전히 관통하는 펀칭 현상을 줄일 수 있다.
상술한 바와 같이 본 발명의 실시 예들은 희생막들을 도전 패턴들로 대체하기 전, 별도의 증착 공정 및 식각 공정으로 희생막들 상에 미리 패드 패턴들을 형성한다. 이로써, 본 발명의 실시 예들은 패드 패턴들 내에 에어-갭이 발생하는 현상을 차단할 수 있을 뿐 아니라, 도전 패턴들이 채워질 리세스 영역들 끝단을 두껍게 형성하지 않아도 된다. 이에 따라, 본 발명은 패드 패턴들에 연결되는 콘택 플러그들을 형성하는 동안, 에어-갭이 발생되지 않은 패드 패턴들을 이용하여 도전 패턴들에 펀칭 현상이 발생하는 현상을 방지할 수 있다.
또한, 본 발명에 따른 리세스 영역 끝단이 리세스 영역 중앙부보다 두껍게 형성되지 않으므로, 리세스 영역 내부를 도전 패턴으로 채우는 과정에서 리세스 영역 끝단이 도전물로 채워지기 전 리세스 영역들 중앙부가 먼저 도전물로 채워지는 현상을 줄일 수 있다. 이에 따라, 도전 패턴 끝단에 에어-갭이 형성되는 현상을 줄일 수 있다. 이로써, 본 발명은 패드 패턴을 관통하여 도전 패턴에 연결된 콘택 플러그를 형성하더라도, 에어-갭이 노출될 확률을 줄일 수 있으므로 콘택 플러그와 에어-갭에 의해 도전 패턴이 완전히 관통되는 펀칭 현상을 줄일 수 있다.
이와 같이 본 발명의 실시 예들은 콘택 플러그들에 의한 도전 패턴들의 펀칭 현상을 방지하여 공정 불량을 줄일 수 있다.
도 4 및 도 5는 본 발명의 실시 예들에 따른 반도체 장치의 셀 구조물을 나타내는 사시도들이다. 이하, 도 4 및 도 5를 참조하여, 셀 영역에 형성되는 셀 구조물의 실시 예들에 대해 설명한다.
도 4는 메모리 셀들이 U자 형태의 채널막(CH)을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 4에 도시된 바와 같이, 셀 구조물은 기판(SUB) 상에 적층된 파이프 게이트(PG), 워드 라인들(WL), 적어도 하나의 제1 셀렉트 라인(SSL) 및 적어도 하나의 제2 셀렉트 라인(DSL)을 포함할 수 있다. 제1 셀렉트 라인(SSL)은 소스 셀렉트 라인이고, 제2 셀렉트 라인(DSL)은 드레인 셀렉트 라인일 수 있다.
셀 구조물은 U형태의 채널막(CH)과 채널막(CH)을 감싸는 다층 절연 패턴(M)을 더 포함한다. 다층 절연 패턴(M)의 구성은 도 1에서 상술한 바와 동일하다. 채널막(CH)은 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)으로부터 돌출된 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다. 도면에서는 파이프 채널막(P_CH)에 한 쌍의 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)이 연결된 경우를 예로 들었으나, 메모리 스트링의 형태에 따라 2개 이상의 소스 사이드 채널막(S_CH)이 파이프 채널막(P_CH)에 연결될 수 있고, 2개 이상의 드레인 사이드 채널막(D_CH)이 파이프 채널막(P_CH)에 연결될 수 있다.
소스 사이드 채널막(S_CH)은 워드 라인들(WL) 및 제1 셀렉트 라인(SSL)을 관통하고, 드레인 사이드 채널막(D_CH)은 워드 라인들(WL) 및 제2 셀렉트 라인(DSL)을 관통한다. 소스 사이드 채널막(S_CH)은 소스 라인(SL)과 연결되고, 드레인 사이드 채널막(D_CH)은 비트라인(BL)과 연결된다.
파이프 게이트(PG)과 소스 라인(SL) 사이의 워드 라인들(WL)과 제1 셀렉트 라인(SSL)과, 파이프 게이트(PG)와 비트 라인(BL) 사이의 워드 라인들(WL)과 제2 셀렉트 라인(DSL)은 도 1 또는 도 3에 도시된 콘택 영역의 도전 패턴들이 셀 영역으로 연장된 것일 수 있다. 제1 및 제2 셀렉트 라인(SSL, DSL)은 도 1 또는 도 3에 도시된 콘택 영역으로부터 연장된 패드 패턴을 더 포함할 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 셀렉트 트랜지스터, 메모리 셀들, 적어도 하나의 소스 셀렉트 트랜지스터가 하나의 메모리 스트링을 구성하며, U형태로 배열된다.
상술한 셀 구조물은 도 2a 내지 도 2h에서 상술한 공정 또는 도 3에서 상술한 공정을 이용하여 형성할 수 있다. 도 2a 내지 도 2h에서 상술한 공정 또는 도 3에서 상술한 공정을 실시하기 전, 파이프 트렌치가 형성된 파이프 게이트(PG)가 먼저 형성될 수 있다.
도 5는 메모리 셀들이 스트레이트 타입의 채널막(CH)을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 5에 도시된 바와 같이, 셀 구조물은 소스 영역을 포함하는 기판(SUB) 상에 차례로 적층된 적어도 하나의 제1 셀렉트 라인(LSL), 워드 라인들(WL), 및 적어도 하나의 제2 셀렉트 라인(USL)을 포함할 수 있다. 셀 구조물은 기판(SUB)에 연결되어 스트레이트 타입으로 형성된 채널막(CH) 및 채널막(CH)을 감싸는 다층 절연패턴(M)을 포함한다. 다층 절연패턴(M)의 구성은 도 1에서 상술한 바와 동일하다. 채널막(CH)은 기판(SUB)과 비트 라인들(BL) 사이에 연결될 수 있다. 특히, 채널막(CH)은 기판(SUB)의 소스 영역에 연결될 수 있다.
제1 셀렉트 라인(LSL)과 비트 라인(BL) 사이의 워드 라인들(WL) 및 제2 셀렉트 라인(USL)은 도 1 또는 도 3에 도시된 콘택 영역의 도전 패턴들이 셀 영역으로 연장된 것일 수 있다. 제2 셀렉트 라인(USL)은 도 1 또는 도 3에 도시된 콘택 영역으로부터 연장된 패드 패턴들 더 포함할 수 있다. 제1 셀렉트 라인(LSL)은 제2 셀렉트 라인(USL)과 동일한 구조로 형성되거나, 워드 라인들(WL)과 동일한 구조로 형성될 수 있다. 제1 셀렉트 라인(LSL)의 두께는 워드 라인들(WL)과 동일하거나 두껍게 형성될 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 제1 셀렉트 트랜지스터, 메모리 셀들, 적어도 하나의 제2 셀렉트 트랜지스터가 하나의 메모리 스트링을 구성하며, 일렬로 배열된다.
상술한 셀 구조물은 도 2a 내지 도 2h에서 상술한 공정 또는 도 3에서 상술한 공정을 이용하여 형성할 수 있다.
도 6는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 5에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타낸 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 6을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
135, 135T, 235: 도전 패턴 117, 117T, 217P: 패드 패턴
CH: 채널막 CT, 241: 콘택 플러그
115, 215P: 보호 패턴 111, 131, 211, 231: 베리어 메탈막
113, 133, 231, 233: 메탈막 P1: 콘택 영역
P2: 셀 영역 ILD: 층간 절연패턴
203, 221, 351: 절연막 201:희생막

Claims (21)

  1. 교대로 적층된 희생막들 및 층간 절연막들을 포함하고, 상기 희생막들을 노출하는 계단 구조를 갖는 적층체(stack structure)를 형성하는 단계;
    상기 계단 구조를 통해 노출된 상기 희생막들 상에 배치되고, 서로 이격된 패드 패턴들을 도전물로 형성하는 단계;
    상기 적층체를 관통하여 상기 희생막들을 개구하는 슬릿을 형성하는 단계;
    상기 희생막들을 제거하여 상기 패드 패턴들에 중첩되도록 연장된 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들 내부에 도전 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 적층체를 형성하는 단계는
    상기 희생막들 및 상기 층간 절연막들을 교대로 적층하는 단계;
    상기 희생막들 및 상기 층간 절연막들을 식각하여 상기 층간 절연막들의 상면 일부분을 노출하는 예비 계단 구조를 형성하는 단계; 및
    상기 예비 계단 구조를 통해 노출된 상기 층간 절연막들을 식각하여 상기 희생막들의 상면을 노출하는 단계를 포함하는 반도체 장치의 제조방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 패드 패턴들을 형성하는 단계는
    상기 계단 구조의 측벽 및 상면을 포함한 상기 적층체의 표면을 따라 제1 도전막을 형성하는 단계;
    상기 제1 도전막의 표면을 따라 보호막을 형성하는 단계;
    상기 계단 구조의 측벽을 따라 형성된 상기 제1 도전막의 일부 영역들이 노출되도록 상기 보호막을 식각하여 상기 제1 도전막의 측면을 노출시키는 보호 패턴들을 형성하는 단계; 및
    상기 보호 패턴을 식각 마스크로 하여 상기 제1 도전막의 일부 영역들을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 보호막은 상기 계단 구조의 측벽 상에서 보다 상기 계단 구조의 상면 상에서 더 두껍게 형성되는 반도체 장치의 제조방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 보호막은 HDP(high density plasma) 산화막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate) 산화막, USG(undoped silicate glass) 산화막, 및 PE(plasma enhanced) 질화막 중 적어도 어느 하나를 포함하는 반도체 장치의 제조방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제1 도전막을 형성하는 단계는
    제1 베리어 메탈막을 형성하는 단계; 및
    상기 제1 베리어 메탈막 상에 제1 메탈막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 도전 패턴들을 형성하는 단계는
    상기 리세스 영역들 표면을 따라 제2 베리어 메탈막을 형성하는 단계;
    상기 제2 베리어 메탈막 상에 상기 리세스 영역들 내부를 채우는 제2 메탈막을 형성하는 단계; 및
    상기 슬릿 내에 형성된 상기 제2 메탈막의 일부 영역 및 상기 제2 베리어 메탈막의 일부 영역을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 도전 패턴들을 형성하는 단계 이전,
    상기 리세스 영역들 표면을 따라 절연막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 도전 패턴들을 형성하는 단계 이 후,
    상기 패드 패턴들 및 상기 절연막을 관통하여 상기 도전 패턴들에 연결된 콘택 플러그들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  10. 계단 구조를 이루며 교대로 적층된 도전 패턴들 및 층간 절연패턴들;
    상기 계단 구조를 통해 노출된 상기 도전 패턴들 상면에 연결되고 도전물로 형성된 패드 패턴들; 및
    상기 도전 패턴들 및 상기 층간 절연패턴들을 관통하는 채널막을 포함하고,
    상기 층간 절연패턴들은 하부 절연패턴 및 상부 절연패턴을 포함하고,
    상기 도전 패턴들은 상기 하부 절연패턴 및 상기 상부 절연패턴 사이에 배치된 워드라인의 도전 패턴을 포함하고,
    상기 패드 패턴들은 상기 워드라인의 도전 패턴 상에 배치된 워드라인의 패드 패턴을 포함하고,
    상기 워드라인의 패드 패턴은 상기 상부 절연패턴의 측벽 상으로 돌출된 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 채널막은 상기 패드 패턴들 중 최상층의 패드 패턴을 더 관통하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 최상층의 패드 패턴은 상기 도전 패턴들 중 최상층의 도전 패턴의 상면을 따라 상기 최상층의 도전 패턴에 접하면서 연장된 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 패드 패턴들 상에 형성된 보호 패턴들을 더 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 패드 패턴들 각각은
    제1 메탈막; 및
    상기 도전 패턴들 및 상기 층간 절연패턴들에 접하지 않은 상기 제1 메탈막의 표면을 제외하고 상기 도전 패턴들 및 상기 층간 절연패턴들에 접한 상기 제1 메탈막의 표면을 따라 형성된 제1 베리어 메탈막을 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 도전 패턴들 각각은 제2 메탈막 및 상기 제2 메탈막의 표면을 따라 형성된 제2 베리어 메탈막을 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 도전 패턴들의 표면을 감싸는 절연막을 더 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 패드 패턴들 및 상기 절연막을 관통하여 상기 도전 패턴들에 연결된 콘택 플러그들을 더 포함하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 도전 패턴들의 끝단은 나머지 영역과 동일한 두께로 형성되거나, 얇은 두께로 형성된 반도체 장치.
  19. 계단 구조를 이루며 교대로 적층된 도전 패턴들 및 층간 절연패턴들;
    상기 도전 패턴들 표면을 각각 감싸는 절연막들;
    상기 계단 구조를 통해 노출된 상기 절연막들 상에 각각 형성되고, 도전물로 형성된 패드 패턴들; 및
    상기 패드 패턴들과 상기 절연막들을 관통하여 상기 도전 패턴들에 연결된 콘택 플러그들을 포함하고,
    상기 콘택 플러그들은, 상기 절연막들을 사이에 두고 상기 패드 패턴들로부터 이격된 상기 도전 패턴들을 상기 패드 패턴들에 전기적으로 연결하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 도전 패턴들의 끝단은 나머지 영역과 동일한 두께로 형성되거나, 얇은 두께로 형성된 반도체 장치.
  21. 계단 구조를 이루며 교대로 적층된 도전 패턴들 및 층간 절연패턴들;
    상기 계단 구조를 통해 노출된 상기 도전 패턴들 상면에 연결된 패드 패턴들; 및
    상기 도전 패턴들 및 상기 층간 절연패턴들을 관통하는 채널막을 포함하고,
    상기 패드 패턴들 각각은 상기 도전 패턴들 각각의 상부에 배치된 메탈막, 및 상기 메탈막과 상기 도전 패턴들 각각의 사이에 배치된 베리어 메탈막을 포함하는 반도체 장치.
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