JP7502130B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
インバータ等の電力変換器に用いられる半導体装置には、例えば、ターンオフ時の電流集中に対する破壊耐量が大きいことが望まれる。
特開２０１３－１５２９９６号公報
Kazunori Kawamoto et al.,"A No-Snapback LDMOSFET With Automotive ESD Endurance", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 29, No. 11 (2002)
実施形態は、破壊耐量を向上させた半導体装置を提供する。
実施形態に係る半導体装置は、第１電極と、前記第１電極に対向する第２電極と、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、前記第２導電形の第５半導体層と、複数の制御電極と、第１絶縁膜と、を備える。前記第１半導体層は、前記第１電極と前記第２電極との間に設けられる。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続される。前記第３半導体層は、前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第２電極に電気的に接続される。前記第４半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１電極に電気的に接続される。前記複数の制御電極は、前記第３半導体層の表面から前記第１半導体層中に至る深さを有するトレンチの内部にぞれぞれ設けられ、前記第１半導体層と前記第２半導体層との境界に沿って並ぶ。前記第１絶縁膜は、前記複数の制御電極のそれぞれと前記第１半導体層との間、および、前記複数の制御電極のそれぞれと前記第２半導体層との間に設けられる。前記第５半導体層は、前記複数の制御電極のうちの隣合う第１制御電極と第２制御電極との間において、前記第１半導体層中に設けられた第１部分と、前記第１半導体層と前記第２半導体層との間に設けられ、前記第１部分および前記第２半導体層に電気的に接続された第２部分と、を含み、前記第１部分は前記第３半導体層と前記第４半導体層との間に位置する。
第１実施形態に係る半導体装置を示す模式断面図である。 第１実施形態に係る半導体装置の動作を表す模式断面図である。 第１実施形態に係る半導体装置の特性を示すグラフである。 第１実施形態に係る半導体装置の別の特性を示すグラフである。 第１実施形態の第１変形例に係る半導体装置を示す模式図である。 第１実施形態の第２変形例に係る半導体装置を示す模式図である。 第１実施形態の第３変形例に係る半導体装置を示す模式図である。 第１実施形態の変形例に係る半導体層を示す模式図である。 第１実施形態の第４変形例に係る半導体装置を示す模式図である。 第１実施形態の第５変形例に係る半導体装置を示す模式図である。 第１実施形態の第６変形例に係る半導体装置を示す模式図である。 第２実施形態に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１Ａを示す模式断面図である。半導体装置１Ａは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
図１に表すように、半導体装置１Ａは、半導体部１０と、第１電極２０と、第２電極３０と、制御電極４０と、を備える。第１電極２０は、例えば、コレクタ電極である。第２電極３０は、例えば、エミッタ電極である。制御電極４０は、例えば、ゲート電極である。
第１電極２０と第２電極３０とは対向する位置に設けられ、半導体部１０は、第１電極２０と第３電極３０との間に設けられる。第１電極２０は、例えば、半導体部１０の裏面上に設けられる。第２電極３０は、半導体部１０の表面側に設けられる。半導体部１０は、例えば、シリコンである。第１電極２０および第２電極３０は、例えば、アルミニウムを含む金属層である。
半導体部１０は、例えば、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層１９と、第２導電形の第５半導体層２１と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
第１半導体層１１は、例えば、ｎ形ベース層である。第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。
第２半導体層１３は、例えば、ｐ形ベース層である。第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第２半導体層１３は、例えば、第２導電形の第６半導体層１７を介して第２電極３０に電気的に接続される。第６半導体層１７は、例えば、ｐ形エミッタ層であり、第２半導体層１３の第２導電形不純物よりも高濃度の第２導電形不純物を含む。
第３半導体層１５は、例えば、ｎ形エミッタ層である。第３半導体層１５は、第２半導体層１３と第２電極３０との間に選択的に設けられる。第３半導体層１５は、第２電極３０に電気的に接続される。
第４半導体層１９は、例えば、ｐ形コレクタ層である。第４半導体層１９は、第１半導体層１１と第１電極２０との間に設けられる。第４半導体層１９は、第１電極２０に電気的に接続される。
制御電極４０は、半導体部１０の表面側に設けられたトレンチＧＴの内部に配置される。トレンチＧＴは、第３半導体層１７の表面（上面）から第１半導体層１１中に至る深さを有する。
制御電極４０は、例えば、導電性のポリシリコンである。制御電極４０は、第１絶縁膜４３により、第１半導体層１１、第２半導体層１３、第３半導体層１５および第６半導体層１７から電気的に絶縁される。第１絶縁膜４３は、例えば、ゲート絶縁膜である。第１絶縁膜４３は、例えば、シリコン酸化膜である。
制御電極４０は、半導体部１０と第２電極３０との間に設けられる。制御電極４０は、第２絶縁膜４５により第２電極３０から電気的に絶縁される。第２絶縁膜４５は、例えば、層間絶縁膜である。第２絶縁膜４５は、例えば、シリコン酸化膜である。
制御電極４０は、第１半導体層１１中に位置する部分を含み、第１絶縁膜４３を介して、第１半導体層１１に向き合う。また、制御電極４０は、第１絶縁膜４３を介して、第２半導体層１３に向き合う。すなわち、第１絶縁膜４３は、第１半導体層１１と制御電極４０との間、第２半導体層１３と制御電極４０との間に設けられる。第３半導体層１５は、第１絶縁膜４３に接する。
制御電極４０は、複数設けられ、例えば、第１半導体層１１と第２半導体層１３との境界に沿った方向（例えば、Ｘ方向）に並ぶ。複数の制御電極４０は、第１制御電極４０ａと第２制御電極４０ｂとを含む。
例えば、第３半導体層１５は、第１制御電極４０ａと第２制御電極４０ｂとの間に設けられる。第５半導体層２１も、第１制御電極４０ａと第２制御電極４０ｂとの間に設けられる。
第５半導体層２１は、第１半導体層１１中に位置する。第５半導体層２１は、例えば、第２半導体層１３の第２導電形不純物よりも高濃度の第２導電形不純物を含む。第１半導体層１１は、第２半導体層１３と第５半導体層２１との間に位置する部分、および、第５半導体層２１と第１絶縁膜４３との間に位置する部分を含む。
図２（ａ）および（ｂ）は、第１実施形態に係る半導体装置１Ａの動作を表す模式断面図である。図２（ａ）は、図１に示す断面の一部を表す模式図である。図２（ｂ）は、図２（ａ）中に示すＡ－Ａ断面を表す模式図である。
図２（ａ）は、半導体装置１Ａのオン状態における電子および正孔の流れを示している。例えば、第１電極３０と制御電極４０との間に、制御電極４０の閾値電圧よりも高いゲート電圧（オン電圧）を印加すると、第２半導体層１３と第１絶縁膜４３との界面に第１導電形の反転層が誘起される。これにより、第３半導体層１５から反転層を介して第１半導体層１１に電子が注入される。これに対応して、第４半導体層１９から第１半導体層１１に正孔が注入される。
図２（ｂ）に示すように、第２半導体層１３は、第１半導体層１１と第２電極３０との間において、例えば、Ｙ方向に延在する。第３半導体層１５および第６半導体層１７は、例えば、第２半導体層１３の延在方向に交互に並ぶ。
第５半導体層２１は、第１部分２１ａと、第２部分２１ｂと、を含む。第１部分２１ａは、第３半導体層１５の下方に設けられる。また、第１部分２１ａは、第１半導体層１１中に設けられ、第３半導体層１５と第４半導体層１９との間に位置する。第１半導体層１１は、第２半導体層と第１部分２１ａとの間に位置する部分を含む。
一方、第２部分２１ｂは、第６半導体層１７の下方に設けられる。第２部分２１ｂは、第１半導体層１１と第６半導体層１７との間に設けられる。また、第２部分２１ｂは、第１半導体層１１と第２半導体層１３との間に設けられ、第２半導体層１３に電気的に接続される。
第１部分２１ａは、第２部分２１ｂにつながるように設けられる。すなわち、第１部分２１ａは、第２部分２１ｂを介して、第２半導体層１３に電気的に接続される。
図２（ｂ）は、半導体装置１Ａのターンオフ時における電子および正孔の流れを表している。例えば、第１電極３０と制御電極４０との間に印加されたゲート電圧を制御電極４０の閾値電圧よりも低いオフ電圧に低下させると、第２半導体層１３と第１絶縁膜４３との界面に誘起された反転層が消える。
反転層を介した第３半導体層１５から第１半導体層１１への電子注入が停止されると、半導体装置１Ａのターンオフ過程が開始される。第１半導体層１１への電子注入の停止に伴い、第４半導体層１９から第１半導体層１１への正孔注入も停止される。このため、第１電極２０と第２電極３０との間の電圧が上昇し、第１半導体層１１は空乏化される。第１半導体層１１中の電子は、第４半導体層１９を介して第１電極２０へ排出される。第１半導体層１１中の正孔は、第２半導体層１３および第６半導体層１７を介して第２電極３０へ排出される。
半導体装置１Ａでは、第１半導体層１１と第２半導体層１３との間に第５半導体層２１が設けられているため、第２電極３０への正孔の排出が促進される。
図２（ｂ）に示すように、第１半導体層１１中の電子は、第４半導体層１９を介して第１電極２０へ排出される。一方、第１半導体層１１中の正孔は、第５半導体層２１の第２部分２１ｂ、第２半導体層１３および第６半導体層１７を介して、第２電極３０へ排出される。また、第１半導体層１１中の正孔は、第５半導体層２１の第１部分２１ａから第２部分２１ｂへ移動し、第２半導体層１３および第６半導体層１７を介する経路でも排出される。これにより、第１半導体層１１中の電子および正孔を、第１電極２０および第２電極３０へ効率良く排出し、第１半導体層１１を空乏化することができる。
さらに、第２半導体層１３の第１半導体層１１と第３半導体層１５との間に位置する部分への正孔注入を、第５半導体層２１の第１部分２１ｂにより第６半導体層１７へ迂回させ、さらに第５半導体層２１の第１部分２１ａにより抑制することができる。第１部分２１ａは、第１半導体層１１よりも不純物濃度が高くても良い。これにより、第１半導体層１１、第２半導体層１３および第３半導体層１５により構成される寄生ｎｐｎトランジスタのターンオンの影響を軽減することができる。
図３（ａ）および（ｂ）は、第１実施形態に係る半導体装置１Ａの特性を示すグラフである。図３（ａ）は、オン状態における第１電極２０と第２電極３０との間の電圧Ｖｃｅおよび電流Ｉｃの関係を表している。図３（ｂ）は、ターンオフ過程における第１電極２０と第２電極３０との間の電流Ｉｃおよび電圧Ｖｃｅの時間変化を表している。各図には、半導体装置１Ａおよび比較例に係る半導体装置ＣＥの特性を示している。半導体装置ＣＥは、第５半導体層２１を有しない点で、半導体装置１Ａとは異なる。
図３（ａ）に示すように、半導体装置１Ａのオン電流は、半導体装置ＣＥのオン電流よりも小さくなる。これは、第５半導体層２１の第１部分２１ａを設けることにより、電子電流の経路が狭くなり（図２（ａ）参照）、オン抵抗が大きくなることを反映している。
一方、時間ｔ１において、ゲート電圧を制御電極４０の閾値電圧以下とした場合、図３（ｂ）に示すように、半導体装置１Ａの電圧Ｖｃｅは、半導体装置ＣＥのＶｃｅよりも早く立ち上る。また、半導体装置１Ａの電流Ｉｃは、半導体装置ＣＥのＩｃよりも早く減少する。このように、第５半導体層２１を設けることによりターンオフ時間を短縮し、スイッチング損失を低減することができる。
図４は、第１実施形態に係る半導体装置の別の特性を示すグラフである。同図中には、半導体装置１Ａおよび比較例に係る半導体装置ＣＥの特性を示している。
例えば、ターンオフ過程において、寄生ｎｐｎトランジスタがターンオンすると、電流Ｉｃが増加すると共に、電圧Ｖｃｅが減少する、所謂、スナップバック現象が生じる。図４に示すように、電流Ｉｃが増えると共に、電圧Ｖｃｅが低くなり、その後、電圧Ｖｃｅは、上昇に転ずる。この過程における電圧Ｖｃｅの低下量が大きい程、寄生ｎｐｎトランジスタを介した電流集中が生じ易く、半導体装置の破壊耐量が低くなる。
図４示す例では、半導体装置ＣＥに比べて、半導体装置１Ａの電圧Ｖｃｅの低下が抑制されている。これは、寄生ｎｐｎトランジスタのターンオン時に流れる電流が低減されていること表している。すなわち、半導体装置１Ａでは、第５半導体層２１を設けることにより、ターンオフ時の破壊耐量を向上させることができる。
図５（ａ）～（ｃ）は、第１実施形態の第１変形例に係る半導体装置１Ｂを示す模式図である。
図５（ａ）は、隣り合う第１制御電極４０ａと第２制御電極４０ｂとの間（図１参照）の第１半導体層１１、第２半導体層１３、第３半導体層１５および第６半導体層１７を示す斜視図である。
図５（ｂ）は、第５半導体層２１を示す斜視図であり、図５（ｃ）は、第５半導体層２１のＹ－Ｚ面に沿った断面図である。
図５（ａ）～（ｃ）に示すように、第５半導体層２１は、第１部分２１ａと、第２部分２１ｂと、第３部分２１ｃと、を含む。第３部分２１ｃは、第１部分２１ａと第２部分２１ｂとをつなぐように設けられる。
第１部分２１ａは、第３部分２１ｃを介して第２部分２１ｂに電気的に接続される。第１部分２１ａは、第３半導体層１５の下方から第６半導体層１７の下方に延在するように設けられる。
図５（ａ）に示すように、第２部分２１ｂは、図示しない第１絶縁膜４３を介して制御電極４０に向き合うように設けられる。すなわち、第２部分２１ｂのＸ方向の幅を広くすることにより、第１半導体層１１から第２電極３０への正孔の排出抵抗を低減する。一方、第３半導体層１５から第１半導体層１１へ流れる電子電流の経路は、第２部分２１ｂが設けられない領域に限定される。
図６（ａ）～（ｃ）は、第１実施形態の第２変形例に係る半導体装置１Ｃを示す模式図である。
図６（ａ）は、隣り合う第１制御電極４０ａと第２制御電極４０ｂとの間（図１参照）の第１半導体層１１、第２半導体層１３、第３半導体層１５および第６半導体層１７を示す斜視図である。
図６（ｂ）は、第５半導体層２１を示す斜視図であり、図６（ｃ）は、第５半導体層２１のＹ－Ｚ面に沿った断面図である。
図６（ａ）～（ｃ）に示すように、第５半導体層２１は、第１部分２１ａと、第２部分２１ｂと、第３部分２１ｃと、を含む。第３部分２１ｃは、第１部分２１ａと第２部分２１ｂとをつなぐように設けられる。
第１部分２１ａは、第３部分２１ｃを介して第２部分２１ｂに電気的に接続される。第１部分２１ａは、第３半導体層１５の下方から第６半導体層１７の下方に延在するように設けられる。この例では、第２部分２１ｂのＸ方向の幅ＷＢは、第１部分２１ａのＸ方向の幅ＷＡと略同一である。
第１半導体層１１は、第５半導体層２１の第２部分２１ｂと第１絶縁膜４３（図示しない）との間に位置する部分を含む。これにより、第３半導体層１５から第１半導体層１１へ流れる電子電流の経路は、第１半導体層１１と第６半導体層１７との間に位置する領域にも広がる。すなわち、半導体装置１Ｃでは、オン抵抗を低減することができる。
図７（ａ）および（ｂ）は、第１実施形態の第３変形例に係る半導体装置１Ｄを示す模式図である。
図７（ａ）は、隣り合う第１制御電極４０ａと第２制御電極４０ｂとの間（図１参照）の第１半導体層１１、第２半導体層１３、第３半導体層１５および第６半導体層１７を示す斜視図である。図７（ｂ）は、第５半導体層２１を示す斜視図である。
この例では、第５半導体層２１は、２つの第１部分２１ａと、第２部分２１ｂと、を含む。２つの第１部分２１ａは、例えば、Ｘ方向に並ぶ。第１半導体層１１は、２つの第１部分２１ａの間に位置する部分と、第１部分２１ａと第１絶縁膜４３との間に位置する部分と、を含む。これにより、第３半導体層１５から反転層を介して第１半導体層１１へ流れる電子電流の経路を広くすることができる。
図７（ａ）に示すように、第２部分２１ｂは、図示しない第１絶縁膜４３を介して制御電極４０に向き合うように設けられる。すなわち、第２部分２１ｂのＸ方向の幅を広くすることにより、第１半導体層１１から第２電極３０への正孔の排出抵抗を低減する。
図８（ａ）～（ｃ）は、第１実施形態の変形例に係る第５半導体層２１を例示する模式図である。図８（ａ）および（ｃ）は、斜視図であり、図８（ｂ）は、Ｙ－Ｚ断面図である。いずれの例でも、第５半導体層２１は、第１部分２１ａと第２部分２１ｂとを含み、第１部分２１ａは、第２部分２１ｂに電気的に接続される。
図８（ａ）に示す例では、第１部分２１ａは、第２部分２１ｂの側面から－Ｙ方向（Ｙ方向の逆方向）に突き出すように設けられる。
図８（ｂ）に示す例では、第１部分２１ａは、第２部分２１ｂの側面から斜め下方に突き出すように設けられる。第１部分２１ａは、Ｚ方向において第２半導体層１３からより離れた位置に設けられる。これにより、第１部分２１ａを介して、第１半導体層１１から効率的に正孔を排出することができる。
図８（ｃ）に示す例では、２つの第１部分２１ａが設けられる。２つの第１部分２１ａは、例えば、Ｘ方向に並び、第２部分２１ｂから離れるにしたがって、２つの第１部分２１ａ間の間隔が狭くなるように設けられる。これにより、第３半導体層１５から反転層を介して第１半導体層１１へ流れる電子電流の経路を広くすると共に、第１半導体層１１から効率的に正孔を排出することができる。
図９（ａ）および（ｂ）は、第１実施形態の第４変形例に係る半導体装置２Ａを示す模式図である。
図９（ａ）は、隣り合う第１制御電極４０ａと第２制御電極４０ｂとの間（図１参照）の第１半導体層１１、第２半導体層１３、第３半導体層１５および第６半導体層１７を示す斜視図である。図９（ｂ）は、第５半導体層２１のＹ－Ｚ面に沿った断面図である。
図９（ａ）に示すように、第５半導体層２１は、第４部分２１ｄをさらに含む。第４部分２１ｄは、第１部分２１ａの下方に設けられる。第４部分２１ｄのＸ方向の幅ＷＤは、第１部分２１ａのＸ方向の幅ＷＡ（図６（ｂ）参照）よりも狭い。また、第２部分２１ｂは、図示しない第１絶縁膜４３を介して制御電極４０に向き合うように設けられる。
図９（ｂ）に示すように、第１部分２１ａは、第２部分２１ｂと第４部分２１ｄとの間に位置する。第４部分２１ｄは、第３部分２１ｃを介して、第１部分２１ａに電気的に接続される。また、第１部分２１ａは、第３部分２１ｃを介して、第２部分２１ｂに電気的に接続される。
第４部分２１ｄは、第３半導体層１３の下方から第６半導体層１７の下方に延在するように設けられる。この例では、第４部分２１ｄを加えることにより、第１半導体層１１の正孔をより効率的に排出することができる。
図１０（ａ）および（ｂ）は、第１実施形態の第５変形例に係る半導体装置２Ｂおよび２Ｃを示す模式図である。図１０（ａ）および（ｂ）は、隣り合う第１制御電極４０ａと第２制御電極４０ｂとの間（図１参照）の第１半導体層１１、第２半導体層１３、第３半導体層１５および第６半導体層１７を示す斜視図である。
図１０（ａ）に示す半導体装置２Ｂでは、第５半導体層２１は、Ｚ方向に並ぶ２つの第４部分２１ｄを含む。２つの第４部分２１ｄは、図示しない第３部分２１ｃを介して、相互に電気的に接続され、第１部分２１ａに電気的に接続される（図９（ｂ）参照）。
図１０（ｂ）に示す半導体装置２Ｃでは、第５半導体層２１は、Ｚ方向に並ぶ３つの第４部分２１ｄを含む。３つの第４部分２１ｄは、図示しない第３部分２１ｃを介して、相互に電気的に接続され、第１部分２１ａに電気的に接続される（図９（ｂ）参照）。
このように、複数の第４部分２１ｄをＺ方向に並べて配置することにより、第１半導体層１１の正孔をより効率的に排出することができる。
図１１（ａ）および（ｂ）は、第１実施形態の第６変形例に係る半導体装置３Ａおよび３Ｂを示す模式図である。図１１（ａ）および（ｂ）は、隣り合う第１制御電極４０ａと第２制御電極４０ｂとの間（図１参照）の第１半導体層１１、第２半導体層１３、第３半導体層１５および第６半導体層１７を示す斜視図である。
図１１（ａ）に示す半導体装置３Ａでは、第５半導体層２１の第１部分２１ａは、第３半導体層１５の下方において、Ｚ方向に延伸するように設けられる。また、第１部分２１ａは、Ｙ方向にさらに延在し、第６半導体層１７の下方において、第２部分２１ｂに電気的に接続される。また、第２部分２１ｂは、図示しない第１絶縁膜４３を介して制御電極４０に向き合うように設けられる。
この例では、第１部分２１ａと第１絶縁膜４３との間に、第１導電形の第７半導体層２３をさらに設ける。第７半導体層２３は、第１絶縁膜４３に沿って、例えば、Ｙ方向およびＺ方向に延在するように設けられる。第７半導体層２３は、第１半導体層１１の第１導電形不純物よりも高濃度の第１導電形不純物を含む。
第１半導体層１１は、第５半導体層２１の第１部分２１ａと第７半導体層２３との間に位置する部分を含む。
この例では、第５半導体層２１の第１部分２１ａをＺ方向に延在させることにより、第１半導体層１１中の正孔を効率良く排出することができる。さらに、第７半導体層２３を設けることにより、第３半導体層１５から反転層を介して第１半導体層１１に至る電子電流の経路の電気抵抗を低減することができる。これにより、半導体装置３Ａのオン抵抗を低減することができる。
図１１（ｂ）に示す半導体装置３Ｂも、Ｚ方向に延伸する第５半導体層２１の第１部分２１ａと、第７半導体層２３と、を備える。さらに、第５半導体層２１の第２部分２１ｂにおけるＸ方向の幅ＷＢは、例えば、第１部分２１ａのＸ方向の幅ＷＡと略同一に設けられる（図６（ｂ）参照）。これにより、第１半導体層１１は、第２部分２１ｂと第１絶縁膜４３との間に位置する部分をさらに含む。このため、半導体装置３Ｂのオン抵抗をさらに低減することができる。
（第２実施形態）
図１２は、第２実施形態に係る半導体装置４を示す模式断面図である。半導体装置４は、例えば、第１導電形の第１半導体層１１１と、第２導電形の第２半導体層１１３と、第１導電形の第３半導体層１１５と、第２導電形の第４半導体層１１９と、第２導電形の第５半導体層１２１と、第２導電形の第６半導体層１１７と、を備える。また、半導体装置４は、第１電極１２０と、第２電極１３０と、制御電極１４０と、第１絶縁膜１４３と、を備える。
図１２に示すように、制御電極１４０は、例えば、ゲート電極であり、第１半導体層１１１上に選択的に設けられる。第１半導体層１１１は、例えば、ｎ形ベース層である。第１絶縁膜１４３は、第１半導体層１１１と制御電極１４０との間に設けられる。第１絶縁膜１４３は、例えば、ゲート絶縁膜である。すなわち、半導体装置４は、プレナーゲート構造を有するＩＧＢＴである。
第２半導体層１１３は、例えば、ｐ形ベース層である。第２半導体層１１３は、第１半導体層１１１上に選択的に設けられる。第２半導体層１１３は、第１半導体層１１１と第１絶縁膜１４３との間に位置する部分を含む。すなわち、第２半導体層１１３は、第１絶縁膜１４３を介して、制御電極１４０に向き合う部分を含む。
第３半導体層１１５は、例えば、ｎ形エミッタ層である。第３半導体層１１５は、第２半導体層１１３上に選択的に設けられる。第３半導体層１１５は、第２半導体層１１３の制御電極１４０に向き合う部分に並ぶ。
第４半導体層１１９は、例えば、ｐ形コレクタ層である。第４半導体層１１９は、第１半導体層１１１の上に選択的に設けられる。第４半導体層１１９は、第２半導体層１１３から離れた位置に設けられる。
第５半導体層１２１は、第２半導体層１１３中に設けられる。第５半導体層１２１は、第１半導体層１１１と第３半導体層１１５との間に設けられる。第５半導体層１２１は、第２半導体層１１３の第２導電形不純物よりも高濃度の第２導電形不純物を含む。
第６半導体層１１７は、例えば、ｐ形エミッタ層である。第６半導体層１１７は、第２半導体層１１３上に選択的に設けられ、第２半導体層１１３の制御電極１４０に向き合う部分および第３半導体層１１５に並ぶ。
第５半導体層１２１は、第１半導体層１１１と第３半導体層１１５との間に設けられる第１部分１２１ａと、第６半導体層１１７に電気的に接続される第２部分１２１ｂと、を含む。第１部分１２１ａは、第２部分１２１ｂを介して、第６半導体層１１７の電気的に接続される。
第１電極１２０は、第４半導体層１１９に電気的に接続される。第２電極１３０は、第３半導体層１１５および第６半導体層１１７に電気的に接続される。
半導体装置４のターンオフ過程において、第１半導体層１１１中の電子は、第４半導体層１１９を介して、第１電極１２０に排出される。第１半導体層１１１中の正孔は、第２半導体層１１３および第６半導体層１１７を介して、第２電極１３０に排出される。
半導体装置４では、第５半導体層１２１が第２半導体層１１３中に設けられているため、第２半導体層１１３から第６半導体層１１７へ正孔を効率よく排出することができる。これにより、第２半導体層１１３、第３半導体層１１５および第６半導体層１１７により構成される寄生ｎｐｎトランジスタのターンオンの影響を軽減し、半導体装置４の破壊耐量を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１Ａ～１Ｄ、２Ａ～２Ｃ、３Ａ、３Ｂ、４…半導体装置、 １０…半導体部、 １１、１１１…第１半導体層、 １３、１１３…第２半導体層、 １５、１１５…第３半導体層、 １７、１１７…第６半導体層、 １９、１１９…第４半導体層、 ２１、１２１…第５半導体層、 ２１ａ、１２１ａ…第１部分、 ２１ｂ、１２１ｂ…第２部分、 ２１ｃ…第３部分、 ２１ｄ…第４部分、 ２３…第７半導体層、 ２０、１２０…第１電極、 ３０、１３０…第２電極、 ４０、１４０…制御電極、 ４０ａ…第１制御電極、 ４０ｂ…第２制御電極、 ４３、１４３…第１絶縁膜、 ４５…第２絶縁膜、 ＧＴ…トレンチ

Claims (5)

  1. 第１電極と、
    前記第１電極に対向する第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体層と、
    前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続された第２導電形の第２半導体層と、
    前記第２半導体層と前記第２電極との間に選択的に設けられ、前記第２電極に電気的に接続された前記第１導電形の第３半導体層と、
    前記第１半導体層と前記第１電極との間に設けられ、前記第１電極に電気的に接続された前記第２導電形の第４半導体層と、
    前記第３半導体層の表面から前記第１半導体層中に至る深さを有するトレンチの内部にぞれぞれ設けられ、前記第１半導体層と前記第２半導体層との境界に沿って並んだ複数の制御電極と、
    前記複数の制御電極のそれぞれと前記第１半導体層との間、および、前記複数の制御電極のそれぞれと前記第２半導体層との間に設けられた第１絶縁膜と、
    前記複数の制御電極のうちの隣合う第１制御電極と第２制御電極との間において、前記第１半導体層中に設けられた第１部分と、前記第１半導体層と前記第２半導体層との間に設けられ、前記第１部分および前記第２半導体層に電気的に接続された第２部分と、を含み、前記第１部分は前記第３半導体層と前記第４半導体層との間に位置する前記第２導電形の第５半導体層と、
    を備え、
    前記第１半導体層は、前記第５半導体層の前記第１部分と前記第１絶縁膜との間に位置する部分を含み、
    前記第１半導体層は、前記第５半導体層の前記第２部分と前記第１絶縁膜との間に位置する部分を含む半導体装置。
  2. 前記第２半導体層と前記第２電極との間において、前記第３半導体層と並んで選択的に設けられた前記第２導電形の第６半導体層をさらに備え、
    前記第５半導体層の前記第２部分は、前記第１半導体層と前記第６半導体層との間に位置し、
    前記第６半導体層は、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含み、
    前記第２半導体層は、前記第６半導体層を介して前記第２電極に電気的に接続される請求項１記載の半導体装置。
  3. 前記第５半導体層は、前記第２半導体層の前記第２導電形不純物よりも高濃度の第２導電形不純物を含む請求項２記載の半導体装置。
  4. 前記第５半導体層と前記第１絶縁膜との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第７半導体層をさらに備えた請求項１～３のいずれか１つに記載の半導体装置。
  5. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた制御電極と、
    前記第１半導体層と前記制御電極との間に設けられた第１絶縁膜と、
    前記第１半導体層上に選択的に設けられ、前記第１絶縁膜を介して前記制御電極に向き合う部分を含む第２導電形の第２半導体層と、
    前記第２半導体層上に選択的に設けられ、前記第２半導体層の前記制御電極に向き合う前記部分に並ぶ、前記第１導電形の第３半導体層と、
    前記第１半導体層上において、前記第２半導体層から離れた位置に設けられた前記第２導電形の第４半導体層と、
    前記第２半導体層中において、前記第１半導体層と前記第３半導体層との間に設けられ、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含む前記第２導電形の第５半導体層と、
    前記第２半導体層上に選択的に設けられ、前記第２半導体層の前記制御電極に向き合う前記部分および前記第３半導体層に並び、前記第５半導体層に電気的に接続された、前記第２導電形の第６半導体層と、
    を備えた半導体装置。
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