KR102597297B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는 복수의 화소, 상기 복수의 화소에 연결되어 제1 방향으로 연장되는 스캔 라인, 상기 복수의 화소를 포함하는 표시 영역의 주변 영역에서 상기 스캔 라인에 인접하여 상기 제1 방향으로 연장되는 전원 라인, 및 상기 스캔 라인을 상기 전원 라인에 연결시키는 정전기 차단 회로를 포함하고, 상기 정전기 차단 회로는, 제1 도전층, 상기 제1 도전층 위에 위치하고, 상기 스캔 라인과 중첩하는 제1 반도체부, 상기 전원 라인과 중첩하는 제2 반도체부 및 상기 제1 반도체부와 상기 제2 반도체부를 서로 연결하는 채널부를 포함하는 반도체층, 제1 신호 라인 컨택홀을 통해 상기 제1 반도체부에 연결되는 제1 전극, 및 제1 전원 라인 컨택홀을 통해 상기 제2 반도체부에 연결되는 제2 전극을 포함하고, 상기 제1 신호 라인 컨택홀은 상기 제1 반도체부의 폭의 중심에 위치하지 않고 상기 제1 반도체부와 중첩하고, 상기 제1 전원 라인 컨택홀은 상기 제2 반도체부의 폭의 중심에 위치하지 않고 상기 제2 반도체부와 중첩한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 정전기를 차단할 수 있는 표시 장치에 관한 것이다.
최근에는 액정 표시 장치 및 유기 발광 표시 장치 등의 다양한 표시 장치가 상용화되어 있다.
이러한 표시 장치는 절연 기판 상에 복수의 화소 및 배선들이 배치되어 있는 표시 패널을 포함한다. 표시 패널은 복수의 화소가 배치되어 영상이 표시되는 표시 영역과 복수의 화소에 신호 및 전원을 제공하기 위한 복수의 배선들이 배치되는 주변 영역을 포함한다.
복수의 화소 및 복수의 배선들이 절연 기판 상에 형성되어 있음에 따라 순간적으로 발생하는 정전기는 절연 기판 밖으로 분산될 수 없으며, 주변 영역에 배치되어 있는 배선들을 통해 표시 영역으로 유입되어 화소의 절연막이나 박막 트랜지스터 등을 손상시킬 수 있다. 즉, 표시 패널은 정전기에 매우 취약할 수 있으며, 정전기에 의해 표시 패널의 불량이 발생할 수 있다.
표시 장치는 표시 영역으로 정전기가 유입되는 것을 차단하기 위하여 복수의 배선들에 정전기 차단 회로를 연결할 수 있다. 이러한 정전기 차단 회로는 주변 영역에서 많은 수의 배선들 사이에 위치되어야 함에 따라 작은 공정 오차에 의해서도 정전기 차단 회로의 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 공정 오차에 의한 정전기 차단 회로의 불량을 방지할 수 있는 표시 장치를 제공함에 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소, 상기 복수의 화소에 연결되어 제1 방향으로 연장되는 스캔 라인, 상기 복수의 화소를 포함하는 표시 영역의 주변 영역에서 상기 스캔 라인에 인접하여 상기 제1 방향으로 연장되는 전원 라인, 및 상기 스캔 라인을 상기 전원 라인에 연결시키는 정전기 차단 회로를 포함하고, 상기 정전기 차단 회로는, 제1 도전층, 상기 제1 도전층 위에 위치하고, 상기 스캔 라인과 중첩하는 제1 반도체부, 상기 전원 라인과 중첩하는 제2 반도체부 및 상기 제1 반도체부와 상기 제2 반도체부를 서로 연결하는 채널부를 포함하는 반도체층, 제1 신호 라인 컨택홀을 통해 상기 제1 반도체부에 연결되는 제1 전극, 및 제1 전원 라인 컨택홀을 통해 상기 제2 반도체부에 연결되는 제2 전극을 포함하고, 상기 제1 신호 라인 컨택홀은 상기 제1 반도체부의 폭의 중심에 위치하지 않고 상기 제1 반도체부와 중첩하고, 상기 제1 전원 라인 컨택홀은 상기 제2 반도체부의 폭의 중심에 위치하지 않고 상기 제2 반도체부와 중첩한다.
상기 제1 반도체부 및 상기 제2 반도체부는 상기 제1 방향으로 연장되고, 상기 제1 신호 라인 컨택홀은 상기 제1 반도체부의 폭의 중심과 반도체층의 인접한 최외곽 사이에 위치하고, 상기 제1 전원 라인 컨택홀은 상기 제2 반도체부의 폭의 중심과 반도체층의 인접한 최외곽 사이에 위치할 수 있다.
상기 제1 전극 및 상기 제2 전극 위에 위치하는 평탄화층을 더 포함하고, 상기 제1 전극과 중첩하고 상기 평탄화층에 형성된 제2 신호 라인 컨택홀을 통해 상기 스캔 라인이 상기 제1 전극에 연결되고, 상기 제2 전극과 중첩하고 상기 평탄화층에 형성된 제2 전원 라인 컨택홀을 통해 상기 전원 라인이 상기 제2 전극에 연결될 수 있다.
상기 제1 전극과 상기 제2 전극 중 어느 하나만이 상기 제1 신호 라인 컨택홀과 상기 제1 전원 라인 컨택홀 중 하나를 통해 상기 제1 도전층에 연결될 수 있다.
표시 장치는 상기 반도체층 위에 위치하는 제1 게이트 절연층, 상기 제1 게이트 절연층 위에 위치하고 상기 채널부와 중첩하는 제2 도전층, 및 상기 제2 도전층 위에 위치하는 제2 게이트 절연층을 더 포함할 수 있고, 상기 제1 신호 라인 컨택홀 및 상기 제1 전원 라인 컨택홀은 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층에 형성될 수 있다.
상기 제2 도전층은 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층에 의해 절연 및 플로팅되어 있을 수 있다.
상기 스캔 라인은 상기 제2 도전층과 중첩하여 커패시터를 형성할 수 있다.
상기 반도체층, 상기 제2 도전층, 상기 제1 전극 및 상기 제2 전극은 상기 제2 도전층을 게이트 전극으로 하는 정전기 방전 트랜지스터를 형성할 수 있다.
상기 채널부는 평면상에서 상기 제1 반도체부와 상기 제2 반도체부 사이에서 지그재그 형상 또는 S자 형상으로 형성될 수 있다.
상기 제1 도전층은 상기 제1 신호 라인 컨택홀 및 상기 제1 전원 라인 컨택홀에 각각 대응하는 복수의 개구를 포함할 수 있다.
상기 복수의 개구 각각의 폭은 상기 제1 반도체부의 폭 및 상기 제2 반도체부의 폭보다 클 수 있다.
상기 제1 도전층의 제2 방향의 폭은 상기 반도체층의 제2 방향의 폭보다 작고, 상기 제2 방향은 상기 제1 방향에 수직일 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시부, 상기 복수의 화소에 연결되어 제1 방향으로 연장되는 복수의 스캔 라인 및 복수의 센싱 라인에 연결되는 게이트 구동부, 및 상기 게이트 구동부와 상기 표시부 사이에 위치하여 정전기가 상기 복수의 스캔 라인 및 상기 복수의 센싱 라인을 통해 상기 표시부로 유입되는 것을 차단하는 정전기 차단 회로부를 포함하고, 상기 정전기 차단 회로부는 상기 복수의 스캔 라인 및 상기 복수의 센싱 라인 각각을 전원 라인에 연결시키는 복수의 정전기 방전 트랜지스터를 포함하고, 상기 복수의 정전기 방전 트랜지스터 각각은, 제1 반도체부, 제2 반도체부 및 상기 제1 반도체부와 상기 제2 반도체부를 서로 연결하는 채널부를 포함하는 반도체층, 상기 체널부와 중첩하는 게이트 전극, 제1 신호 라인 컨택홀을 통해 상기 제1 반도체부에 연결되는 제1 전극, 및 제1 전원 라인 컨택홀을 통해 상기 제2 반도체부에 연결되는 제2 전극을 포함하고, 상기 제1 신호 라인 컨택홀은 상기 제1 반도체부의 폭의 중심에 위치하지 않고 상기 제1 반도체부와 중첩하고, 상기 제1 전원 라인 컨택홀은 상기 제2 반도체부의 폭의 중심에 위치하지 않고 상기 제2 반도체부와 중첩한다.
상기 제1 반도체부 및 상기 제2 반도체부는 상기 제1 방향으로 연장되고, 상기 제1 신호 라인 컨택홀에서 상기 게이트 전극에 가까운 상기 제1 반도체부의 가장자리까지의 제1 폭이 상기 제1 신호 라인 컨택홀에서 상기 게이트 전극에 상대적으로 먼 상기 제1 신호 라인 컨택홀의 가장자리까지의 제2 폭보다 크고, 상기 제1 전원 라인 컨택홀에서 상기 게이트 전극에 가까운 상기 제2 반도체부의 가장자리까지의 제3 폭이 상기 제1 전원 라인 컨택홀에서 상기 게이트 전극에 상대적으로 먼 상기 제1 전원 라인 컨택홀의 가장자리까지의 제4 폭보다 클 수 있다.
상기 제3 폭의 크기는 상기 제1 폭의 크기와 동일하고, 상기 제4 폭의 크기는 상기 제2 폭의 크기와 동일할 수 있다
상기 게이트 전극을 절연하는 절연층에 의해 상기 게이트 전극은 절연 및 플로팅되어 있을 수 있다.
표시 장치는 상기 반도체층, 상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극과 중첩하는 제1 도전층을 더 포함할 수 있다.
상기 제1 전극과 상기 제2 전극 중 어느 하나만이 상기 제1 신호 라인 컨택홀과 상기 제1 전원 라인 컨택홀 중 하나를 통해 상기 제1 도전층에 연결될 수 있다.
상기 제1 도전층은 상기 제1 신호 라인 컨택홀 및 상기 제1 전원 라인 컨택홀에 각각 대응하는 복수의 개구를 포함할 수 있다.
상기 복수의 개구 각각의 폭은 상기 제1 반도체부의 폭 및 상기 제2 반도체부의 폭보다 클 수 있다.
본 발명의 실시예에 따른 표시 장치는 외부의 정전기가 표시 영역으로 유입되지 않도록 정전기를 차단할 수 있다.
또한, 본 발명의 실시예에 따른 표시 장치는 공정 오차에 의해 발생할 수 있는 정전기 차단 회로의 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 정전기 차단 회로부를 나타내는 평면도이다.
도 4는 도 3의 IV-IV' 선을 따라 자른 정전기 차단 회로부의 단면도이다.
도 5는 도 3의 정전기 차단 회로부의 제조 과정에서 발생할 수 있는 공정 오차를 예시하는 평면도이다.
도 6은 도 5의 VI-VI' 선을 따라 자른 정전기 차단 회로부의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 정전기 차단 회로부를 나타내는 평면도이다.
도 8은 도 7의 VIII-VIII' 선을 따라 자른 정전기 차단 회로부의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 정전기 차단 회로부를 나타내는 평면도이다.
도 10은 도 9의 X-X' 선을 따라 자른 정전기 차단 회로부의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "중첩된다"고 할 때, 이는 단면상에서 상하 중첩되거나, 또는 평면상에서 전부 또는 일부가 동일한 영역에 위치하는 것을 의미한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 신호 제어부(100), 게이트 구동부(200), 데이터 구동부(300), 보상 회로부(400), 정전기 차단 회로부(500) 및 표시부(600)를 포함한다.
신호 제어부(100)는 외부 장치로부터 영상 신호(ImS) 및 동기 신호를 수신한다. 영상 신호(ImS)는 복수의 화소(PX)의 휘도(luminance) 정보를 담고 있다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조 레벨(gray level)를 가지고 있다. 동기 신호는 수평 동기 신호(Hsync) 및 수직 동기 신호(Vsync)를 포함할 수 있다.
신호 제어부(100)는 수직 동기 신호(Vsync)에 따라 프레임 단위로 영상 신호(ImS)를 구분하고, 수평 동기 신호(Hsync)에 따라 스캔 라인(SCL1-SCLn) 단위로 영상 신호(ImS)를 구분할 수 있다. 신호 제어부(100)는 영상 신호(ImS)와 동기 신호를 기초로 영상 신호(ImS)를 표시부(600) 및 데이터 구동부(300)의 동작 조건에 맞게 적절히 처리하고 영상 데이터 신호(DAT), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 신호 제어부(100)는 제1 제어 신호(CONT1)를 게이트 구동부(200)에 전달한다. 신호 제어부(100)는 제2 제어 신호(CONT2) 및 영상 데이터 신호(DAT)를 데이터 구동부(300)에 전달한다.
표시부(600)는 복수의 스캔 라인(SCL1-SCLn), 복수의 센싱 라인(SSL1-SSLn), 복수의 데이터 라인(DL1-DLm), 복수의 수신 라인(RL1-RLm) 및 복수의 화소(PX)를 포함한다. 복수의 화소(PX)는 복수의 스캔 라인(SL1-SLn), 복수의 센싱 라인(SSL1-SSLn), 복수의 데이터 라인(DL1-DLm) 및 복수의 수신 라인(RL1-RLm)에 연결될 수 있다. 복수의 스캔 라인(SCL1-SCLn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 센싱 라인(SSL1-SSLn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 데이터 라인(DL1-DLm)은 대략 열 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 수신 라인(RL1-RLm)은 대략 열 방향으로 연장되어 서로가 거의 평행할 수 있다. 표시부(600)는 영상이 표시되는 표시 영역일 수 있다.
도시하지 않았으나 표시부(600)에는 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)이 공급될 수 있다. 제1 전원 전압(ELVDD)은 복수의 화소(PX) 각각에 포함된 발광 다이오드(도 2의 LED 참조)의 애노드 전극에 제공되는 하이 레벨 전압일 수 있다. 제2 전원 전압(ELVSS)은 복수의 화소(PX) 각각에 포함된 발광 다이오드(LED)의 캐소드 전극에 제공되는 로우 레벨 전압일 수 있다. 제1 전원 전압(ELVDD)과 제2 전원 전압(ELVSS)은 복수의 화소(PX)를 발광시키기 위한 구동 전압이다.
게이트 구동부(200)는 복수의 스캔 라인(SCL1-SCLn) 및 복수의 센싱 라인(SSL1-SSLn)에 연결된다. 게이트 구동부(200)는 제1 제어 신호(CONT1)에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 스캔 신호를 복수의 스캔 라인(SCL1-SCLn)에 인가하고, 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 센싱 신호를 복수의 센싱 라인(SSL1-SSLn)에 인가한다. 게이트 구동부(200)는 게이트 온 전압의 스캔 신호를 복수의 스캔 라인(SCL1-SCLn)에 순차적으로 인가할 수 있다. 게이트 구동부(200)는 게이트 온 전압의 센싱 신호를 복수의 센싱 라인(SSL1-SSLn)에 순차적으로 인가할 수 있다.
데이터 구동부(300)는 복수의 데이터 라인(DL1-DLm)에 연결되고, 제2 제어 신호(CONT2)에 따라 영상 데이터 신호(DAT)를 샘플링 및 홀딩하고, 복수의 데이터 라인(DL1-DLm)에 데이터 전압(도 2의 Vdat 참조)을 인가한다. 데이터 구동부(300)는 게이트 온 전압의 게이트 신호에 대응하여 복수의 데이터 라인(DL1-DLm)에 소정의 전압 범위를 갖는 데이터 전압(Vdat)을 인가할 수 있다.
보상 회로부(400)는 복수의 수신 라인(RL1-RLm)에 연결되고, 복수의 수신 라인(RL1-RLm)을 통해 복수의 화소(PX)에 흐르는 전류를 수신한다. 보상 회로부(400)는 수신된 전류를 기반으로 복수의 화소(PX) 각각에 포함된 구동 트랜지스터(도 2의 TR1 참조)의 문턱 전압을 측정하고, 문턱 전압의 변동량을 산출할 수 있다. 보상 회로부(400)는 구동 트랜지스터(TR1)의 문턱 전압의 변동량을 기반으로 복수의 화소(PX)에 포함된 복수의 구동 트랜지스터(TR1) 각각의 열화 및 복수의 구동 트랜지스터(TR1) 간의 편차를 산출할 수 있다. 보상 회로부(400)는 복수의 구동 트랜지스터(TR1)의 열화 및 편차를 기반으로 보상값(CV)을 생성하여 신호 제어부(100)에 제공할 수 있다.
신호 제어부(100)는 영상 신호(ImS)에 보상값(CV)를 적용하여 영상 데이터 신호(DAT)를 생성할 수 있다. 신호 제어부(100)는 영상 신호(ImS)에 보상값(CV)를 적용함으로써 구동 트랜지스터(TR1)의 열화에 의한 화질 저하를 개선할 수 있다.
도 1에서는 보상 회로부(400)가 신호 제어부(100)와 별도로 마련되는 것으로 예시하였으나, 실시예에 따라 보상 회로부(400)는 신호 제어부(100)에 포함될 수 있다.
정전기 차단 회로부(500)는 게이트 구동부(200)와 표시부(600)는 사이에 위치하여 정전기가 복수의 스캔 라인(SCL1-SCLn) 및 복수의 센싱 라인(SSL1-SSLn)을 통해 표시부(600)로 유입되는 것을 차단한다. 정전기 차단 회로부(500)는 게이트 구동부(200)와 표시부(600) 사이에서 복수의 스캔 라인(SCL1-SCLn) 각각을 전원 라인(도 3의 PL 참조)에 연결시키는 복수의 정전기 차단 회로를 포함할 수 있다. 또한, 정전기 차단 회로부(500)는 게이트 구동부(200)와 표시부(600) 사이에서 복수의 센싱 라인(SSL1-SSLn) 각각을 전원 라인(PL)에 연결시키는 복수의 정전기 차단 회로를 포함할 수 있다. 도 1에서는 도면의 간략화를 위해 전원 라인(PL)을 도시하지 않았으나, 복수의 스캔 라인(SCL1-SCLn)과 복수의 센싱 라인(SSL1-SSLn) 각각에 인접하여 복수의 전원 라인(PL)이 위치할 수 있다. 정전기 차단 회로부(500)의 구체적인 실시예들에 대해서는 도 3 내지 도 10에서 후술한다.
도 2는 도 1의 표시 장치에 포함되는 일 실시예에 따른 화소를 나타내는 회로도이다. 도 1의 표시 장치에 포함되는 복수의 화소(PX) 중에서 n번째 화소행과 m번째 화소열에 위치하는 화소(PX)를 예로 들어 설명한다.
도 2를 참조하면, 화소(PX)는 발광 다이오드(LED) 및 화소 회로(10)를 포함한다.
화소 회로(10)는 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르는 전류를 제어하도록 구성된다. 화소 회로(10)는 구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2), 센싱 트랜지스터(TR3) 및 유지 커패시터(C1)를 포함할 수 있다.
구동 트랜지스터(TR1)는 제1 노드(N1)에 연결되어 있는 게이트 전극, 제1 전원 전압(ELVDD)에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 구동 트랜지스터(TR1)는 제1 전원 전압(ELVDD)과 발광 다이오드(LED) 사이에 연결되고, 제1 노드(N1)의 전압에 대응하여 제1 전원 전압(ELVDD)으로부터 발광 다이오드(LED)로 흐르는 전류량을 제어한다.
스위칭 트랜지스터(TR2)는 스캔 라인(SCLn)에 연결되어 있는 게이트 전극, 데이터 라인(DLm)에 연결되어 있는 제1 전극 및 제1 노드(N1)에 연결되어 있는 제2 전극을 포함한다. 스위칭 트랜지스터(TR2)는 데이터 라인(DLm)과 구동 트랜지스터(TR1) 사이에 연결되고, 스캔 라인(SCLn)에 인가되는 게이트 온 전압의 스캔 신호에 따라 턴 온되어 데이터 라인(DLm)에 인가되는 데이터 전압(Vdat)을 제1 노드(N1)에 전달한다.
센싱 트랜지스터(TR3)는 센싱 라인(SSLn)에 연결되어 있는 게이트 전극, 제2 노드(N2)에 연결되어 있는 제1 전극 및 수신 라인(RLm)에 연결되어 있는 제2 전극을 포함한다. 센싱 트랜지스터(TR3)는 구동 트랜지스터(TR1)의 제2 전극과 수신 라인(RLm) 사이에 연결되고, 센싱 라인(SSLn)에 인가되는 게이트 온 전압의 센싱 신호에 따라 턴 온되어 구동 트랜지스터(TR1)을 통해 흐르는 전류를 수신 라인(RLm)에 전달한다.
구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2) 및 센싱 트랜지스터(TR3)는 n-채널 전계 효과 트랜지스터일 수 있다. n-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 하이 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 로우 레벨 전압이다. 실시예에 따라, 구동 트랜지스터(TR1), 스위칭 트랜지스터(TR2) 및 센싱 트랜지스터(TR3) 중 적어도 하나는 p-채널 전계 효과 트랜지스터일 수 있다. p-채널 전계 효과 트랜지스터를 턴 온시키는 게이트 온 전압은 로우 레벨 전압이고, 턴 오프시키는 게이트 오프 전압은 하이 레벨 전압이다.
유지 커패시터(C1)는 제1 노드(N1)에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제1 노드(N1)에는 데이터 전압(Vdat)이 전달되고, 유지 커패시터(C1)는 제1 노드(N1)의 전압을 유지하는 역할을 한다.
발광 다이오드(LED)는 제2 노드(N2)에 연결된 애노드 전극 및 제2 전원 전압(ELVSS)에 연결된 캐소드 전극을 포함한다. 발광 다이오드(LED)는 화소 회로(10)와 제2 전원 전압(ELVSS) 사이에 연결되어 화소 회로(10)로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 발광 다이오드(LED)는 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 애노드 전극과 캐소드 전극으로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 발광 다이오드(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다.
이하, 도 3 및 도 4를 참조하여 일 실시예에 따른 정전기 차단 회로부(500)에 대하여 설명한다.
도 3은 본 발명의 일 실시예에 따른 정전기 차단 회로부를 나타내는 평면도이다. 도 4는 도 3의 IV-IV' 선을 따라 자른 정전기 차단 회로부의 단면도이다.
도 1의 표시 장치에 포함되는 복수의 스캔 라인(SCL1-SCLn) 중에서 n번째 스캔 라인(SCLn)을 전원 라인(PL)에 연결시키는 정전기 차단 회로를 예로 들어 설명한다. 이러한 정전기 차단 회로는 복수의 스캔 라인(SCL1-SCLn) 각각 및 복수의 센싱 라인(SSL1-SSLn) 각각에 적용될 수 있다.
도 3 및 도 4를 참조하면, 정전기 차단 회로부(500)에 포함되는 복수의 정전기 차단 회로 각각은 표시 영역을 둘러싸는 주변 영역에서 기판(110) 상에 위치할 수 있다. 정전기 차단 회로는 제1 도전층(511), 반도체층(520), 제2 도전층(512), 제1 전극(531) 및 제2 전극(532)을 포함한다.
기판(110)은 유리, 플라스틱이나 폴리이미드(PI)와 같은 재질을 포함할 수 있다. 기판(110) 위에 배리어층(111)이 위치하고, 배리어층(111) 위에 도전성을 가지는 금속이나 이에 준하는 도전 특성을 가지는 반도체 물질로 이루어진 제1 도전층(511)이 위치한다. 제1 도전층(511)은 반도체층(520), 제2 도전층(512), 제1 전극(531) 및 제2 전극(532)과 중첩할 수 있다. 또한, 제1 도전층(511)은 스캔 라인(SCLn)(또는 센싱 라인(SSLn)) 및 전원 라인(PL)과 중첩할 수 있다.
이하, 정전기 차단 회로의 구성은 복수의 센싱 라인(SSL1-SSLn) 각각에도 적용될 수 있으므로, 이하의 설명에서 스캔 라인(SCLn)은 센싱 라인(SSLn)으로 대체될 수 있다.
스캔 라인(SCLn)은 게이트 구동부(200)로부터 제1 방향(D1)으로 연장되어 표시부(600)에 연결될 수 있다. 제1 방향(D1)은 행 방향일 수 있다. 전원 라인(PL)은 주변 영역에서 스캔 라인(SCLn)에 인접하여 제1 방향(D1)으로 연장될 수 있다. 전원 라인(PL)에는 제1 전원 전압(ELVDD)이 인가될 수 있다. 실시예에 따라, 전원 라인(PL)에는 제2 전원 전압(ELVSS)이나 접지 전압이 인가될 수 있다. 또는, 전원 라인(PL)에는 미리 정해진 기준 전압이 인가될 수도 있다. 전원 라인(PL)은 게이트 구동부(200)와 표시부(600)에 연결되지 않고 주변 영역에서 표시 장치의 외부 또는 전원 공급 장치(미도시)로 연결될 수 있다.
제1 도전층(511) 위에 버퍼층(112)이 위치한다. 배리어층(111)과 버퍼층(112)은 산화 규소, 질화 규소, 산화 알루미늄 등의 무기 절연 물질을 포함할 수 있다. 또한, 배리어층(111)과 버퍼층(112)은 폴리이미드, 폴리 아크릴(에폭시 첨가) 등의 유기 절연 물질을 포함할 수 있다.
버퍼층(112) 위에 반도체층(520)이 위치한다. 반도체층(520)은 스캔 라인(SCLn)과 중첩하는 제1 반도체부(521), 전원 라인(PL)과 중첩하는 제2 반도체부(522) 및 제1 반도체부(521)와 제2 반도체부(522)를 서로 연결하는 채널부(523)를 포함할 수 있다. 제1 반도체부(521)는 스캔 라인(SCLn)과 중첩하여 제1 방향(D1)으로 연장되는 형상으로 형성될 수 있다. 제2 반도체부(522)는 전원 라인(PL)과 중첩하여 제1 방향(D1)으로 연장되는 형상으로 형성될 수 있다. 채널부(523)는 평면상에서 제1 반도체부(521)와 제2 반도체부(522) 사이에서 지그재그 형상 또는 S자 형상 등으로 형성될 수 있다. 예를 들어, 채널부(523)는 제1 반도체부(521)로부터 제2 방향(D2)으로 연장된 후 제1 방향(D1)으로 연장되고, 제1 방향(D1)으로 연장된 후 제2 방향(D2)으로 연장되고, 제2 방향(D2)으로 연장된 후 제1 방향(D1)으로 연장되고, 제1 방향(D1)으로 연장된 후 제2 방향(D2)으로 연장되어 제2 반도체부(522)에 연결될 수 있다. 채널부(523)는 전반적으로 제2 도전층(512)과 중첩할 수 있다.
이하, 제2 방향(D2)은 제1 방향(D1)과 교차하고, 제3 방향(D3)은 제1 방향(D1)과 제2 방향(D2)이 이루는 평면에 수직인 방향일 수 있다. 제2 방향(D2)은 제1 방향(D1)에 수직일 수 있다. 제2 방향(D2)은 열 방향일 수 있다. 또한, 후술하는 폭은 제1 방향(D1)과 제2 방향(D2)이 이루는 평면상에서 제2 방향(D2)으로의 간격 또는 거리를 의미한다. 그리고, 후술하는 두께는 제3 방향(D3)으로의 간격 또는 거리를 의미한다.
반도체층(520) 위에 제1 게이트 절연층(113)이 위치한다. 제1 게이트 절연층(113)의 두께는 버퍼층(112)의 두께보다 작을 수 있다. 예를 들어, 제1 게이트 절연층(113)의 두께는 대략 0.12㎛ 내지 0.14㎛ 일 수 있고, 버퍼층(112)의 두께는 대략 0.3㎛ 내지 0.4㎛ 일 수 있다.
제1 게이트 절연층(113) 위에 제2 도전층(512)이 위치한다. 평면상에서 제2 도전층(512)은 반도체층(520)의 제1 반도체부(521)와 제2 반도체부(522) 사이에 위치하여 반도체층(520)의 채널부(523)와 중첩할 수 있다. 제2 도전층(512) 위에 제2 게이트 절연층(114)이 위치한다. 제2 도전층(512)은 제1 게이트 절연층(113) 및 제2 게이트 절연층(114)에 의해 다른 도전체로부터 절연된다. 즉, 제2 도전층(512)은 전압이 인가되지 않고 플로팅되어 있다.
제2 게이트 절연층(114) 위에 제1 전극(531) 및 제2 전극(532)이 위치한다. 제1 전극(531)은 반도체층(520)의 제1 반도체부(521)와 중첩한다. 제1 전극(531)은 제1 게이트 절연층(113)과 제2 게이트 절연층(114)에 형성된 제1 신호 라인 컨택홀(CTS1)을 통해 제1 반도체부(521)에 연결될 수 있다. 제2 전극(532)은 반도체층(520)의 제2 반도체부(522)와 중첩한다. 제2 전극(532)은 제1 게이트 절연층(113)과 제2 게이트 절연층(114)에 형성된 제1 전원 라인 컨택홀(CTP1)을 통해 제2 반도체부(522)에 연결될 수 있다.
제1 전극(531) 및 제2 전극(532) 위에 평탄화층(115)이 위치하고, 평탄화층(115) 위에 스캔 라인(SCLn) 및 전원 라인(PL)이 위치한다. 평탄화층(115)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
제1 전극(531)과 중첩하고 평탄화층(115)에 형성된 제2 신호 라인 컨택홀(CTS2)을 통해 스캔 라인(SCLn)은 제1 전극(531)에 연결될 수 있다. 제2 신호 라인 컨택홀(CTS2)은 제1 신호 라인 컨택홀(CTS1)과 중첩할 수 있다. 스캔 라인(SCLn)은 제2 도전층(512)과 일부 중첩할 수 있고, 이에 따라 스캔 라인(SCLn)과 제2 도전층(512)은 커패시터를 형성할 수 있다.
제2 전극(532)과 중첩하고 평탄화층(115)에 형성된 제2 전원 라인 컨택홀(CTP2)을 통해 전원 라인(PL)은 제2 전극(532)에 연결될 수 있다. 제2 전원 라인 컨택홀(CTP2)은 제1 전원 라인 컨택홀(CTP1)과 중첩할 수 있다. 전원 라인(PL)은 제2 도전층(512)과 일부 중첩할 수 있고, 이에 따라 전원 라인(PL)과 제2 도전층(512)은 커패시터를 형성할 수 있다.
제1 신호 라인 컨택홀(CTS1)과 제2 신호 라인 컨택홀(CTS2)은 복수 개로 마련될 수 있고, 복수의 제1 신호 라인 컨택홀(CTS1)과 복수의 제2 신호 라인 컨택홀(CTS2)은 반도체층(520)의 제1 반도체부(521)와 중첩하여 제1 방향(D1)으로 배열될 수 있다. 제1 전원 라인 컨택홀(CTP1)과 제2 전원 라인 컨택홀(CTP2)은 복수 개로 마련될 수 있고, 복수의 제1 전원 라인 컨택홀(CTP1)과 복수의 제2 전원 라인 컨택홀(CTP2)은 반도체층(520)의 제2 반도체부(522)와 중첩하여 제1 방향(D1)으로 배열될 수 있다.
반도체층(520), 제2 도전층(512), 제1 전극(531) 및 제2 전극(532)은 제2 도전층(512)을 게이트 전극으로 하는 정전기 방전 트랜지스터를 형성할 수 있다. 스캔 라인(SCLn)과 전원 라인(PL)은 정전기 방전 트랜지스터를 통해 연결될 수 있다. 즉, 스캔 라인(SCLn)은 제1 전극(531), 반도체층(520) 및 제2 전극(532)을 통해 전원 라인(PL)에 연결된다. 하지만, 반도체층(520)의 저항이 스캔 라인(SCLn)이나 전원 라인(PL)의 저항보다 높고, 제2 도전층(512)이 플로팅되어 있기 때문에 평상시에는 스캔 라인(SCLn)의 스캔 신호가 전원 라인(PL)에 전달되지 않으며, 전원 라인(PL)의 제1 전원 전압(ELVDD)이 스캔 라인(SCLn)으로 전달되지 않는다. 즉, 평상시에 정전기 방전 트랜지스터는 턴 오프된 상태를 유지한다.
스캔 라인(SCLn)에 정전기가 유입되면, 스캔 라인(SCLn)과 제2 도전층(512)이 형성하는 커패시터에 의한 커플링으로 제2 도전층(512)의 전압이 높아지고 정전기 방전 트랜지스터가 턴 온된다. 스캔 라인(SCLn)으로 유입된 정전기는 정전기 방전 트랜지스터를 통해 전원 라인(PL)으로 흐르게 되고, 정전기가 표시부(600)로 흐르는 것이 방지될 수 있다.
한편, 반도체층(520)의 제1 반도체부(521)가 제1 방향(D1)으로 연장되는 형상으로 형성될 때, 제1 반도체부(521)의 폭(W521) 내에서 제1 신호 라인 컨택홀(CTS1)은 제1 반도체부(521)의 폭(W521)의 중심에 위치하지 않고 제1 반도체부(521)와 중첩한다. 제1 신호 라인 컨택홀(CTS1)은 제1 반도체부(521)의 폭(W521)의 중심과 반도체층(520)의 제2 방향(D2)(도 3에서 위 방향)의 인접한 최외곽 사이에 위치할 수 있다. 다시 말해, 제1 신호 라인 컨택홀(CTS1)에서 제2 도전층(512)에 가까운 제1 반도체부(521)의 가장자리까지의 거리를 제1 반도체부(521)의 제1 폭(W1)이라 하고, 제1 신호 라인 컨택홀(CTS1)에서 제2 도전층(512)에 상대적으로 먼 제1 반도체부(521)의 가장자리까지의 거리를 제1 반도체부(521)의 제2 폭(W2)이라고 할 때, 제1 폭(W1)이 제2 폭(W2)보다 클 수 있다. 제1 폭(W1)은 제조 공정에서 제1 신호 라인 컨택홀(CTS1)이 제2 방향(아래 방향)으로 위치할 수 있는 제1 마진(margin)일 수 있다. 제2 폭(W2)에 제1 신호 라인 컨택홀(CTS1)의 최소의 폭을 합한 크기가 제조 공정에서 제1 신호 라인 컨택홀(CTS1)이 제2 방향(위 방향)으로 위치할 수 있는 제2 마진이 될 수 있다. 제1 신호 라인 컨택홀(CTS1)의 최소의 폭은 제1 신호 라인 컨택홀(CTS1)이 반도체층(520)의 상면에 접하는 부분의 제2 방향(D2)(또는 수평 방향)으로의 폭을 의미한다. 제1 폭(W1) 또는 제1 마진은 제2 마진보다 클 수 있다.
또한, 반도체층(520)의 제2 반도체부(522)가 제1 방향(D1)으로 연장되는 형상으로 형성될 때, 제2 반도체부(522)의 폭(W522) 내에서 제1 전원 라인 컨택홀(CTP1)은 제2 반도체부(522)의 폭(W522)의 중심에 위치하지 않고 제2 반도체부(522)와 중첩한다. 제1 전원 라인 컨택홀(CTP1)은 제2 반도체부(522)의 폭(W522)의 중심과 반도체층(520)의 제2 방향(D2)(도 3에서 아래 방향)의 인접한 최외곽 사이에 위치할 수 있다. 다시 말해, 제1 전원 라인 컨택홀(CTP1)에서 제2 도전층(512)에 가까운 제2 반도체부(522)의 가장자리까지의 거리를 제3 폭(W3)이라 하고, 제1 전원 라인 컨택홀(CTP1)에서 제2 도전층(512)에 상대적으로 먼 제2 반도체부(522)의 가장자리까지의 거리를 제4 폭(W4)이라고 할 때, 제3 폭(W3)이 제4 폭(W4)보다 클 수 있다. 제3 폭(W3)의 크기는 제1 폭(W1)의 크기와 동일하고, 제4 폭(W4)의 크기는 제2 폭(W2)의 크기와 동일할 수 있다. 제3 폭(W3)은 제조 공정에서 제1 전원 라인 컨택홀(CTP1)이 제2 방향(위 방향)으로 위치할 수 있는 제3 마진일 수 있다. 제4 폭(W4)에 제1 전원 라인 컨택홀(CTP1)의 최소의 폭을 합한 크기가 제조 공정에서 제1 전원 라인 컨택홀(CTP1)이 제2 방향(아래 방향)으로 위치할 수 있는 제4 마진이 될 수 있다. 제1 전원 라인 컨택홀(CTP1)의 최소의 폭은 제1 전원 라인 컨택홀(CTP1)이 반도체층(520)의 상면에 접하는 부분의 제2 방향(D2)(또는 수평 방향)으로의 폭을 의미한다. 제3 폭(W3) 또는 제3 마진은 제4 마진보다 클 수 있다.
제1 신호 라인 컨택홀(CTS1)이 제1 반도체부(521)의 폭(W521)의 중심에 위치하지 않고, 제1 전원 라인 컨택홀(CTP1)이 제2 반도체부(522)의 폭(W522)의 중심에 위치하지 않는 구조를 컨택홀의 비대칭 구조라 한다. 컨택홀의 비대칭 구조에 의해 표시 장치의 제조 과정에서 공정 오차에 의해 발생할 수 있는 정전기 차단 회로부(500)의 불량이 방지될 수 있다. 이에 대하여, 도 5 및 도 6을 참조하여 설명한다.
도 5는 도 3의 정전기 차단 회로부의 제조 과정에서 발생할 수 있는 공정 오차를 예시하는 평면도이다. 도 6은 도 5의 VI-VI' 선을 따라 자른 정전기 차단 회로부의 단면도이다. 도 3 및 도 4와 비교하여 차이점 위주로 설명한다.
도 5 및 도 6을 참조하면, 표시 장치의 제조 과정에서, 기판(110) 위에 순차적으로 배리어층(111), 제1 도전층(511), 버퍼층(112), 반도체층(520), 제1 게이트 절연층(113), 제2 도전층(512) 및 제2 게이트 절연층(114)이 형성될 수 있다. 이후, 제1 게이트 절연층(113)과 제2 게이트 절연층(114)에 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)을 형성하기 위한 마스크를 이용한 식각 과정이 수행된다. 이러한 식각 과정에서 공정 오차에 의해 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)의 위치가 정해진 위치에서 벗어날 수 있다.
예를 들어, 도 5에 예시한 바와 같이, 평면상에서 제1 전원 라인 컨택홀(CTP1)이 정해진 위치에서 제2 방향(아래 방향)으로 이동되어 형성될 수 있다. 제1 신호 라인 컨택홀(CTS1)은 제1 전원 라인 컨택홀(CTP1)과 동시에 형성되기 때문에 제1 신호 라인 컨택홀(CTS1)도 정해진 위치에서 제2 방향(아래 방향)으로 이동되어 형성할 수 있다. 제1 전원 라인 컨택홀(CTP1)이 제4 마진 내에서 제4 폭(W4)을 벗어나 제2 방향(아래 방향)으로 위치하게 되면, 제1 전원 라인 컨택홀(CTP1)은 제2 반도체부(522)의 폭(W522)에서 일부 벗어나서 제2 반도체부(522)와 일부 중첩되지 않게 될 수 있다. 이러한 경우, 도 6에 예시한 바와 같이, 제1 전원 라인 컨택홀(CTP1)을 형성하기 위하여 마스크를 이용하여 절연 물질을 식각하는 과정에서 제1 게이트 절연층(113)과 제2 게이트 절연층(114) 뿐만 아니라 버퍼층(112)도 함께 식각될 수 있다. 이에 따라, 제1 전원 라인 컨택홀(CTP1)이 제1 게이트 절연층(113), 제2 게이트 절연층(114) 및 버퍼층(112)에 형성될 수 있다.
하지만, 상술한 컨택홀의 비대칭 구조에 의해 제1 신호 라인 컨택홀(CTS1)은 제1 마진, 즉 제1 반도체부(521)의 폭(W521)의 내에 위치할 수 있다. 이에 따라, 제1 신호 라인 컨택홀(CTS1)은 제1 게이트 절연층(113)과 제2 게이트 절연층(114)에 형성된다. 이후, 제1 전극(531)과 제2 전극(532)을 형성하게 되면, 제2 전극(532)은 제1 전원 라인 컨택홀(CTP1)을 통해 제2 반도체부(522)뿐만 아니라 제1 도전층(511)에도 연결될 수 있다. 이때, 제1 전극(531)은 제1 반도체부(521)에만 연결되고 제1 도전층(511)에는 연결되지 않는다.
공정 오차에 의해 전원 라인(PL)이 제1 도전층(511)에 전기적으로 연결되는 경우, 제1 도전층(511)에는 제1 전원 전압(ELVDD)이 인가될 수 있으나, 정전기 방전 트랜지스터는 제1 전원 전압(ELVDD)보다 훨씬 높은 전압을 갖는 정전기에 의해 턴 온되도록 형성되므로 제1 도전층(511)에 인가된 제1 전원 전압(ELVDD)의해 턴 온되지 않는다. 또한, 버퍼층(112)의 두께가 제1 게이트 절연층(113)의 두께보다 두껍기 때문에 제1 도전층(511)은 정전기 방전 트랜지스터를 턴 온시킬 수 있는 게이트 전극으로 기능하지 않을 수 있다.
상술한 바와 같이, 컨택홀의 비대칭 구조에 의해, 공정 오차가 발생하여 제1 도전층(511)에 전원 라인(PL)이 연결되는 경우에도 스캔 라인(SCLn)은 제1 도전층(511)에 연결되지 않으며, 제1 도전층(511)을 통해 스캔 라인(SCLn)과 전원 라인(PL)이 쇼트되는 불량이 방지될 수 있다.
도 5와 도 6에서 예시한 바와 반대로, 평면상에서 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 정해진 위치에서 제2 방향(위 방향)으로 이동되어 형성될 수 있다. 이러한 경우에도 컨택홀의 비대칭 구조에 의해 제1 신호 라인 컨택홀(CTS1)이 제2 마진 내에서 제2 폭(W2)을 벗어나 제2 방향(위 방향)으로 이동하여 형성될 때, 제1 전원 라인 컨택홀(CTP1)은 제3 마진, 즉 제2 반도체부(522)의 제3 폭(W3) 내에 형성될 수 있다. 이에 따라, 제1 신호 라인 컨택홀(CTS1)이 제1 게이트 절연층(113), 제2 게이트 절연층(114) 및 버퍼층(112)에 형성되어 제1 전극(531)이 제1 도전층(511)에 연결될 때, 제1 전원 라인 컨택홀(CTP1)은 제1 게이트 절연층(113)과 제2 게이트 절연층(114)에 형성되어 제2 전극(532)은 제1 도전층(511)에 연결되지 않는다. 즉, 컨택홀의 비대칭 구조에 의해, 공정 오차가 발생하여 제1 도전층(511)에 스캔 라인(SCLn)이 연결되는 경우에도 전원 라인(PL)은 제1 도전층(511)에 연결되지 않으며, 제1 도전층(511)을 통해 스캔 라인(SCLn)과 전원 라인(PL)이 쇼트되는 불량이 방지될 수 있다.
다시 말해, 공정 오차에 의해 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 정해진 위치에서 제2 방향(D2)(아래 방향 또는 위 방향)으로 이동되어 형성될 때, 제1 도전층(511)을 통해 스캔 라인(SCLn)과 전원 라인(PL)이 쇼트되는 불량이 컨택홀의 비대칭 구조에 의해 방지될 수 있다.
만일, 상술한 컨택홀의 비대칭 구조로 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 위치하지 않고, 제1 신호 라인 컨택홀(CTS1)이 제1 반도체부(521)의 폭(W521)의 중심에 위치하고 제1 전원 라인 컨택홀(CTP1)이 제2 반도체부(522)의 폭(W522)의 중심에 위치한다고 가정하자. 이러한 경우, 공정 오차에 의해 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 정해진 위치에서 제2 방향(D2)으로 이동되어 형성되고, 제1 전극(531)과 제2 전극(532)이 제1 도전층(511)에 연결될 수 있다. 이에 따라, 스캔 라인(SCLn)은 제1 도전층(511)을 통해 전원 라인(PL)에 쇼트되어 스캔 라인(SCLn)을 통해 스캔 신호(또는 센싱 라인(SSLn)을 통해 센싱 신호)가 정상적으로 출력되지 않는 불량이 발생할 수 있다.
하지만, 상술한 바와 같이, 본 발명의 실시예에 따른 컨택홀의 비대칭 구조에 의해 제1 도전층(511)을 통해 스캔 라인(SCLn)과 전원 라인(PL)이 쇼트되는 불량이 방지될 수 있다.
이하, 도 7 및 도 8을 참조하여 본 발명의 다른 실시예에 따른 정전기 차단 회로부에 대하여 설명한다. 앞서, 도 1 내지 도 6을 참조하여 설명한 실시예와 비교하여 차이점 위주로 설명하고, 중복되는 특징에 대한 설명은 생략한다.
도 7은 본 발명의 다른 실시예에 따른 정전기 차단 회로부를 나타내는 평면도이다. 도 8은 도 7의 VIII-VIII' 선을 따라 자른 정전기 차단 회로부의 단면도이다.
도 7 및 도 8을 참조하면, 다른 실시예에 따른 정전기 차단 회로부(500')에 포함되는 정전기 차단 회로의 제1 도전층(511)은 제1 신호 라인 컨택홀(CTS1) 및 제1 전원 라인 컨택홀(CTP1)에 각각 대응하는 복수의 개구(open)(OP)를 포함할 수 있다. 복수의 개구(OP) 각각의 제2 방향(D2)으로의 폭은 제1 반도체부(521)의 폭(W521)보다 크고, 제2 반도체부(522)의 폭(W522)보다 크다. 복수의 개구(OP) 각각의 제2 방향(D2)으로의 폭은 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 공정 오차에 의해 정해진 위치에서 제2 방향(D2)으로 이동할 수 있는 마진보다 클 수 있다. 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)은 대응하는 개구(OP)의 범위 내에서 형성될 수 있다.
제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 공정 오차에 의해 정해진 위치에서 제2 방향(D2)으로 마진만큼 이동하여 형성될 수 있다. 이때, 제1 신호 라인 컨택홀(CTS1)이 제1 게이트 절연층(113)과 제2 게이트 절연층(114)뿐만 아니라 버퍼층(112)에 형성되더라도 제1 전극(531)은 개구(OP)에 의해 제1 도전층(511)에 연결되지 않는다. 또한, 제1 전원 라인 컨택홀(CTP1)이 제1 게이트 절연층(113)과 제2 게이트 절연층(114)뿐만 아니라 버퍼층(112)에 형성되더라도 제2 전극(532)은 개구(OP)에 의해 제1 도전층(511)에 연결되지 않는다.
즉, 제1 도전층(511)이 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)과 각각 대응하는 복수의 개구(open)(OP)를 포함함에 따라, 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 공정 오차에 의해 정해진 위치에서 제2 방향(D2)으로 이동하여 형성되더라도 스캔 라인(SCLn)(또는 센싱 라인(SSLn))과 전원 라인(PL)이 제1 도전층(511)을 통해 쇼트되는 불량이 방지될 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 6을 참조하여 설명한 실시예의 특징들은 도 7 및 도 8을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
이하, 도 9 및 도 10을 참조하여 본 발명의 또 다른 실시예에 따른 정전기 차단 회로부에 대하여 설명한다. 앞서, 도 1 내지 도 6을 참조하여 설명한 실시예와 비교하여 차이점 위주로 설명하고, 중복되는 특징에 대한 설명은 생략한다.
도 9는 본 발명의 또 다른 실시예에 따른 정전기 차단 회로부를 나타내는 평면도이다. 도 10은 도 9의 X-X' 선을 따라 자른 정전기 차단 회로부의 단면도이다.
도 9 및 도 10을 참조하면, 또 다른 실시예에 따른 정전기 차단 회로부(500")에 포함되는 정전기 차단 회로의 제1 도전층(511)의 제2 방향(D2)의 폭은 반도체층(520)의 제2 방향(D2)의 폭보다 작고, 제1 도전층(511)은 채널부(523)와 중첩하고 제1 반도체부(521) 및 제2 반도체부(522)와 중첩하지 않을 수 있다. 즉, 제1 도전층(511)은 평면상에서 제1 반도체부(521)와 제2 반도체부(522) 사이에서 제1 반도체부(521)와 제2 반도체부(522) 각각과 일정 간격 이격되어 위치할 수 있다.
제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 공정 오차에 의해 정해진 위치에서 제2 방향(D2)으로 마진만큼 이동하여 형성되고, 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 제1 게이트 절연층(113)과 제2 게이트 절연층(114)뿐만 아니라 버퍼층(112)에 형성될 수 있다. 제1 도전층(511)이 제1 반도체부(521) 및 제2 반도체부(522)와 중첩하지 않고 일정 간격 이격되어 있음에 따라 제1 전극(531)과 제2 전극(532)은 제1 도전층(511)에 연결되지 않는다.
즉, 제1 신호 라인 컨택홀(CTS1)과 제1 전원 라인 컨택홀(CTP1)이 공정 오차에 의해 정해진 위치에서 제2 방향(D2)으로 이동하여 형성되더라도 제1 도전층(511)이 제1 반도체부(521) 및 제2 반도체부(522)와 중첩하지 않고 일정 간격 이격되어 있음에 따라 스캔 라인(SCLn)(또는 센싱 라인(SSLn))과 전원 라인(PL)이 제1 도전층(511)을 통해 쇼트되는 불량이 방지될 수 있다.
이러한 차이점을 제외하고, 앞서 도 1 내지 도 6을 참조하여 설명한 실시예의 특징들은 도 9 및 도 10을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 실시예들 간에 중복되는 설명은 생략한다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 신호 제어부
200: 게이트 구동부
300: 데이터 구동부
400: 보상 회로부
500: 정전기 차단 회로부
600: 표시부

Claims (20)

  1. 복수의 화소;
    상기 복수의 화소에 연결되어 제1 방향으로 연장되는 스캔 라인;
    상기 복수의 화소를 포함하는 표시 영역의 주변 영역에서 상기 스캔 라인에 인접하여 상기 제1 방향으로 연장되는 전원 라인; 및
    상기 스캔 라인을 상기 전원 라인에 연결시키는 정전기 차단 회로를 포함하고,
    상기 정전기 차단 회로는,
    제1 도전층;
    상기 제1 도전층 위에 위치하고, 상기 스캔 라인과 평면상 중첩하는 제1 반도체부, 상기 전원 라인과 평면상 중첩하는 제2 반도체부 및 상기 제1 반도체부와 상기 제2 반도체부를 서로 연결하는 채널부를 포함하는 반도체층;
    제1 신호 라인 컨택홀을 통해 상기 제1 반도체부에 연결되는 제1 전극; 및
    제1 전원 라인 컨택홀을 통해 상기 제2 반도체부에 연결되는 제2 전극을 포함하고,
    상기 제1 신호 라인 컨택홀은 상기 제1 반도체부의 폭의 중심에 위치하지 않고 상기 제1 반도체부와 중첩하고,
    상기 제1 전원 라인 컨택홀은 상기 제2 반도체부의 폭의 중심에 위치하지 않고 상기 제2 반도체부와 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체부 및 상기 제2 반도체부는 상기 제1 방향으로 연장되고,
    상기 제1 신호 라인 컨택홀은 상기 제1 반도체부의 폭의 중심과 반도체층의 인접한 최외곽 사이에 위치하고,
    상기 제1 전원 라인 컨택홀은 상기 제2 반도체부의 폭의 중심과 반도체층의 인접한 최외곽 사이에 위치하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 위에 위치하는 평탄화층을 더 포함하고,
    상기 제1 전극과 중첩하고 상기 평탄화층에 형성된 제2 신호 라인 컨택홀을 통해 상기 스캔 라인이 상기 제1 전극에 연결되고,
    상기 제2 전극과 중첩하고 상기 평탄화층에 형성된 제2 전원 라인 컨택홀을 통해 상기 전원 라인이 상기 제2 전극에 연결되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 중 어느 하나만이 상기 제1 신호 라인 컨택홀과 상기 제1 전원 라인 컨택홀 중 하나를 통해 상기 제1 도전층에 연결되는 표시 장치.
  5. 제1 항에 있어서,
    상기 반도체층 위에 위치하는 제1 게이트 절연층;
    상기 제1 게이트 절연층 위에 위치하고 상기 채널부와 중첩하는 제2 도전층; 및
    상기 제2 도전층 위에 위치하는 제2 게이트 절연층을 더 포함하고,
    상기 제1 신호 라인 컨택홀 및 상기 제1 전원 라인 컨택홀은 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층에 형성되는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 도전층은 상기 제1 게이트 절연층 및 상기 제2 게이트 절연층에 의해 절연 및 플로팅되어 있는 표시 장치.
  7. 제5 항에 있어서,
    상기 스캔 라인은 상기 제2 도전층과 중첩하여 커패시터를 형성하는 표시 장치.
  8. 제7 항에 있어서,
    상기 반도체층, 상기 제2 도전층, 상기 제1 전극 및 상기 제2 전극은 상기 제2 도전층을 게이트 전극으로 하는 정전기 방전 트랜지스터를 형성하는 표시 장치.
  9. 제1 항에 있어서,
    상기 채널부는 평면상에서 상기 제1 반도체부와 상기 제2 반도체부 사이에서 지그재그 형상 또는 S자 형상으로 형성되어 있는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 도전층은 상기 제1 신호 라인 컨택홀 및 상기 제1 전원 라인 컨택홀에 각각 대응하는 복수의 개구를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 개구 각각의 폭은 상기 제1 반도체부의 폭 및 상기 제2 반도체부의 폭보다 큰 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 도전층의 제2 방향의 폭은 상기 반도체층의 제2 방향의 폭보다 작고, 상기 제2 방향은 상기 제1 방향에 수직인 표시 장치.
  13. 복수의 화소를 포함하는 표시부;
    상기 복수의 화소에 연결되어 제1 방향으로 연장되는 복수의 스캔 라인 및 복수의 센싱 라인에 연결되는 게이트 구동부; 및
    상기 게이트 구동부와 상기 표시부 사이에 위치하여 정전기가 상기 복수의 스캔 라인 및 상기 복수의 센싱 라인을 통해 상기 표시부로 유입되는 것을 차단하는 정전기 차단 회로부를 포함하고,
    상기 정전기 차단 회로부는 상기 복수의 스캔 라인 및 상기 복수의 센싱 라인 각각을 전원 라인에 연결시키는 복수의 정전기 방전 트랜지스터를 포함하고,
    상기 복수의 정전기 방전 트랜지스터 각각은,
    제1 반도체부, 제2 반도체부 및 상기 제1 반도체부와 상기 제2 반도체부를 서로 연결하는 채널부를 포함하는 반도체층;
    상기 채널부와 중첩하는 게이트 전극;
    제1 신호 라인 컨택홀을 통해 상기 제1 반도체부에 연결되는 제1 전극; 및
    제1 전원 라인 컨택홀을 통해 상기 제2 반도체부에 연결되는 제2 전극을 포함하고,
    상기 제1 신호 라인 컨택홀은 상기 제1 반도체부의 폭의 중심에 위치하지 않고 상기 제1 반도체부와 중첩하고,
    상기 제1 전원 라인 컨택홀은 상기 제2 반도체부의 폭의 중심에 위치하지 않고 상기 제2 반도체부와 중첩하고,
    상기 제1 반도체부는 상기 복수의 스캔 라인 및 상기 복수의 센싱 라인 중 적어도 하나와 평면상 중첩하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 반도체부 및 상기 제2 반도체부는 상기 제1 방향으로 연장되고,
    상기 제1 신호 라인 컨택홀에서 상기 게이트 전극에 가까운 상기 제1 반도체부의 가장자리까지의 제1 폭이 상기 제1 신호 라인 컨택홀에서 상기 게이트 전극에 상대적으로 먼 상기 제1 신호 라인 컨택홀의 가장자리까지의 제2 폭보다 크고,
    상기 제1 전원 라인 컨택홀에서 상기 게이트 전극에 가까운 상기 제2 반도체부의 가장자리까지의 제3 폭이 상기 제1 전원 라인 컨택홀에서 상기 게이트 전극에 상대적으로 먼 상기 제1 전원 라인 컨택홀의 가장자리까지의 제4 폭보다 큰 표시 장치.
  15. 제14 항에 있어서,
    상기 제3 폭의 크기는 상기 제1 폭의 크기와 동일하고, 상기 제4 폭의 크기는 상기 제2 폭의 크기와 동일한 표시 장치.
  16. 제13 항에 있어서,
    상기 게이트 전극을 절연하는 절연층에 의해 상기 게이트 전극은 절연 및 플로팅되어 있는 표시 장치.
  17. 제13 항에 있어서,
    상기 반도체층, 상기 게이트 전극, 상기 제1 전극 및 상기 제2 전극과 중첩하는 제1 도전층을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 전극과 상기 제2 전극 중 어느 하나만이 상기 제1 신호 라인 컨택홀과 상기 제1 전원 라인 컨택홀 중 하나를 통해 상기 제1 도전층에 연결되는 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 도전층은 상기 제1 신호 라인 컨택홀 및 상기 제1 전원 라인 컨택홀에 각각 대응하는 복수의 개구를 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 복수의 개구 각각의 폭은 상기 제1 반도체부의 폭 및 상기 제2 반도체부의 폭보다 큰 표시 장치.
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