KR20140032155A - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

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KR20140032155A
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Abstract

개시된 박막 트랜지스터 기판은, 베이스 기판, 상기 베이스 기판 위에 배치되며, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되며 산화물 반도체를 포함하는 채널을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 배치된 게이트 절연 패턴, 상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극, 및 상기 베이스 기판과 상기 액티브 패턴 사이에 배치되는 차광 패턴을 포함한다.

Description

박막 트랜지스터 기판 및 그 제조방법{THIN-FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로, 더욱 상세하게는 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
박막 트랜지스터(thin film transistor; TFT)는 평판 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막 트랜지스터는 액정 표시 장치(liquid crystal display; LCD), 유기 발관 표시 장치(organic light emitting diode display; OLED Display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 소자 또는 구동 소자로서 이용되고 있다.
상기 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 채널층을 포함한다. 상기 채널층은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 산화물 반도체층을 포함한다.
비정질 실리콘은 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만, 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다.
반면, 산화물 반도체는 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있어, 산화물 반도체를 이용한 박막 트랜지스터에 대한 연구가 활발히 진행되고 있다.
한편, 박막 트랜지스터의 게이트 전극은 소스 전극 또는 드레인 전극과 기생 커패시턴스를 형성할 수 있는데, 이러한 기생 커패시턴스는 데이터 신호 또는 게이트 신호 등의 신호 지연의 원인이 되며, 고해상도 및 대화면 표시 패널의 구현을 위하여, 상기 기생 커패시턴스를 감소시킬 필요가 있다.
발명의 실시 예는 산화물 반도체의 전기적 특성을 향상시킬 수 있는 박막 트랜지스터 기판을 제공하기 위한 것이다.
발명의 실시 예는 상기 박막 트랜지스터 기판의 제조방법을 제공하기 위한 것이다.
발명의 실시 예에 따른 박막 트랜지스터 기판은, 베이스 기판, 상기 베이스 기판 위에 배치되며, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되며 산화물 반도체를 포함하는 채널을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 배치된 게이트 절연 패턴, 상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극, 및 상기 베이스 기판과 상기 액티브 패턴 사이에 배치되는 차광 패턴을 포함한다.
일 실시 예에서, 상기 소스 전극 및 상기 드레인 전극은 산화물 반도체로부터 환원된 금속을 포함한다.
일 실시 예에서, 상기 산화물 반도체는 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함한다.
일 실시 예에서, 상기 박막 트랜지스터 기판은, 상기 게이트 전극과 전기적으로 연결된 게이트 라인, 상기 소스 전극과 전기적으로 연결된 데이터 라인 및 상기 드레인 전극과 전기적으로 연결된 화소 전극을 더 포함한다.
일 실시 예에서, 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나는, 하부 캡핑층, 상부 캡핑층 및 상기 하부 캡핑층과 상기 상부 캡핑층 사이에 배치되는 금속층을 포함하며, 상기 하부 캡핑층 및 상기 상부 캡핑층은 모스 경도 4 이상의 산화물을 포함한다.
일 실시 예에서, 상기 금속층은 구리를 포함하고, 상기 하부 캡핑층 및 상기 상부 캡핑층은 인듐 아연 산화물을 포함한다.
일 실시 예에서, 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나는, 60도 이상의 테이퍼 각을 갖는다.
일 실시 예에서, 상기 박막 트랜지스터 기판은, 상기 데이터 라인을 커버하는 데이터 절연층 및 상기 데이터 절연층 위에 배치되며, 상기 데이터 라인으로 인한 단차를 보상하는 제1 평탄화막을 더 포함한다.
일 실시 예에서, 상기 차광 패턴은 상기 제1 평탄화막 위에 배치된다.
일 실시 예에서, 상기 박막 트랜지스터 기판은, 상기 게이트 전극, 상기 게이트 라인, 상기 액티브 패턴, 및 상기 제1 평탄화막을 커버하는 패시베이션층 및 상기 패시베이션층 위에 배치되는 제2 평탄화막을 더 포함한다.
일 실시 예에서, 상기 박막 트랜지스터 기판은, 상기 데이터 절연층, 상기 제1 평탄화막, 상기 패시베이션층 및 상기 제2 평탄화막을 관통하는 제1 콘택홀을 통하여 상기 데이터 라인에 연결되고, 상기 패시베이션층 및 상기 제2 평탄화막을 관통하는 제2 콘택홀을 통하여 상기 소스 전극에 연결되는 연결 전극을 더 포함한다.
일 실시 예에서, 상기 박막 트랜지스터 기판은, 상기 차광 패턴과 상기 액티브 패턴 사이에 배치되는 버퍼 패턴을 더 포함한다.
실시 예실시 예실시 예일 실시 예에서, 상기 차광 패턴은, 실리콘 산화물, 실리콘 게르마늄 합금, 게르마늄 또는 산화 티타늄을 포함한다.
일 실시 예에서, 상기 차광 패턴은, 평면도 상에서 상기 액티브 패턴과 동일한 형상을 갖는다.
일 실시 예에서, 상기 차광 패턴은, 평면도 상에서 상기 액티브 패턴보다 크기가 크다.
일 실시 예에서, 상기 차광 패턴은 상기 게이트 전극 전체 및 상기 액티브 패턴 전체와 중첩한다.
발명의 실시 예에 따른 박막 트랜지스터 기판은, 베이스 기판, 상기 베이스 기판 위에 배치되며, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 채널을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 배치된 게이트 절연 패턴 및 상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극을 포함한다. 상기 채널은 산화물 반도체를 포함하며, 상기 소스 전극 및 상기 드레인 전극은 상기 금속 산화물로부터 환원된 금속을 포함한다.
발명의 실시 예에 따른 박막 트랜지스터 기판은, 베이스 기판, 상기 베이스 기판 위에 배치되며, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되며 산화물 반도체를 포함하는 채널을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 배치된 게이트 절연 패턴, 상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극, 상기 베이스 기판과 상기 액티브 패턴 사이에 배치되는 차광 패턴 및 상기 소스 전극과 분리되어 형성되고 상기 소스 전극과 전기적으로 연결된 데이터 라인을 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체로부터 환원된 금속을 포함한다.
발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은, 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층을 패터닝하여 산화물 반도체 패턴을 형성하는 단계, 상기 산화물 반도체 패턴 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계, 상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 절연층을 패터닝하여 게이트 절연 패턴을 형성하여 상기 산화물 반도체 패턴을 노출하는 단계 및 상기 산화물 반도체 패턴의 노출된 부분을 환원하여, 금속을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은, 산화물 반도체층, 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계, 상기 게이트 금속층 위에 서로 다른 두께를 갖는 제1 부분과 제2 부분을 갖는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 이용하여 게이트 금속층, 상기 게이트 절연층 및 상기 산화물 반도체층을 패터닝하여 게이트 패턴을 형성하고, 상기 산화물 반도체층을 노출하는 단계, 상기 산화물 반도체층의 노출된 부분을 식각하여, 산화물 반도체 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 부분적으로 제거하여 상기 게이트 패턴을 노출하는 단계, 상기 게이트 패턴의 노출된 부분을 식각하여, 게이트 전극 및 게이트 절연 패턴을 형성하여 상기 산화물 반도체 패턴을 노출하는 단계, 및 상기 산화물 반도체 패턴의 노출된 부분을 환원하여, 금속을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법은, 베이스 기판 위에 데이터 라인을 형성하는 단계, 상기 데이터 라인 위에, 상기 데이터 라인으로 인한 단차를 보상하는 평탄화막을 형성하는 단계, 상기 평탄화막 위에 차광층을 형성하는 단계, 상기 차광층 위에 산화물 반도체 패턴을 형성하는 단계, 상기 산화물 반도체 패턴 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계, 상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계, 상기 게이트 절연층을 패터닝하여 게이트 절연 패턴을 형성하여 상기 산화물 반도체 패턴을 노출하는 단계, 상기 산화물 반도체 패턴의 노출된 부분을 플라즈마 처리하여, 금속을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계 및 상기 데이터 라인과 상기 소스 전극을 전기적으로 연결하는 단계를 포함한다.
발명의 실시 예에 따르면, 산화물 반도체층으로부터 소스 전극, 드레인 전극 및 채널을 형성함으로써, 기생 커패시턴스의 발생을 감소시킬 수 있다.
또한, 산화물 반도체를 포함하는 채널 하부에 차광 패턴을 형성함으로써, 상기 채널을 외부광으로부터 보호하여, 박막 트랜지스터의 신뢰성을 증가시킬 수 있다.
또한, 산화물 반도체 패턴과 상기 차광 패턴을 하나의 마스크를 이용하여 형성함으로써, 필요한 마스크의 수를 감소시킬 수 있다.
또한, 데이터 라인 및/또는 게이터 라인이 산화물 캡핑층을 포함함으로써, 브러쉬 세정에 의한 손상 상기 데이터 라인 및/또는 게이터 라인이 손상되거나, 브러쉬 세정에 의해 발생한 미세 입자가 박막 트랜지스터의 신뢰성을 저하시키는 것을 방지할 수 있다.
또한, 산화물 캡핑층을 포함하는 데이터 금속층 및/또는 게이트 금속층을 하나의 에천트로 식각함으로써, 상기 데이터 라인 및/또는 상기 게이터 라인의 테이퍼 각을 증가시킬 수 있다. 따라서, 표시 패널의 개구율이 증가할 수 있다.
또한, 상기 데이터 라인을 커버하는 유기 평탄화막을 형성함으로써, 큰 테이퍼 각을 갖는 데이터 라인을 형성하는 과정에서 발생하는 기판 상면의 단차를 보상하여 공정의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3 내지 11은 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 12 내지 16은 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 17 내지 21은 본 발명의 또다른 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 22는 도 20에 도시된 박막 트랜지스터 기판의 차광 패턴을 도시한 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 보다 상세하게 설명하고자 한다.
박막 트랜지스터 기판
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 1 및 2를 참조하면, 박막 트랜지스터 기판(100)은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 액티브 패턴(120)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.
본 실시 예에서, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)은 다층 구조를 갖는다. 구체적으로, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)은 상부 캡핑층(182), 하부 캡핑층(186) 및 상기 상부 캡핑층(182)과 상기 하부 캡핑층(186) 사이에 배치된 금속층(184)를 포함한다.
상기 상부 캡핑층(182)과 상기 하부 캡핑층(186)은 산화물을 포함하며, 브러쉬(brush)를 이용한 세정에서 상기 금속층(184)을 보호할 수 있도록, 상기 금속층(184)보다 큰 경도, 바람직하게, 약 4.0 이상의 모스 경도를 갖는 것이 바람직하다. 예를 들어, 상기 산화물은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminium oxide, ZAO) 중 하나 이상을 포함할 수 있다.
발명의 실시 예에서, 상기 금속층(184)은 구리를 포함하며, 상기 상부 캡핑층(182)과 상기 하부 캡핑층(186)은 인듐 아연 산화물을 포함할 수 있다.
다른 실시 예에서, 게이트 라인은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 게이트 라인은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
상기 액티브 패턴(120)은 채널(122), 소스 전극(124) 및 드레인 전극(126)을 포함한다. 상기 채널(122), 상기 소스 전극(124) 및 상기 드레인 전극(126)은 동일한 층으로부터 형성되어, 동일한 층 위에 연속적으로 배열되며, 상기 소스 전극(124) 및 상기 드레인 전극(126) 사이에 상기 채널(122)이 위치한다.
상기 채널(122)은 상기 게이트 전극(GE)과 중첩한다. 구체적으로, 상기 게이트 전극(GE)은 상기 채널(122) 위에 배치되며, 상기 게이트 전극(GE)과 상기 채널(122) 사이에는 게이트 절연 패턴(160)이 배치된다. 또한, 상기 게이트 절연 패턴(160)은 상기 게이트 라인(GL) 하부로 연장될 수 있다. 따라서, 상기 게이트 절연 패턴(160)은 평면도 상에서, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)과 실질적으로 동일한 형상 및 크기를 가질 수 있다.
실시 예에서, 상기 게이트 절연 패턴(160)은 다층 구조를 가지며, 구체적으로, 상기 게이트 절연 패턴(160)은 서로 다른 물질을 포함하는 상부 게이트 절연 패턴(162) 및 하부 게이트 절연 패턴(164)을 포함할 수 있다. 다른 실시 예에서, 상기 절연 패턴(160)은 절연 물질을 포함하는 단일층 구조를 가질 수 있다.
실시 예에서, 상기 박막 트랜지스터 기판(100)은 상기 드레인 전극(126)과 전기적으로 연결된 화소 전극(PE)을 더 포함한다.
상기 데이터 라인(DL)은 상기 베이스 기판(110) 위에 형성되며, 상기 소스 전극(124)과 분리되어 형성되고, 상기 소스 전극과 전기적으로 연결된다. 예를 들어, 상기 데이터 라인(DL)과 상기 소스 전극(124)은 연결 전극(130)을 통해 전기적으로 연결될 수 있다. 실시 예에서, 상기 데이터 라인(DL)은 다층 구조를 가질 수 있다. 구체적으로, 상기 데이터 라인(DL) 은 상부 캡핑층(172), 하부 캡핑층(176) 및 상기 상부 캡핑층(172)과 상기 하부 캡핑층(176) 사이에 배치된 금속층(174)을 포함하며, 상기 상부 캡핑층(172)과 상기 하부 캡핑층(176)은 산화물을 포함할 수 있다.
발명의 실시 예에서, 상기 게이트 라인(GL)과 유사하게, 상기 상부 캡핑층(172)및 상기 하부 캡핑층(176)은 , 인듐 아연 산화물을 포함할 수 있고, 금속층(174)은 구리를 포함할 수 있다. 다른 실시 예에서, 상기 데이터 라인은, 금속의 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
본 실시 예에서, 상기 게이트 라인(GL), 상기 게이트 전극(GE) 및 상기 데이터 라인(DL)은 큰 테이퍼 각을 가짐으로써, 표시 기판의 개구율을 증가시킬 수 있다. 바람직하게, 상기 게이트 라인(GL), 상기 게이트 전극(GE) 및 상기 데이터 라인(DL)의 테이퍼 각은 60도 이상이며, 보다 바람직하게는 70도 이상이다.
상기 데이터 라인(DL)이 형성된 베이스 기판(110) 위에는 데이터 절연층(113)이 형성되어, 상기 데이터 라인(DL)을 커버하며, 상기 데이터 절연층(113) 위에는 제1 평탄화막(115)이 배치된다.
본 실시 예에서, 상기 데이터 라인(DL)은, 신호 지연을 감소시키기 위하여 상대적으로 큰 테이퍼 각과 두께를 가지며, 이에 따라, 상대적으로 큰 단차가 유발되는데, 상기 제1 평탄화막(115)은 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 제1 평탄화막(115)은 유기 물질을 포함하는 절연막일 수 있다.
상기 채널(122), 상기 소스 전극(124), 상기 드레인 전극(126) 및 상기 게이트 전극(GE)은 박막 트랜지스터를 구성한다. 상기 게이트 라인(GL)을 통하여 상기 게이트 전극(GE)에 게이트 신호가 전달되면, 상기 채널(122)이 도전성을 갖게 되며, 이에 따라, 상기 데이터 라인(DL)으로부터 제공된 데이터 신호가, 상기 연결 전극(130), 상기 소스 전극(124), 상기 채널(122) 및 상기 드레인 전극(126)을 통해 상기 화소 전극(PE)으로 전달된다.
상기 박막 트랜지스터 기판(100)은 상기 박막 트랜지스터 및 상기 데이터 절연층(113)을 커버하는 패시베이션층(117) 및 상기 패시베이션층(117)을 커버하는 제2 평탄화막(119)을 포함한다. 상기 화소 전극(PE) 및 상기 연결 전극(130)은 상기 제2 평탄화막(119) 위에 형성된다.
상기 연결 전극(130)은 상기 제2 평탄화막(119), 상기 패시베이션층(117), 상기 제1 평탄화막(115) 및 상기 데이터 절연층(113)을 관통하여 형성된 제1 콘택홀(CH1)을 통하여 상기 데이터 라인(DL)과 연결되며, 상기 제2 평탄화막(119) 및 상기 패시베이션층(117)을 관통하여 형성된 제2 콘택홀(CH2)을 통하여 상기 소스 전극(124)과 연결된다. 상기 화소 전극(PE)은 상기 제2 평탄화막(119) 및 상기 패시베이션층(117)을 관통하여 형성된 제3 콘택홀(CH3)을 통하여, 상기 드레인 전극(126)과 연결된다.
상기 채널(122) 아래에는 상기 차광 패턴(140)이 배치된다. 상기 차광 패턴(140)은 상기 채널(122)의 하면을 커버하여, 상기 박막 트랜지스터 기판(100)의 하부로부터 상기 채널(122)에 외부 광이 입사되는 것을 방지한다. 상기 차광 패턴(140)은 상기 채널(122)을 포함하는 상기 액티브 패턴(120) 전체와 중첩한다. 실시 예에서, 상기 차광 패턴(140)은 상기 액티브 패턴(120)과 동일한 마스크를 이용하여 형성될 수 있다. 이 경우, 평면도 상에서 상기 차광 패턴(140)의 가장자리는 상기 액티브 패턴(120)의 가장자리와 실질적으로 일치하며, 상기 차광 패턴(140)은 상기 액티브 패턴(120)과 실질적으로 동일한 형상 및 동일한 크기를 갖는다.
다른 실시 예에서, 상기 차광 패턴(140)은 상기 채널(122)을 포함하는 상기 액티브 패턴(120) 전체와 중첩하며, 상기 게이트 전극(GE)의 전체와도 중첩할 수 있다. 즉, 게이트 전극(GE) 중 채널(122)과 중첩하지 않는 영역이 있는 경우, 차광 패턴(140)은 채널(122)과 중첩함과 동시에 채널(122)과 중첩하지 않는 게이트 전극(GE)과도 중첩할 수 있다. 이 경우 상기 차광 패턴(120)은 평면도 상에서 상기 액티브 패턴(120)보다 큰 면적을 가질 수 있다.
실시 예에서, 상기 차광 패턴(140)과 상기 액티브 패턴(120) 사이에는 버퍼 패턴(150)이 배치되며, 상기 차광 패턴(140)은 제1 평탄화막(115) 위에 형성된다. 다른 실시 예에서, 상기 차광 패턴(140)과 상기 제1 평탄화막(115) 사이에는 무기 물질 예를 들어, 실리콘 질화물 또는 실리콘 산화물을 포함하는 절연층이 배치될 수 있다.
도 3 내지 11은 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 3을 참조하면, 베이스 기판(110) 위에 데이터 금속층을 형성한다. 상기 베이스 기판(110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 데이터 금속층은 상부 캡핑층(272), 금속층(274) 및 하부 캡핑층(276)을 포함한다. 예를 들어, 상기 상부 캡핑층(272) 및 상기 하부 캡핑층(276)은 인듐 아연 산화물과 같은 산화물을 포함하며, 상기 금속층(274)은 구리 등의 금속을 포함한다. 상기 금속층(274)의 두께는 약 1㎛ 내지 약 3㎛일 수 있다. 상기 상부 캡핑층(272) 및 상기 하부 캡핑층(276)은 상기 금속층(274)보다 큰 경도, 바람직하게, 약 4 이상의 모스 경도를 갖는다.
상기 금속층(274)은 스푸터링법 등에 의해 형성될 수 있으며, 상기 상부 캡핑층(272) 및 상기 하부 캡핑층(276)은 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD) 등에 의해 형성될 수 있다.
도 4를 참조하면, 상기 데이터 금속층을 패터닝하여 데이터 라인(DL)을 형성한다.
예를 들어, 상기 상부 캡핑층(272) 위에 포토레지스트 조성물을 도포한 후, 상기 데이터 라인의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 상부 캡핑층(272), 상기 금속층(274) 및 상기 하부 캡핑층(276)을 차례로 식각하여, 상기 데이터 라인(DL)을 형성한다.
바람직하게, 상기 상부 캡핑층(272), 상기 금속층(274) 및 상기 하부 캡핑층(276)은 동일한 에천트(etchant)에 의해 동일 공정에서 식각된다. 이에 따라, 상기 데이터 라인(DL)은 큰 테이퍼 각을 가질 수 있으며, 이에 따라 표시 기판의 개구율을 향상시킬 수 있다. 상기 테이퍼 각은 상기 데이터 라인의 하면과 측면에 의해 형성되는 각으로 정의될 수 있으며, 바람직하게, 상기 데이터 라인(DL)의 테이퍼 각(θ)은 약 60도 이상일 수 있다.
예를 들어, 상기 에천트로는 인산, 질산, 초산, 구리염, 불화금속산(fluorometallic acid), 질산염, 초산염 및 물을 포함하는 식각액이 사용될 수 있다.
상기 데이터 라인(DL)은 상부 캡핑층(172), 하부 캡핑층(176) 및 상기 상부 캡핑층(172)과 상기 하부 캡핑층(176) 사이에 배치된 금속층(174)을 포함한다. 상기 데이터 금속층을 형성한 후에, 또는 상기 데이터 금속층을 식각한 후에, 상기 데이터 라인(DL)이 형성된 베이스 기판(110)은 브러쉬에 의해 세정될 수 있다. 상기 산화물을 포함하는 상부 캡핑층(172)은 상기 금속층(174)보다 높은 경도를 가지므로, 상기 브러쉬와의 마찰에 의해 상기 금속층(174)이 손상되는 것을 방지할 수 있다. 또한, 상기 하부 캡핑층(176)은 상기 데이터 라인(DL)과 상기 베이스 기판(110) 사이의 접착력을 향상시킬 수 있다.
도 5를 참조하면, 상기 데이터 라인(DL)을 커버하는 데이터 절연층(113), 상기 데이터 절연층(113) 위에 배치되는 제1 평탄화막(115), 상기 제1 평탄화막(115) 위에 배치되는 차광층(240), 상기 차광층(240) 위에 배치되는 버퍼층(250), 및 상기 버퍼층(250) 위에 배치되는 산화물 반도체층(220)을 상기 베이스 기판(110) 위에 순차적으로 형성한다.
이와 같이, 발명의 실시 예에서, 데이터 라인(DL)은 박막 트랜지스터와 분리되어 박막 트랜지스터보다 먼저 형성될 수 있다. 또한, 발명의 실시 예에서, 데이터 라인(DL)은 평탄화막(115)에 임베디드된(embedded) 형태를 가질 수 있다.
본 실시 예에서, 상기 제1 평탄화막(115)은 유기 물질을 포함하므로, 상기 데이터 라인(DL)과 상기 제1 평탄화막(115)이 접촉할 경우, 금속의 확산 등에 의해 상기 데이터 라인(DL)의 전기 특성이 저하될 수 있다. 상기 데이터 절연층(113)은 무기 물질을 포함하며, 상기 데이터 라인(DL)을 커버하여 보호한다. 예를 들어, 상기 데이터 절연층(113)은 실리콘 질화물, 실리콘 산화물, 산화 알루미늄 중 하나 이상을 포함할 수 있으며, 두께는 약 500ㅕ 내지 약 2,000ㅕ일 수 있다.
다음으로, 바인더 수지를 포함하는 조성물을 상기 데이터 절연층(113) 위에 도포한다. 예를 들어, 상기 바인더 수지는 고내열성의 아크릴 수지, 페놀 수지 등을 포함할 수 있으며, 상기 조성물은 스핀 코팅에 의해 도포될 수 있다. 상기 조성물은 가열 또는 자외선의 조사에 의해 경화되어 상기 제1 평탄화막(115)을 형성할 수 있다. 상기 제1 평탄화막(115)은 기판의 상면을 평탄화할 수 있도록 충분한 두께를 갖는 것이 바람직하다.
상기 차광층(240)은 금속, 합금, 절연성 무기 물질, 유기 물질 중 하나 이상을 포함할 수 있다. 바람직하게, 상기 차광층(240)은 실리콘 산화물, 실리콘-게르마늄 합금, 게르마늄, 산화 티타늄 중 하나 이상을 포함할 수 있다. 본 실시 예에서, 채널은 산화물 반도체를 포함하며, 상기 산화물 반도체는 파장이 약 450 nm 이하인 자외선에 대하여 특히 취약한데, 상기 실리콘-게르마늄 합금은 자외선의 차광 능력이 우수하다. 따라서, 상기 박막 트랜지스터 기판이 표시 장치에 사용될 때 차광층(240)이 실리콘-게르마늄 합금을 포함하는 경우, 광원 등에 의해 발생하는 자외선을 효과적으로 차단하여, 채널을 보호할 수 있다. 또한, 바람직하게 상기 실리콘-게르마늄 합금은 아모포스(amorphous) 상태를 가질 수 있으며, 상기 차광층(240)은 실리콘-게르마늄 합금의 단일층 구조 또는 실리콘-게르마늄 합금층과 게르마늄층을 포함하는 다층 구조를 가질 수 있다. 상기 게르마늄층은 상기 실리콘-게르마늄 합금층의 위 또는 아래에 배치될 수 있다.
상기 차광층(240)의 두께는 약 100Å 내지 약 2,000Å일 수 있다. 상기 차광층(240)의 두께가 100Å 미만인 경우, 차광 능력이 저하되어 채널의 전기 특성이 저하될 수 있으며, 상기 차광층(240)의 두께가 2,000Å를 초과하는 경우, 액티브 패턴(120)의 소스 전극(124) 또는 드레인 전극(126)과 기생 커패시턴스를 형성하여 신호를 지연시킬 수 있다.
보다 바람직하게, 상기 차광층(240)의 두께는 약 600Å 내지 약 2,000Å일 수 있다. 상기 차광층(240)의 두께가 600Å 이상인 경우, 높은 흡광도(optical density)를 가질 수 있다.
예를 들어, 상기 버퍼층(250)은 실리콘 산화물, 산화 알루미늄, 산화 하프늄, 산화 이트륨 중 하나 이상의 절연성 산화물 등을 포함할 수 있으며, 두께는 약 500ㅕ 내지 약 1㎛일 수 있다.
상기 산화물 반도체층(220)은 상기 버퍼층(250) 위에 형성된다. 상기 산화물 반도체층(220)은 금속 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 금속 산화물 반도체는, 아연, 인듐, 갈륨, 주석, 티타늄, 인의 산화물 또는 이들의 조합을 포함할 수 있으며, 구체적으로 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 주석 산화물(IZTO) 중 하나 이상을 포함할 수 있다.
상기 산화물 반도체층(220)은 화학 기상 증착법, 플라즈마 화학 기상 증착법, 용액 코팅법 등에 의해 형성될 수 있다.
도 6을 참조하면, 상기 산화물 반도체층(220)을 패터닝하여, 산화물 반도체 패턴(222)을 형성한다. 구체적으로, 상기 산화물 반도체층(220) 위에 포토레지스트 패턴(PR)을 형성하고, 상기 포토레지스트 패턴(PR)을 마스크로 이용하여, 상기 산화물 반도체층(220)의 노출된 부분을 식각한다. 이에 따라, 상기 버퍼층(250)의 상면이 부분적으로 노출된다.
이어서, 상기 포토레지스터 패턴(PR)을 마스크로 이용하여, 상기 버퍼층(250) 및 상기 차광층(240)을 차례로 식각하여, 버퍼 패턴(150) 및 차광 패턴(140)을 형성하고, 상기 포토레지스트 패턴(PR)을 제거한다. 따라서, 상기 산화물 반도체 패턴(222), 상기 버퍼 패턴(150) 및 상기 차광 패턴(140)은 실질적으로 동일한 형상 및 크기를 갖는다.
도 7을 참조하면, 상기 산화물 반도체 패턴(222) 및 상기 제1 평탄화막(115) 위에 게이트 절연층 및 게이트 금속층을 형성한다.
상기 게이트 절연층은 상부 게이트 절연층(262) 및 하부 게이트 절연층(264)을 포함한다. 상기 하부 게이트 절연층(264)은 상기 산화물 반도체 패턴(222)과 접촉하며, 따라서, 수소량이 상대적으로 적은 물질을 포함하는 것이 바람직하다. 예를 들어, 상기 하부 게이트 절연층(264)은 실리콘 산화물, 산화 알루미늄, 산화 하프늄, 산화 이트륨 중 하나 이상의 절연성 산화물 등을 포함할 수 있으며, 두께는 약 500ㅕ 내지 약 3,000ㅕ일 수 있다. 상기 상부 게이트 절연층(262)은 상기 하부 게이트 절연층(264) 위에 형성된다. 상기 상부 게이트 절연층(262)은 실리콘 질화물 등을 포함할 수 있으며, 약 500ㅕ 내지 약 2,000ㅕ일 수 있다.
본 실시 예에서, 상기 게이트 절연층은 다층 구조를 가지나, 이에 한정되는 것은 아니며, 예를 들어, 실리콘 산화물과 같은 절연성 산화물을 포함하는 단일층 구조의 게이트 절연층이 사용될 수도 있다.
상기 게이트 금속층은 상부 캡핑층(282), 금속층(284) 및 하부 캡핑층(286)을 포함한다. 예를 들어, 상기 상부 캡핑층(282) 및 상기 하부 캡핑층(286)은 인듐 아연 산화물과 같은 산화물을 포함하며, 상기 금속층(284)은 구리 등의 금속을 포함한다. 게이트 금속층의 구체적인 구성은 상기 데이터 금속층과 실질적으로 동일할 수 있으므로, 중복되는 구체적인 설명은 생략한다.
도 8을 참조하면, 상기 게이트 금속층을 패터닝하여 게이트 전극(GL) 및 게이트 라인(GL)을 형성한다.
예를 들어, 상기 상부 캡핑층(282) 위에 포토레지스트 조성물을 도포한 후, 상기 게이트 전극(GL) 및 상기 게이트 라인(GL)의 형상에 대응되는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴에 의해 커버되지 않은 상기 상부 캡핑층(282), 상기 금속층(284) 및 상기 하부 캡핑층(286)을 차례로 식각하여, 상기 게이트 전극(GL) 및 상기 게이트 라인(GL)을 형성한다.
바람직하게, 상기 상부 캡핑층(282), 상기 금속층(284) 및 상기 하부 캡핑층(286)은 동일한 에천트(etchant)에 의해 동일 공정에서 식각된다. 이에 따라, 상기 게이트 라인(GL)은 큰 테이퍼 각을 가질 수 있으며, 이에 따라 표시 기판의 개구율을 향상시킬 수 있다.
도 9를 참조하면, 상기 게이트 전극(GL) 및 상기 게이트 라인(GL)을 마스크를 이용하여, 상기 상부 게이트 절연층(262) 및 상기 하부 게이트 절연층(264)을 패터닝하여, 게이트 절연 패턴(160)을 형성한다. 따라서, 상기 게이트 절연 패턴(160)은 상기 게이트 라인(GL) 및 게이트 전극(GE)과 실질적으로 동일한 형상 및 크기를 갖는다.
상기 게이트 절연층을 패터닝하는 과정에서 상기 산화물 반도체 패턴(222)이 노출되나, 상기 게이트 절연층은 상기 산화물 반도체 패턴(222)과 다른 물질을 포함하며, 이에 따라 식각 선택성을 가지므로, 상기 산화물 반도체 패턴(222)은 식각되지 않는다.
다음으로, 상기 산화물 반도체 패턴(222)으로부터 채널(122), 소스 전극(124) 및 드레인 전극(126)을 형성한다. 구체적으로, 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(160)에 의해 커버되지 않고 노출된 산화물 반도체 패턴(222)을 소스 전극(124) 및 드레인 전극(126)으로 변환한다.
예를 들어, 상기 소스 전극(124) 및 드레인 전극(126)을 형성하기 위하여, 상기 노출된 산화물 반도체 패턴(222)을 플라즈마 처리할 수 있다. 예를 들어, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화질소(N2O), 플루오르포름(CHF3) 중 하나 이상의 기체 플라즈마(PT)를 상기 노출된 산화물 반도체 패턴(222)에 가할 수 있다. 플라즈마 처리된 산화물 반도체 패턴(222)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속성의 도체로 전환된다. 따라서, 환원 처리된 산화물 반도체 패턴(222)은 상기 소스 전극(124) 및 드레인 전극(126)을 형성하며, 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(160)에 의해 커버된 부분은 잔류하여 채널(122)을 형성한다.
다른 방법으로, 상기 소스 전극(124) 및 드레인 전극(126)을 형성하기 위하여, 환원 기체의 분위기에서 상기 산화물 반도체 패턴(222)을 열처리하거나, 이온 주입 공정을 수행할 수도 있다.
도 10을 참조하면, 상기 게이트 전극(GE), 상기 게이트 라인(GL), 상기 소스 전극(124), 상기 드레인 전극(126) 및 상기 제1 평탄화막(115)을 커버하는 패시베이션층(117)을 형성하고, 상기 패시베이션층(117) 위에 제2 평탄화막(119)을 형성한다.
상기 패시베이션층(117)은 실리콘 질화물, 실리콘 산화물, 산화 알루미늄 중 하나 이상을 포함할 수 있다. 상기 제2 평탄화막(119)은 상기 박막 트랜지스터 기판의 표면을 평탄화하며, 포토레지스트 조성물을 상기 패시베이션층(117) 위에 스핀 코팅하여 형성될 수 있다.
도 11을 참조하면, 상기 데이터 절연층(113), 상기 제1 평탄화막(115), 상기 패시베이션층(117) 및 상기 제2 평탄화막(119)을 패터닝하여 콘택홀들을 형성한다.
구체적으로, 상기 데이터 절연층(113), 상기 제1 평탄화막(115), 상기 패시베이션층(117) 및 상기 제2 평탄화막(119)을 패터닝하여 상기 데이터 라인(DL)을 노출하는 제1 콘택홀(CH1)을 형성하고, 상기 패시베이션층(117) 및 상기 제2 평탄화막(119)을 패터닝하여, 상기 소스 전극(124)의 일부를 노출하는 제2 콘택홀(CH2) 및 상기 드레인 전극(126)의 일부를 노출하는 제3 콘택홀(CH3)을 형성한다.
구체적으로, 상기 제2 평탄화막(119)을 노광한 후, 상기 제2 평탄화막(119)에 현상액을 가하여, 비노광 영역 또는 노광 영역을 제거함으로써 상기 제2 평탄화막(119)을 패터닝할 수 있으며, 상기 패터닝된 제2 평탄화막(119)을 마스크로 이용하여, 노출된 패시베이션층(117), 제1 평탄화막(115) 및 데이터 절연층(113)을 식각하여 상기 제1 내지 제3 콘택홀들(CH1, CH2, CH3)을 형성할 수 있다.
다음으로, 상기 제2 평탄화막(119) 위에 투명 도전층을 형성한다. 상기 투명 도전층은 인듐 아연 산화물, 인듐 주석 산화물 중 하나 이상을 포함할 수 있다.
상기 투명 도전층을 패터닝하여, 도 2에 도시된 연결 전극(130) 및 화소 전극(PE)을 형성한다. 상기 연결 전극(130)은 상기 제1 콘택홀(CH1)을 통하여, 상기 데이터 라인(DL)과 접촉하며, 상기 제2 콘택홀(CH2)을 통하여 상기 소스 전극(124)에 접촉한다.
이와 같이, 발명의 실시 예에 의하면, 데이터 라인(DL)과 소스 전극(124)을 분리하여 형성한 후 데이터 라인(DL)과 소스 전극(124)을 연결 전극(130)을 이용하여 전기적으로 연결할 수 있다.
상기 화소 전극(PE)는 상기 제3 콘택홀(CH3)을 통하여 상기 드레인 전극(124)에 접촉한다.
본 발명의 일 실시 예에 따르면, 산화물 반도체층 위에 게이트 전극을 형성하고, 상기 게이트 전극을 이용하여, 상기 산화물 반도체층으로부터 소스 전극, 드레인 전극 및 채널을 형성함으로써, 기생 커패시턴스의 발생을 감소시킬 수 있다.
또한, 산화물 반도체를 포함하는 채널 하부에 게이트 전극이나 BM(Black Matrix)이 아닌, 차광 패턴을 형성함으로써, 상기 채널을 외부광으로부터 보호하여, 박막 트랜지스터의 신뢰성을 증가시킬 수 있다.
또한, 산화물 반도체 패턴과 상기 차광 패턴을 하나의 마스크를 이용하여 형성함으로써, 필요한 마스크의 수를 감소시킬 수 있다.
또한, 데이터 라인 및/또는 게이터 라인이 산화물 캡핑층을 포함함으로써, 브러쉬 세정에 의한 손상 상기 데이터 라인 및/또는 게이터 라인이 손상되거나, 브러쉬 세정에 의해 발생한 미세 입자가 박막 트랜지스터의 신뢰성을 저하시키는 것을 방지할 수 있다.
또한, 산화물 캡핑층을 포함하는 데이터 금속층 및/또는 게이트 금속층을 하나의 에천트로 식각함으로써, 상기 데이터 라인 및/또는 상기 게이터 라인의 테이퍼 각을 증가시킬 수 있다. 따라서, 표시 패널의 개구율이 증가할 수 있다.
또한, 상기 데이터 라인을 커버하는 유기 평탄화막을 형성함으로써, 큰 테이퍼 각을 갖는 데이터 라인을 형성하는 과정에서 발생하는 기판 상면의 단차를 보상하여 공정의 신뢰도를 개선할 수 있다.
도 12 내지 16은 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 12를 참조하면, 베이스 기판(310) 위에 데이터 라인(DL)을 형성한다. 상기 데이터 라인(DL)은 상부 캡핑층(372), 하부 캡핑층(376) 및 상기 상부 캡핑층(372)과 상기 하부 캡핑층(376) 사이에 배치된 금속층(374)을 포함한다.
다음으로, 상기 데이터 라인(DL)을 커버하는 데이터 절연층(313)을 형성하고, 상기 데이터 절연층(313) 위에 제1 평탄화막(315), 차광층(440), 버퍼층(450), 산화물 반도체층(420)을 형성한다.
상기 데이터 라인(DL), 상기 데이터 절연층(313), 상기 제1 평탄화막(315), 상기 차광층(440), 상기 버퍼층(450) 및 상기 산화물 반도체층(420)의 구체적 구성 및 형성 방법은 도 3 내지 도 5에 도시된 것과 실질적으로 동일하므로 중복되는 구체적인 설명은 생략하기로 한다.
다음으로, 상기 산화물 반도체층(420) 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성한다. 상기 게이트 절연층은 상부 게이트 절연층(462) 및 하부 게이트 절연층(464)을 포함하며, 상기 게이트 금속층은 상부 캡핑층(482), 하부 캡핑층(486) 및 상기 상부 캡핑층(482)과 상기 하부 캡핑층(486) 사이에 배치된 금속층(484)을 포함한다.
다음으로, 상기 게이트 금속층 위에 포토리소그라피 공정을 통하여 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 게이트 라인에 대응되는 제1 포토레지스트 패턴(PR1) 및 액티브 패턴에 대응되는 제2 포토레지스트 패턴(PR2)을 포함한다. 상기 제2 포토레지스트 패턴(PR2)는 서로 두께가 다른 제1 부분(PRT1) 및 제2 부분(PRT2)을 포함한다. 상기 제1 부분(PRT1)은 게이트 전극에 대응되며, 상기 제2 부분(PRT2)은 소스 전극 및 드레인 전극에 대응된다. 상기 제1 부분(PRT1)은 상기 제2 부분(PRT2)보다 작은 두께를 가지며, 상기 제2 부분(PRT2)과 상기 제2 포토레지스트 패턴(PR2)의 두께는 실질적으로 동일할 수 있다.
상기 두께 차이를 갖는 제2 포토레지스트 패턴(PR2)을 형성하기 위하여 하프톤 노광을 이용할 수 있다. 예를 들어, 상기 게이트 금속층 위에 네가티브 포토레지스트 조성물을 도포하여 코팅층을 형성하고, 상기 포토레지스트 패턴이 형성되지 않은 영역에 대응되는 차광 영역, 상기 제2 부분(PRT2)에 대응되는 반투과 영역, 및 상기 제1 부분(PRT1) 및 제1 포토레지스트 패턴(PR1)에 대응되는 투과 영역을 갖는 마스크를 상기 코팅층 위에 배치한 후, 상기 코팅층에 광을 조사하고, 현상액을 가하여 차광 영역에 대응되는 코팅층을 제거한다. 상기 차광 영역에 대응되는 코팅층은 실질적으로 제거되지 않으나, 상기 반투과 영역에 대응되는 코팅층은 노광도의 차이에 따라 일부분이 제거됨으로써, 상기 포토레지스트 패턴은 두께 차이를 갖는다.
도 13을 참조하면, 상기 포토레지스트 패턴을 마스크로 이용하여, 상기 게이트 금속층 및 게이트 절연층을 패터닝하여, 게이트 라인(GL) 및 게이트 패턴(GP)을 형성한다.
상기 게이트 라인(GL)은 상부 캡핑층(382), 금속층(384) 및 하부 캡핑층(386)을 포함한다. 바람직하게, 상기 게이트 금속층의 상기 상부 캡핑층(482), 상기 금속층(484) 및 상기 하부 캡핑층(486)은 동일한 에천트(etchant)에 의해 동일 공정에서 식각된다. 이에 따라, 상기 게이트 라인(GL)은 큰 테이퍼 각을 가질 수 있으며, 이에 따라 표시 기판의 개구율을 향상시킬 수 있다.
상기 게이트 라인(GL) 아래에는 게이트 절연층으로부터 형성된 게이트 절연 패턴이 배치된다. 상기 게이트 절연 패턴은 상부 게이트 절연 패턴(362)과 하부 게이트 절연 패턴(364)을 포함한다.
상기 게이트 패턴(GP)은 상기 게이트 금속층 및 상기 게이트 절연층으로부터 형성되며, 상기 제2 포토레지스트 패턴(PR2)에 대응하는 형상을 갖는 패턴들을 포함한다.
다음으로, 상기 산화물 반도체층(420), 상기 버퍼층(450) 및 상기 차광층(440)을 노출된 부분을 식각하여, 산화물 반도체 패턴(422), 버퍼 패턴(350), 및 차광 패턴(340)을 형성한다. 이에 따라, 상기 제1 평탄화막(315)가 부분적으로 노출될 수 있다.
본 실시 예에서, 산화물 반도체층(420), 상기 버퍼층(450) 및 상기 차광층(440)은 게이트 금속층 및 게이트 절연층을 식각한 후에 식각된다. 따라서, 상기 산화물 반도체 패턴(422), 상기 버퍼 패턴(350) 및 상기 차광 패턴(340)은, 상기 게이트 패턴(GP) 아래뿐만 아니라, 상기 게이트 라인(GL) 아래에도 형성된다.
도 14를 참조하면, 애싱(ashing) 공정 등을 통하여, 상기 포토레지스트 패턴을 부분적으로 제거한다. 구체적으로, 상기 포토레지스트 패턴은 전체적으로 두께가 감소되며, 이에 따라, 제2 포토레지스트 패턴(PR2)에서 제2 부분(PRT2)보다 작은 두께를 갖는 제1 부분(PRT1)이 제거되어, 게이트 패턴(GP)의 상면이 부분적으로 노출된다.
다음으로, 상기 제2 포토레지스트 패턴(PR2)를 마스크로 이용하여, 상기 게이트 패턴(GP)의 노출된 부분을 식각하여, 게이트 전극(GE) 및 게이트 절연 패턴(360)을 형성한다. 상기 게이트 전극(GE)은 상부 캡핑층(382), 금속층(384) 및 하부 캡핑층(386)을 포함하며, 상기 게이트 절연 패턴(360)은 상부 게이트 절연 패턴(362)과 하부 게이트 절연 패턴(364)을 포함한다.
상기 게이트 패턴(GP)의 일부가 제거됨으로써, 상기 산화물 반도체 패턴(422)의 일부가 노출된다.
도 15를 참조하면, 상기 포토레지스트 패턴을 제거한 후, 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(360)에 의해 커버되지 않고 노출된 산화물 반도체 패턴(422)을 소스 전극(324) 및 드레인 전극(326)으로 변환한다. 상기 소스 전극(324) 및 드레인 전극(326)을 형성하기 위하여, 상기 노출된 산화물 반도체 패턴(422)에 기체 플라즈마(PT)를 가할 수 있다. 플라즈마 처리된 산화물 반도체 패턴(422)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속성의 도체로 전환된다. 이에 따라 도전성을 갖는 상기 소스 전극(324) 및 상기 드레인 전극(326)이 형성되고, 환원되지 않은 산화물 반도체 패턴(422)의 부분은 채널(322)을 형성한다. 이에 따라, 동일한 층으로부터 형성된 상기 소스 전극(324), 상기 드레인 전극(326) 및 상기 채널(322)를 포함하는 액티브 패턴(320)이 형성된다.
도 16을 참조하면, 상기 게이트 전극(GE), 상기 게이트 라인(GL), 상기 소스 전극(324), 상기 드레인 전극(326) 및 상기 제1 평탄화막(315)을 커버하는 패시베이션층(317)을 형성하고, 상기 패시베이션층(317) 위에 제2 평탄화막(319)을 형성한다.
다음으로, 상기 패시베이션층(317) 및 상기 제2 평탄화막(319)을 패터닝하여, 상기 데이터 라인(DL), 상기 소스 전극(324) 및 상기 드레인 전극(326)을 노출하는 콘택홀들을 형성하고, 상기 데이터 라인(DL)과 상기 소스 전극(324)을 전기적으로 연결하는 연결 전극 및 상기 드레인 전극(326)과 전기적으로 연결되는 화소 전극을 형성한다. 상기 콘택홀들, 상기 연결 전극 및 상기 화소 전극의 형성 방법은 도 10 및 도 11에서 설명된 공정들과 실질적으로 동일할 수 있으므로, 생략하기로 한다.
본 실시 예에 따르면, 상기 게이트 전극(GE), 상기 산화물 반도체층(422), 상기 버퍼층(450) 및 상기 차광층(440)을 하나의 마스크를 이용하여 패터닝할 수 있다. 따라서, 박막 트랜지스터 기판의 제조에 필요한 마스크의 수를 감소시킬 수 있다.
도 17 내지 21은 본 발명의 또 다른 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 17을 참조하면, 베이스 기판(510) 위에 데이터 라인(DL)을 형성한다. 상기 데이터 라인(DL)은 상부 캡핑층(572), 하부 캡핑층(576) 및 상기 상부 캡핑층(572)과 상기 하부 캡핑층(576) 사이에 배치된 금속층(574)을 포함한다.
다음으로, 상기 데이터 라인(DL)을 커버하는 데이터 절연층(513)을 형성하고, 상기 데이터 절연층(513) 위에 제1 평탄화막(515), 차광층(640), 버퍼층(650) 및 산화물 반도체층을 형성한다.
상기 데이터 라인(DL), 상기 데이터 절연층(513), 상기 제1 평탄화막(515), 상기 차광층(640), 상기 버퍼층(650) 및 상기 산화물 반도체층의 구체적 구성 및 형성 방법은 도 3 내지 도 5에 도시된 것과 실질적으로 동일하므로 중복되는 구체적인 설명은 생략하기로 한다.
다음으로, 상기 산화물 반도체층을 패터닝하여 산화물 반도체 패턴(622)를 형성한다. 구체적으로, 상기 산화물 반도체층 위에 포토레지스트 패턴(PR)을 형성하고, 이를 마스크로 이용하여, 상기 산화물 반도체층을 식각할 수 있다.
상기 산화물 반도체층이 식각됨에 따라, 상기 버퍼층(650)이 부분적으로 노출되나, 상기 버퍼층(650)은 상기 산화물 반도체층과 다른 물질을 포함하여, 식각 선택성을 가지므로, 제거되지 않는다.
도 18을 참조하면, 상기 산화물 반도체 패턴(622)과 상기 버퍼층(650) 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성한다. 상기 게이트 절연층은 상부 게이트 절연층(662) 및 하부 게이트 절연층(664)을 포함하며, 상기 게이트 금속층은 상부 캡핑층(682), 하부 캡핑층(686) 및 상기 상부 캡핑층(682)과 상기 하부 캡핑층(686) 사이에 배치된 금속층(684)을 포함한다.
도 19를 참조하면, 상기 게이트 절연층 및 게이트 금속층을 패터닝하여, 게이트 전극(GE), 게이트 라인(GL) 및 게이트 절연 패턴(560)을 형성한다. 예를 들어, 상기 게이트 금속층 위에, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)에 대응하는 형상을 갖는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 이용하여, 상기 게이트 금속층 및 상기 게이트 절연층을 식각한다.
상기 게이트 절연층이 식각됨에 따라, 상기 산화물 반도체 패턴(622)이 부분적으로 노출되나, 상기 산화물 반도체 패턴(622)은 상기 게이트 전극 및 게이트 절연층과 다른 물질을 포함하여, 식각 선택성을 가지므로, 제거되지 않는다.
도 20을 참조하면, 상기 버퍼층(650) 및 상기 차광층(640)을 패터닝하여, 버퍼 패턴(550) 및 차광 패턴(540)을 형성한다. 구체적으로, 상기 게이트 라인(GL) 및 상기 산화물 반도체 패턴(622)을 마스크로 이용하여, 상기 버퍼층(650) 및 상기 차광층(640)을 식각할 수 있다. 이 경우, 평면도 상에서, 산화물 반도체 패턴(622)보다 버퍼 패턴(550) 및 차광 패턴(540)의 크기가 더 클 수도 있다.
도 22는 도 20에 도시된 박막 트랜지스터 기판의 차광 패턴을 도시한 평면도이다. 상기 차광 패턴(540)은 산화물 반도체 패턴(622) 전체와 게이트 전극(GE) 전체와 중첩할 수 있다. 도 22를 참조하면, 상기 차광 패턴(540)은 상기 게이트 라인(GL)과 중첩하는 제1 부분(542), 상기 제1 부분(542)으로부터 연장되며, 상기 게이트 전극(GE)과 중첩하는 제2 부분(544) 및 상기 제2 부분(544)으로부터 연장되며, 상기 산화물 반도체 패턴(622)과 중첩하는 제3 부분(546)을 포함한다.
예를 들어, 상기 제1 부분(542)은 게이트 라인(GL)에 평행한 제1 방향으로 연장되며, 상기 제2 부분(544)은 제1 방향과 수직인 제2 방향으로 연장되며, 상기 제3 부분(546)은 상기 제1 방향을 따라 연장된다. 평면도 상에서, 상기 제2 부분(544)의 가장자리는 상기 게이트 전극(GE)의 가장자리와 실질적으로 일치하며, 상기 제3 부분(546)의 가장 자리는 상기 산화물 반도체 패턴(622)의 가장자리와 실질적으로 일치한다. 따라서, 상기 산화물 반도체 패턴(622)과 중첩하는 차광 패턴(540)의 제1 방향의 길이(W1)은 상기 산화물 반도체 패턴(622)의 제1 방향의 길이와 실질적으로 동일하며, 상기 게이트 전극(GE)와 중첩하는 차광 패턴(540)의 제2 방향의 길이(W2)는 상기 게이트 전극(GE)의 제2 방향의 길이와 실질적으로 동일하다.
상기 버퍼 패턴(550)은, 평면도 상에서, 상기 차광 패턴(540)과 실질적으로 동일한 형상을 갖는다.
다음으로, 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(560)에 의해 커버되지 않고 노출된 산화물 반도체 패턴(622)을 소스 전극(524) 및 드레인 전극(526)으로 변환한다. 상기 소스 전극(524) 및 드레인 전극(526)을 형성하기 위하여, 상기 노출된 산화물 반도체 패턴(422)에 기체 플라즈마(PT)를 가할 수 있다. 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(560)과 중첩하는 산화물 반도체 패턴(622)의 부분은 환원되지 않고, 채널(522)을 형성한다. 이에 따라, 동일한 층으로부터 형성된 상기 소스 전극(524), 상기 드레인 전극(526) 및 상기 채널(522)를 포함하는 액티브 패턴(520)이 형성된다.
다른 실시 예에서, 상기 소스 전극(524) 및 드레인 전극(526)을 형성하는 단계는 상기 버퍼층(650) 및 상기 차광층(640)을 패터닝하기 전에 수행될 수도 있다.
도 21을 참조하면, 상기 게이트 전극(GE), 상기 게이트 라인(GL), 상기 소스 전극(524), 상기 드레인 전극(526) 및 상기 제1 평탄화막(515)을 커버하는 패시베이션층(517)을 형성하고, 상기 패시베이션층(517) 위에 제2 평탄화막(319)을 형성한다.
다음으로, 상기 패시베이션층(517) 및 상기 제2 평탄화막(519)을 패터닝하여, 상기 데이터 라인(DL), 상기 소스 전극(524) 및 상기 드레인 전극(526)을 노출하는 콘택홀들을 형성하고, 상기 데이터 라인(DL)과 상기 소스 전극(524)을 전기적으로 연결하는 연결 전극 및 상기 드레인 전극(526)과 전기적으로 연결되는 화소 전극을 형성한다. 상기 콘택홀들, 상기 연결 전극 및 상기 화소 전극의 형성 방법은 도 10 및 도 11에서 설명된 공정들과 실질적으로 동일할 수 있으므로, 생략하기로 한다.
도 12 내지 도 21에 도시된 박막 트랜지스터 기판의 제조방법에 따르면, 차광 패턴(340, 540)이 액티브 패턴(320, 520)뿐만이 아니라 게이트 전극(GE) 및 게이트 라인(GL)과도 중첩한다. 따라서, 차광 영역이 증가 되며, 이에 따라, 박막 트랜지스터의 신뢰성을 증가시킬 수 있다.
이상 실시 예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시 예들에 따른 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조방법은 액정표시장치, 유기EL표시장치, 박막 트랜지스터를 갖는 회로 기판, 반도체 장치 등 표시 장치 및 전자장치에 사용될 수 있다.
100 : 박막 트랜지스터 기판 110, 310, 510: 베이스 기판
GL: 게이트 라인 DL: 데이터 라인
GE: 게이트 전극 PE: 화소 전극
120, 320, 520: 액티브 패턴 140, 340, 540: 차광 패턴
130: 연결 전극 113, 313, 513: 데이터 절연층
115, 315, 515: 제1 평탄화막 117, 317, 517: 패시베이션층
119, 319, 519: 제2 평탄화막 150, 350, 550: 버퍼 패턴
160, 360, 560: 게이트 절연 패턴
CH1, CH2, CH3: 콘택홀

Claims (38)

  1. 베이스 기판;
    상기 베이스 기판 위에 배치되며, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되며 산화물 반도체를 포함하는 채널을 포함하는 액티브 패턴;
    상기 액티브 패턴 위에 배치된 게이트 절연 패턴;
    상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극;및
    상기 베이스 기판과 상기 액티브 패턴 사이에 배치되는 차광 패턴을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 산화물 반도체로부터 환원된 금속을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서, 상기 산화물 반도체는 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 게이트 전극과 전기적으로 연결된 게이트 라인;
    상기 소스 전극과 전기적으로 연결된 데이터 라인; 및
    상기 드레인 전극과 전기적으로 연결된 화소 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제4항에 있어서, 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나는, 하부 캡핑층, 상부 캡핑층 및 상기 하부 캡핑층과 상기 상부 캡핑층 사이에 배치되는 금속층을 포함하며, 상기 하부 캡핑층 및 상기 상부 캡핑층은 모스 경도 4 이상의 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제5항에 있어서, 상기 금속층은 구리를 포함하고, 상기 하부 캡핑층 및 상기 상부 캡핑층은 인듐 아연 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제6 항에 있어서, 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나는, 60도 이상의 테이퍼 각을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제4항에 있어서,
    상기 데이터 라인을 커버하는 데이터 절연층; 및
    상기 데이터 절연층 위에 배치되며, 상기 데이터 라인으로 인한 단차를 보상하는 제1 평탄화막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제8항에 있어서, 상기 차광 패턴은 상기 제1 평탄화막 위에 배치되는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제9항에 있어서,
    상기 게이트 전극, 상기 게이트 라인, 상기 액티브 패턴, 및 상기 제1 평탄화막을 커버하는 패시베이션층; 및
    상기 패시베이션층 위에 배치되는 제2 평탄화막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제10항에 있어서, 상기 데이터 절연층, 상기 제1 평탄화막, 상기 패시베이션층 및 상기 제2 평탄화막을 관통하는 제1 콘택홀을 통하여 상기 데이터 라인에 연결되고, 상기 패시베이션층 및 상기 제2 평탄화막을 관통하는 제2 콘택홀을 통하여 상기 소스 전극에 연결되는 연결 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 제1항에 있어서,
    상기 차광 패턴과 상기 액티브 패턴 사이에 배치되는 버퍼 패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 제1항에 있어서, 상기 차광 패턴은, 실리콘 산화물, 실리콘 게르마늄 합금, 게르마늄 및 산화 티타늄으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  14. 제13항에 있어서,
    상기 차광 패턴은, 평면도 상에서 상기 액티브 패턴과 동일한 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제13항에 있어서, 상기 차광 패턴은, 평면도 상에서 상기 액티브 패턴보다크기가 큰 것을 특징으로 하는 박막 트랜지스터 기판.
  16. 제15항에 있어서, 상기 차광 패턴은 상기 게이트 전극 전체 및 상기 액티브 패턴 전체와 중첩하는 것을 특징으로 하는 박막 트랜지스터 기판.
  17. 베이스 기판;
    상기 베이스 기판 위에 배치되며, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 채널을 포함하는 액티브 패턴;
    상기 액티브 패턴 위에 배치된 게이트 절연 패턴; 및
    상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극을 포함하고,
    상기 채널은 산화물 반도체를 포함하며, 상기 소스 전극 및 상기 드레인 전극은 상기 금속 산화물로부터 환원된 금속을 포함하는 박막 트랜지스터 기판.
  18. 베이스 기판; 상기 베이스 기판 위에 배치되며, 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되며 산화물 반도체를 포함하는 채널을 포함하는 액티브 패턴; 상기 액티브 패턴 위에 배치된 게이트 절연 패턴; 상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극; 상기 베이스 기판과 상기 액티브 패턴 사이에 배치되는 차광 패턴; 및상기 소스 전극과 분리되어 형성되고 상기 소스 전극과 전기적으로 연결된 데이터 라인을 포함하고,상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체로부터 환원된 금속을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  19. 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층을 패터닝하여 산화물 반도체 패턴을 형성하는 단계;
    상기 산화물 반도체 패턴 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계;
    상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 절연층을 패터닝하여 게이트 절연 패턴을 형성하여 상기 산화물 반도체 패턴을 노출하는 단계; 및
    상기 산화물 반도체 패턴의 노출된 부분을 환원하여, 금속을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  20. 제19항에 있어서, 상기 산화물 반도체층은 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  21. 제19항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하기 위하여, 상기 산화물 반도체 패턴의 노출된 부분에 플라즈마를 가하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  22. 제19항에 있어서,
    차광층을 형성하는 단계; 및
    상기 차광층 위에 버퍼층을 형성하는 단계를 더 포함하며,
    상기 산화물 반도체층을 형성하는 단계는 상기 버퍼층 위에 상기 산화물 반도체를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  23. 제22항에 있어서, 상기 차광층은 실리콘 산화물, 실리콘 게르마늄 합금, 게르마늄 및 산화 티타늄으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  24. 제22항에 있어서,
    상기 버퍼층을 패터닝하여 버퍼 패턴을 형성하는 단계; 및
    상기 차광층을 패터닝하여 차광 패턴을 형성하는 단계를 더 포함하며,
    상기 버퍼층 및 상기 차광층은 상기 게이트 절연층을 형성하기 전에 패터닝되며, 평면도 상에서, 상기 버퍼 패턴 및 상기 차광 패턴은 상기 산화물 반도체 패턴과 동일한 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  25. 제22항에 있어서,
    상기 버퍼층을 패터닝하여 버퍼 패턴을 형성하는 단계; 및
    상기 차광층을 패터닝하여 차광 패턴을 형성하는 단계를 더 포함하며,
    상기 버퍼층 및 상기 차광층은 상기 게이트 절연 패턴을 형성한 후에 패터닝되며, 평면도 상에서, 상기 버퍼 패턴 및 상기 차광 패턴은 상기 산화물 반도체 패턴보다 크기가 큰 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  26. 제19항에 있어서,
    베이스 기판 위에 데이터 금속층을 형성하는 단계;
    상기 데이터 금속층을 패터닝하여 데이터 라인을 형성하는 단계;
    상기 데이터 라인을 커버하는 데이터 절연층을 형성하는 단계; 및
    상기 데이터 절연층 위에, 상기 데이터 라인으로 인한 단차를 보상하는 제1 평탄화막을 형성하는 단계를 더 포함하며,
    상기 산화물 반도체층을 형성하는 단계는 상기 제1 평탄화막 위에 상기 산화물 반도체를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  27. 제26항에 있어서, 상기 데이터 금속층 및 상기 게이트 금속층 중 적어도 하나는 하부 캡핑층, 상부 캡핑층 및 상기 하부 캡핑층과 상기 상부 캡핑층 사이에 배치되는 금속층을 포함하며, 상기 하부 캡핑층 및 상기 상부 캡핑층은 모스 경도 4 이상의 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  28. 제27항에 있어서, 상기 금속층은 구리를 포함하고, 상기 하부 캡핑층 및 상기 상부 캡핑층은 인듐 아연 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  29. 제27항에 있어서, 상기 금속층, 상기 하부 캡핑층 및 상기 상부 캡핑층은 동일한 에천트에 의해 식각되며, 상기 데이터 라인 및 상기 게이트 전극 중 적어도 하나는 60도 이상의 테이퍼 각을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  30. 제26항에 있어서,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 및 상기 제1 평탄화막을 커버하는 패시베이션층을 형성하는 단계; 및
    상기 패시베이션층 위에 배치되는 제2 평탄화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  31. 제20항에 있어서,
    상기 데이터 절연층, 상기 제1 평탄화막, 상기 패시베이션층 및 상기 제2 평탄화막을 패터닝하여, 상기 데이터 라인을 노출하는 제1 콘택홀, 상기 소스 전극을 노출하는 제2 콘택홀 및 상기 드레인 전극을 노출하는 제3 콘택홀을 형성하는 단계; 및
    상기 제2 평탄화막 위에 투명 도전층을 형성하는 단계;
    상기 투명 도전층을 패터닝하여 상기 데이터 라인 및 상기 소스 전극과 연결되는 연결 전극 및 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  32. 산화물 반도체층, 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계;
    상기 게이트 금속층 위에 서로 다른 두께를 갖는 제1 부분과 제2 부분을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 이용하여 게이트 금속층, 상기 게이트 절연층 및 상기 산화물 반도체층을 패터닝하여 게이트 패턴을 형성하고, 상기 산화물 반도체층을 노출하는 단계;
    상기 산화물 반도체층의 노출된 부분을 식각하여, 산화물 반도체 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 부분적으로 제거하여 상기 게이트 패턴을 노출하는 단계;
    상기 게이트 패턴의 노출된 부분을 식각하여, 게이트 전극 및 게이트 절연 패턴을 형성하여 상기 산화물 반도체 패턴을 노출하는 단계; 및
    상기 산화물 반도체 패턴의 노출된 부분을 환원하여, 금속을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  33. 제32항에 있어서, 상기 산화물 반도체층은 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 및 인듐 아연 주석 산화물(IZTO)로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  34. 제32항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하기 위하여, 상기 산화물 반도체 패턴의 노출된 부분에 플라즈마를 가하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  35. 제32항에 있어서,
    차광층을 형성하는 단계; 및
    상기 차광층 위에 버퍼층을 형성하는 단계를 포함하며, 상기 산화물 반도체층을 형성하는 단계는 상기 버퍼층 위에 상기 산화물 반도체를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  36. 제35항에 있어서, 상기 차광층은 실리콘 산화물, 실리콘 게르마늄 합금, 게르마늄 및 산화 티타늄으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  37. 제35항에 있어서,
    상기 버퍼층을 패터닝하여 버퍼 패턴을 형성하는 단계; 및
    상기 차광층을 패터닝하여 차광 패턴을 형성하는 단계를 더 포함하며,
    상기 버퍼층 및 상기 차광층은 상기 산화물 반도체 패턴을 형성한 후, 상기 게이트패턴을 노출하기 전에 패터닝되며, 평면도 상에서, 상기 버퍼 패턴 및 상기 차광 패턴은 상기 산화물 반도체 패턴과 동일한 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  38. 베이스 기판 위에 데이터 라인을 형성하는 단계;
    상기 데이터 라인 위에, 상기 데이터 라인으로 인한 단차를 보상하는 평탄화막을 형성하는 단계;
    상기 평탄화막 위에 차광층을 형성하는 단계;
    상기 차광층 위에 산화물 반도체 패턴을 형성하는 단계;
    상기 산화물 반도체 패턴 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계;
    상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 절연층을 패터닝하여 게이트 절연 패턴을 형성하여 상기 산화물 반도체 패턴을 노출하는 단계;
    상기 산화물 반도체 패턴의 노출된 부분을 플라즈마 처리하여, 금속을 포함하는 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 데이터 라인과 상기 소스 전극을 전기적으로 연결하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
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