KR102490623B1 - 유기전계발광표시장치와 이의 제조방법 - Google Patents

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Abstract

본 발명은 이종의 라인 간의 중첩부에서 정전기성 쇼트, 부산물 또는 부산물과 정전기로 인한 쇼트가 발생하는 문제를 개선 및 방지하여, 소오스 드레인금속층 또는 화소전극으로 형성되고 데이터라인의 교차 영역에서 상호 분리된 수평 센싱라인이 소오스 드레인금속층보다 하층에 절연된 광차단층 또는 게이트금속층으로 이루어진 연결전극에 의해 전기적으로 연결된 구조를 갖는 유기전계발광표시장치를 제공한다.

Description

유기전계발광표시장치와 이의 제조방법{Organic Light Emitting Display Device and Menufacturing Method the same}
본 발명은 유기전계발광표시장치와 이의 제조방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 유기전계발광표시장치에는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.
유기전계발광표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다. 유기전계발광표시장치는 장시간 사용시 서브 픽셀 내에 포함된 소자의 특성(문턱전압, 전류 이동도 등)이 변하는 문제가 있다. 이를 보상하고자 종래에는 서브 픽셀 내에 포함된 소자의 특성을 센싱 하는 회로를 추가하는 방식이 제안된바 있다.
센싱 회로가 추가된 방식은 각 서브 픽셀마다 센싱 트랜지스터와 센싱라인 등이 더 추가된다. 센싱 회로가 추가된 방식은 표시패널의 전반에 걸쳐 이전 대비 레이아웃 설계의 복잡도가 상승하게 된다. 표시패널의 레이아웃 설계의 복잡도가 상승할 경우 이종의 라인(또는 배선)이 서로 중첩하는 영역 또한 증가하게 된다.
한편, 종래에 제안된 구조는 이종의 라인 간의 중첩부에서 정전기성 쇼트, 부산물 또는 부산물과 정전기로 인한 쇼트의 발생 빈도가 높게 나타나고 있다. 이와 같은 문제가 발생할 경우, 표시패널에는 표시면의 특정 라인에 결함(Line Defect)이 생기는 등 화질 불량을 초래하게 된다. 그러므로 센싱 회로가 추가된 방식은 표시패널 제작시 공정상에서 발생할 수 있는 문제를 해결하기 위한 연구가 필요하다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 표시면의 특정 라인에 결함(Line Defect)이 생기는 등 화질 불량 문제를 해소함과 더불어 생산 수율을 향상하는 것이다.
상술한 과제 해결 수단으로 본 발명은 제1서브 픽셀, 제2서브 픽셀, 데이터라인 및 센싱라인을 포함하는 표시패널을 갖는 유기전계발광표시장치를 제공한다. 제1서브 픽셀과 제2서브 픽셀은 제1기판 상에서 상호 이격하여 배치된다. 데이터라인은 제1서브 픽셀과 제2서브 픽셀 사이에 위치하며 수직방향으로 배치된다. 센싱라인은 제2서브 픽셀의 일측에 위치하며 수직방향으로 배치된 수직 센싱라인과, 데이터라인과 교차하는 수평 방향으로 배치되며 수직 센싱라인에 연결된 수평 센싱라인을 갖는다. 수평 센싱라인은 제1기판 상에 존재하는 소오스 드레인금속층으로 이루어지며, 제1서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 일측 부분과 제2서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 타측 부분은 데이터라인과 교차하는 영역에 위치하며, 제1기판 상에 존재하는 소오스 드레인금속층보다 하층에 절연된 광차단층으로 이루어진 연결전극에 의해 전기적으로 연결된다.
제1기판과 소오스 드레인금속층 사이에는 광차단층과, 광차단층 상에 위치하는 버퍼층과, 버퍼층 상에 위치하는 더미 반도체층과, 더미 반도체층 상에 위치하는 층간 절연층이 포함될 수 있다.
수평 센싱라인의 일측 부분에 위치하는 소오스 드레인금속층은 층간 절연층과 버퍼층에 형성된 제1콘택홀을 통해 광차단층의 일측에 연결되고, 수평 센싱라인의 타측 부분에 위치하는 소오스 드레인금속층은 층간 절연층과 버퍼층에 형성된 제2콘택홀을 통해 광차단층의 타측에 연결되고, 더미 반도체층은 제1콘택홀과 제2콘택홀 사이에 위치할 수 있다.
연결전극과 더미 반도체층은 적어도 두 개의 라인으로 분기될 수 있다.
다른 측면에서 본 발명은 제1서브 픽셀, 제2서브 픽셀, 데이터라인 및 센싱라인을 포함하는 표시패널을 갖는 유기전계발광표시장치를 제공한다. 제1서브 픽셀과 제2서브 픽셀은 제1기판 상에서 상호 이격하여 배치된다. 데이터라인은 제1서브 픽셀과 제2서브 픽셀 사이에 위치하며 수직방향으로 배치된다. 센싱라인은 제2서브 픽셀의 일측에 위치하며 수직방향으로 배치된 수직 센싱라인과, 데이터라인과 교차하는 수평 방향으로 배치되며 수직 센싱라인에 연결된 수평 센싱라인을 갖는다. 수평 센싱라인은 제1기판 상에 존재하는 소오스 드레인금속층으로 이루어지며, 제1서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 일측 부분과 제2서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 타측 부분은 데이터라인과 교차하는 영역에 위치하며, 제1기판 상에 존재하는 소오스 드레인금속층보다 하층에 절연된 게이트금속층으로 이루어진 연결전극에 의해 전기적으로 연결된다.
제1기판과 소오스 드레인금속층 사이에는 제1절연층과, 제1절연층 상에 위치하는 게이트금속층과, 게이트금속층 상에 위치하는 제2절연층이 포함될 수 있다.
수평 센싱라인의 일측 부분에 위치하는 소오스 드레인금속층은 제2절연층에 형성된 제1콘택홀을 통해 게이트금속층의 일측에 연결되고, 수평 센싱라인의 타측 부분에 위치하는 소오스 드레인금속층은 제2절연층에 형성된 제2콘택홀을 통해 게이트금속층의 타측에 연결될 수 있다.
또 다른 측면에서 본 발명은 제1서브 픽셀, 제2서브 픽셀, 데이터라인 및 센싱라인을 포함하는 표시패널을 갖는 유기전계발광표시장치를 제공한다. 제1서브 픽셀과 제2서브 픽셀은 제1기판 상에서 상호 이격하여 배치된다. 데이터라인은 제1서브 픽셀과 제2서브 픽셀 사이에 위치하며 수직방향으로 배치된다. 센싱라인은 제2서브 픽셀의 일측에 위치하며 수직방향으로 배치된 수직 센싱라인과, 데이터라인과 교차하는 수평 방향으로 배치되며 수직 센싱라인에 연결된 수평 센싱라인을 갖는다. 수평 센싱라인은 제1기판 상에 존재하는 화소전극으로 이루어지며, 제1서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 일측 부분과 제2서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 타측 부분은 데이터라인과 교차하는 영역에 위치하며, 제1기판 상에 존재하는 소오스 드레인금속층보다 하층에 절연된 광차단층으로 이루어진 연결전극에 의해 전기적으로 연결된다.
제1기판과 화소전극 사이에는 광차단층과, 광차단층 상에 위치하는 버퍼층과, 버퍼층 상에 위치하는 층간 절연층과, 층간 절연층 상에 위치하는 보호층이 포함될 수 있다.
수평 센싱라인의 일측 부분에 위치하는 화소전극은 보호층, 층간 절연층 및 버퍼층에 형성된 제1콘택홀을 통해 광차단층의 일측에 연결되고, 수평 센싱라인의 타측 부분에 위치하는 화소전극은 보호층, 층간 절연층 및 버퍼층에 형성된 제2콘택홀을 통해 광차단층의 타측에 연결될 수 있다.
또 다른 측면에서 본 발명은 제1기판 상에서 상호 이격하여 제1서브 픽셀과 제2서브 픽셀이 배치되고, 제1서브 픽셀과 제2서브 픽셀 사이에 수직방향으로 데이터라인이 배치되고, 제2서브 픽셀의 일측에 수직방향으로 배치된 수직 센싱라인과, 데이터라인과 교차하는 수평 방향으로 배치된 수평 센싱라인을 갖는 센싱라인을 포함하는 표시패널을 갖는 유기전계발광표시장치의 제조방법을 제공한다. 유기전계발광표시장치의 제조방법은 제1기판 상에 광차단층, 버퍼층, 반도체층 및 포토레지스트를 형성하는 단계; 포토레지스트를 이용하여 광차단층, 버퍼층 및 반도체층을 패터닝하여 광차단층의 일부를 연결전극으로 형성함과 더불어 연결전극 상에 반도체층의 일부를 남겨 더미 반도체층을 형성하는 단계; 포토레지스트를 제거하고 제1기판 상에 광차단층, 연결전극, 버퍼층, 반도체층 및 더미 반도체층을 덮는 층간 절연층을 형성하는 단계; 광차단층의 일측이 노출되도록 층간 절연층에 제1콘택홀을 형성하고, 광차단층의 타측이 노출되도록 층간 절연층에 제2콘택홀을 형성하는 단계; 및 광차단층의 일측에 소오스 드레인금속층의 일측 부분이 접촉되고 광차단층의 타측에 소오스 드레인금속층의 타측 부분이 접촉되어 수직 센싱라인과 수평 센싱라인이 전기적으로 연결되도록 층간 절연층 상에 소오스 드레인금속층을 형성하는 단계를 포함한다.
더미 반도체층을 형성하는 단계에서 제1 및 제2콘택홀 부분에 존재하는 포토레지스트는 하프톤 마스크에 의해 패터닝되고, 더미 반도체층 부분에 존재하는 포토레지스트는 풀톤 마스크에 의해 패터닝될 수 있다.
본 발명은 이종의 라인 간의 중첩부에서 정전기성 쇼트, 부산물 또는 부산물과 정전기로 인한 쇼트가 발생하는 문제를 개선 및 방지하여 표시면의 특정 라인에 결함(Line Defect)이 생기는 등 화질 불량을 해소할 수 있는 효과가 있다. 또한, 본 발명은 표시면의 특정 라인에 발생하는 결함 등의 화질 불량을 해소함과 더불어 생산 수율을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 제1실시예에 따른 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 종래에 제안된 서브 픽셀의 회로 구성 예시도.
도 4는 본 발명의 제1실시예에 따른 서브 픽셀의 회로 구성 예시도.
도 5는 본 발명의 제1실시예에 따른 표시패널의 단면 예시도.
도 6은 실험예에 따른 서브 픽셀의 일부를 나타낸 평면도.
도 7은 도 6의 일부를 자세히 나타낸 확대도.
도 8은 도 7의 A1-A2영역 및 B1-B2영역의 단면도.
도 9는 광차단층을 형성하는 공정의 일부를 보여주는 도면.
도 10은 도 9에 도시된 공정의 일부를 더욱 구체적으로 보여주는 도면.
도 11은 데이터라인과 센싱라인 간의 중첩부에서 발생하는 문제를 설명하기 위한 도면.
도 12 내지 도 17은 본 발명의 제1실시예에 따른 서브 픽셀의 일부 평면 레이아웃의 층을 구분하여 보여주는 도면들.
도 18은 도 17의 C1-C2 영역의 단면도.
도 19 및 도 20은 본 발명의 제1실시예에 따른 연결구조를 설명하기 위한 평면도 및 단면도.
도 21 및 도 22는 본 발명의 제2실시예에 따른 연결구조를 설명하기 위한 평면도 및 단면도.
도 23 및 도 24는 본 발명의 제3실시예에 따른 연결구조를 설명하기 위한 평면도 및 단면도.
도 25 및 도 26은 본 발명의 실시예를 기반으로 제작한 제1표시패널의 서브 픽셀의 일 부분을 보여주는 평면도와 개선 부분을 보여주는 단면도.
도 27 및 도 28은 본 발명의 실시예를 기반으로 제작한 제2표시패널의 서브 픽셀의 일 부분을 보여주는 평면도와 개선 부분을 보여주는 단면도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 제1실시예에 따른 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 종래에 제안된 서브 픽셀의 회로 구성 예시도이고, 도 4는 본 발명의 제1실시예에 따른 서브 픽셀의 회로 구성 예시도이며, 도 5는 본 발명의 제1실시예에 따른 표시패널의 단면 예시도이다.
도 1에 도시된 바와 같이, 본 발명의 제1실시예에 따른 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 스캔신호를 출력한다. 스캔 구동부(140)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.
서브 픽셀은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성된다. 서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(EVDD)과 제2전원라인(EVSS) 사이로 구동 전류가 흐르도록 동작한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3 및 도 4에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱라인(VREF)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소오스라인과 유기 발광다이오드(OLED)의 애노드전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 센싱노드에 공급하거나 센싱노드의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1데이터라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DR)는 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1a스캔라인(GL1a)에 게이트전극이 연결되고, 센싱 트랜지스터(ST)는 제1b스캔라인(GL1b)에 게이트전극이 연결될 수 있다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1a스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1b스캔라인(GL1b)은 공통으로 공유하도록 연결될 수 있다.
센싱라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱라인(VREF)을 통한 센싱 동작과 데이터신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
기타, 도 3 및 도 4에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기 발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
한편, 도 3의 종래에 제안된 서브 픽셀의 회로와 도 4의 본 발명의 제1실시예에 따른 서브 픽셀의 회로를 비교해 보면, 두 회로에는 광차단층(LS)의 구성에 차이가 있다. 광차단층(LS)은 외광을 차단하는 역할을 하기 위해 존재한다. 그리고 광차단층(LS)이 금속성 재료로 형성될 경우 기생 전압이 충전되는 문제를 유발하므로 구동 트랜지스터(DR)의 소오스전극에 접속된다.
도 3과 같이, 종래에는 광차단층(LS)이 구동 트랜지스터(DR)의 채널영역 하부에만 배치된다. 반면 도 4와 같이, 본 발명의 제1실시예에는 광차단층(LS)이 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치된다.
종래에는 광차단층(LS)을 단순히 외광을 차단할 목적으로 형성하였다. 그러나 본 발명의 제1실시예에서는 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하거나 커패시터를 구성하는 전극 등으로 활용한다.
도 5에 도시된 바와 같이, 도 4에서 설명된 서브 픽셀의 회로를 기반으로 제1기판(150a)의 표시영역(AA) 상에는 서브 픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브 픽셀들은 보호필름(또는 보호기판)(150b)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다.
서브 픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브 픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브 픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브 픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.
한편, 도 4의 서브 픽셀의 회로를 기반으로 표시패널을 제작할 경우, 표시패널의 전반에 걸쳐 이전 대비 레이아웃 설계의 복잡도가 상승하게 된다. 표시패널의 레이아웃 설계의 복잡도가 상승할 경우 이종의 라인(또는 배선)이 서로 중첩하는 영역 또한 증가하게 된다.
실험결과, 도 4의 서브 픽셀의 회로는 이종의 라인 중 데이터라인과 센싱라인 간의 중첩부에서 정전기성 쇼트, 부산물 또는 부산물과 정전기로 인한 쇼트의 발생 빈도가 높게 나타나고 있다. 이와 같은 문제가 발생할 경우, 표시패널에는 표시면의 특정 라인에 결함(Line Defect)이 생기는 등 화질 불량을 초래하게 된다.
이하, 실험결과와 관련된 설명을 부가하면 다음과 같다. 다만, 이하의 설명에서는 제1 내지 제4서브 픽셀과 그 주변에 형성된 신호 또는 전원라인들의 배치 및 접속 관계에 대해 개략적으로 설명한다. (구체적인 접속관계는 도 3 또는 도 4를 통해 알 수 있으므로 중요 부분을 제외한 다른 부분은 간략히 설명한다.)
도 6은 실험예에 따른 서브 픽셀의 일부를 나타낸 평면도이고, 도 7은 도 6의 일부를 자세히 나타낸 확대도이며, 도 8은 도 7의 A1-A2영역 및 B1-B2영역의 단면도이다.
도 6 내지 도 8에 도시된 바와 같이, 표시패널에는 수평방향으로 배치된 제1 내지 제4서브 픽셀(SPn1 ~ SPn4)이 하나의 픽셀을 이루게 되며, 이는 해상도에 대응하는 개수로 형성된다. 예컨대, 제1서브 픽셀(SPn1)은 적색 서브 픽셀(R)이고, 제2서브 픽셀(SPn2)은 백색 서브 픽셀(W)이고, 제3서브 픽셀(SPn3)은 청색 서브 픽셀(B)이고, 제4서브 픽셀(SPn4)은 녹색 서브 픽셀(G)로 선택될 수 있다.
제1서브 픽셀(SPn1)의 좌측에는 수직방향을 따라 제1전원라인(EVDD)이 배치된다. 제1전원라인(EVDD)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)에 공통으로 연결된다. 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이(WA)에는 수직방향을 따라 제1데이터라인(DLn1) 및 제2데이터라인(DLn2)이 배치된다. 제1데이터라인(DLn1)은 제1서브 픽셀(SPn1)에 연결되고, 제2데이터라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다. "WA"는 배선영역으로 정의된다.
제3서브 픽셀(SPn3)의 좌측에는 수직방향을 따라 센싱라인(VREF)이 배치된다. 센싱라인(VREF)은 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 공통으로 연결된다. 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn3) 사이(WA)에는 수직방향을 따라 제3데이터라인(DLn3) 및 제4데이터라인(DLn4)이 배치된다. 제3데이터라인(DLn3)은 제3서브 픽셀(SPn3)에 연결되고, 제4데이터라인(DLn4)은 제4서브 픽셀(SPn4)에 연결된다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 포함된 센싱 트랜지스터(ST)의 영역에는 수평방향을 따라 스캔라인(GL1)이 배치된다. 스캔라인(GL1)은 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 게이트전극에 연결된다.
한편, 센싱라인(VREF)은 수직방향을 따라 배치된 수직 센싱라인(VREFM)과 수평방향을 따라 배치된 수평 센싱라인(VREFS)을 포함한다. 실험예에서는 센싱라인(VREF)을 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 공통으로 연결하기 위해 수평 센싱라인(VREFS)을 연결전극(또는 브리지 전극)으로 사용한다.
연결 전극을 이용하는 이유는 제1서브 픽셀(SPn1)과 제2서브 픽셀(SPn2)의 사이(도 6의 AB 영역 참조) 그리고 제3서브 픽셀(SPn3)과 제4서브 픽셀(SPn3)의 사이에 데이터라인들(DLn1 ~DLn4)이 배치되므로, 이들과 전기적인 접촉을 피하며 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 센싱라인(VREF)을 모두 접속시켜야 하기 때문이다.
실험예에서는 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 센싱라인(VREF)을 모두 접속시키기 위해, 제1기판(150a) 상에 형성된 광차단층(151)을 이용하여 수평 센싱라인(VREFS)을 구성하고, 수평 센싱라인(VREFS)과 수직 센싱라인(VREF)이 전기적으로 접속되도록 하였다.
도 8에 도시된 바와 같이, 제1 및 제2데이터라인(DLn1, DLn2)과 중첩하는 영역을 지나는 수평 센싱라인(VREFS) 부분에는 광차단층(151), 버퍼층(152), 제2절연층(156), 소오스 드레인금속층(157)이 적층된다. 수평 센싱라인(VREFS)은 광차단층(151)으로 이루어지고, 광차단층(151)과 소오스 드레인금속층(157)은 제1콘택홀(CH1)을 통해 전기적으로 연결된다.
소오스 드레인금속층(157)의 일부는 제1 및 제2데이터라인(DLn1, DLn2)을 구성하게 되고, 다른 일부는 광차단층(151)에 전기적으로 연결되도록 구성하게 된다. 이로 인하여, 데이터라인과 수평 센싱라인 간의 중첩부는 이종의 라인이 교차하는 영역으로 정의된다.
이하, 이종의 라인에 해당하는 데이터라인과 센싱라인 간의 중첩부에서 정전기성 쇼트, 부산물 또는 부산물과 정전기로 인한 쇼트의 발생 원인과 관련하여 설명한다.
도 9는 광차단층을 형성하는 공정의 일부를 보여주는 도면이고, 도 10은 도 9에 도시된 공정의 일부를 더욱 구체적으로 보여주는 도면이며, 도 11은 데이터라인과 센싱라인 간의 중첩부에서 발생하는 문제를 설명하기 위한 도면이다.
도 9의 (a)와 같이, 제1기판(150a) 상에 광차단층(151), 버퍼층(152), 반도체층(153) 및 포토레지스트(PR)를 형성하고, 하프톤 마스크를 이용하여 포토레지스트(PR)를 특정 형상으로 패턴화한다. 그리고 도 9의 (b)와 같이, 제1에천트(예: BOE)를 이용하여 포토레지스트(PR)의 하부에 형성된 버퍼층(152) 및 반도체층(153)의 일부를 식각한다. 그리고 도 9의 (c)와 같이, 제2에천트(예: Cu 에천트)를 이용하여 광차단층(151)의 일부를 식각한다. 그리고 도 9의 (d)와 같이, 애슁(Ashing)을 하여 포토레지스트(PR)를 모두 제거한다. 그리고 도 9의 (e)와 같이, 스트립 공정 등을 이용하여 반도체층(153)의 일부와 각층에서 돌출된 팁을 제거한다.
수평 센싱라인은 광차단층(151)으로 이루어지지만 이와 중첩하는 영역 상에 소오스 드레인금속층이 지나게 된다. 때문에, 수평 센싱라인은 위와 같은 공정을 통해 형성된다. 그런데, 위와 같은 공정으로 표시패널을 제작하면 데이터라인과 센싱라인 간의 중첩부에서 정전기성 쇼트, 부산물 또는 부산물과 정전기로 인한 쇼트가 발생하고 있어 이의 발생 원인을 검토 및 조사해 보았다.
그 결과, 도 10의 (d', d'')와 같이 애슁 공정에서 제거되는 포토레지스트(PR) 및 버퍼층(152)의 잔류물(이하 부산물)(RP)이 잔존하는 광차단층(151) 및 버퍼층(152)의 계면에 붙는 것으로 확인되었다. 버퍼층(152) 상에는 제2절연층이 형성되기는 하나 이 층의 두께만으로는 부산물(RP)에 의한 계면 불균일(균일도가 불안정) 문제를 탈피하긴 어렵다.
이로 인하여, 도 11과 같이 데이터라인(DLn1)과 수평 센싱라인을 구성하는 광차단층(151) 간의 중첩부는 부산물(RP)에 의해 계면이 불균일하다. 때문에, 위와 같은 공정으로 표시패널을 제작하면 데이터라인과 센싱라인 간의 중첩부에서 정전기성 쇼트(ESD), 부산물(RP) 또는 부산물과 정전기로 인한 쇼트가 발생할 확률이 높아지게 되는바 이의 개선이 요구된다.
실험예에서 발생된 문제를 해결하고자 다양한 실험을 한 결과, 이 문제는 다음의 실시예들을 통해 개선 및/또는 방지할 수 있었다.
도 12 내지 도 17은 본 발명의 제1실시예에 따른 서브 픽셀의 일부 평면 레이아웃의 층을 구분하여 보여주는 도면들이고, 도 18은 도 17의 C1-C2 영역의 단면도이다.
도 12 내지 도 18에 도시된 바와 같이, 표시패널에는 수평방향으로 배치된 제1 및 제2서브 픽셀(SPn1 ~ SPn2)이 형성된다. 도 6의 실험예를 통해 알 수 있듯이, 하나의 픽셀은 4개의 서브 픽셀로 이루어지게 되며, 이는 해상도에 대응하는 개수로 형성된다. 예컨대, 제1서브 픽셀(SPn1)은 적색 서브 픽셀(R)이고, 제2서브 픽셀(SPn2)은 백색 서브 픽셀(W)이고, 기타 미도시된 제3서브 픽셀은 청색 서브 픽셀 그리고 미도시된 제4서브 픽셀은 녹색 서브 픽셀로 선택될 수 있다. 그러나, 이는 하나의 예시일 뿐, 하나의 픽셀은 3개의 서브 픽셀로 이루어질 수 있고, 이들의 컬러 배치는 다양한 형태로 변형될 수 있으므로 이에 한정되지 않는다.
제1서브 픽셀(SPn1)의 좌측에는 수직방향을 따라 제1전원라인(EVDD)이 배치된다. 제1전원라인(EVDD)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)에 공통으로 연결된다. 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이(WA)에는 수직방향을 따라 제1데이터라인(DLn1) 및 제2데이터라인(DLn2)이 배치된다. 제1데이터라인(DLn1)은 제1서브 픽셀(SPn1)에 연결되고, 제2데이터라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다.
제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)에 포함된 센싱 트랜지스터(ST)의 영역에는 수평방향을 따라 스캔라인(GL1)이 배치된다. 스캔라인(GL1)은 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 게이트전극에 연결된다.
제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)이 형성되는 과정에 대해 공정 순서를 따라 개략적으로 설명하면 다음과 같다.
제1기판(150a) 상에는 광차단층(151)이 형성되되, 이는 구동 트랜지스터(DR), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 채널 영역에 각각 대응하도록 분리된다. 또한, 광차단층(151)은 수평 센싱라인 간의 전기적 연결 기능을 하는 연결전극(CNT)으로 활용되므로 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)의 사이에 대응하여 분리된다. 연결전극(CNT)은 데이터라인과 중첩되는 영역에서 적어도 두 개의 라인으로 분기될 수 있다. 이 경우, 연결전극(CNT)과 데이터라인 간의 기생 커패시턴스를 줄일 수 있게 된다.
한편, 도 9의 공정을 통해 알 수 있듯이, 제1기판(150a) 상에는 광차단층(151)과 더불어 버퍼층(152), 반도체층(153) 및 포토레지스트가 적층된 이후 패턴된다. 때문에, 도 12에 도시된 형상을 이루는 층은 광차단층(151), 버퍼층(152) 및 반도체층(153)이 된다. 즉, 광차단층(151), 버퍼층(152) 및 반도체층(153)은 동일한 마스크에 의해 패턴되며, 이들은 모두 섬(Island) 형태로 패턴될 수 있다.
반도체층(153) 상에는 제1절연층(154)이 형성되고, 제1절연층(154) 상에는 게이트금속층(155)이 형성된다. 제1절연층(154)은 게이트절연층으로 정의될 수 있는데, 이는 상부에 형성되는 게이트전극과 동일하게 섬(Island) 형태로 패턴될 수 있다.
게이트금속층(155)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)과 제1전원라인(EVDD)을 전기적으로 연결하는 제1게이트금속층(155a)을 포함한다. 제1게이트금속층(155a)은 제1전원라인(EVDD)과 제1서브 픽셀(SPn1), 제2서브 픽셀(SPn2)을 공통으로 연결하기 위해 니은(ㄴ)자 형상의 전극으로 패턴될 수 있다.
게이트금속층(155)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)의 구동 트랜지스터(DR)에 대응하여 각각 분리된 제2게이트금속층(155b)을 포함한다. 제2게이트금속층(155b)은 구동 트랜지스터(DR)의 게이트전극이 된다. 제2게이트금속층(155b)은 수직방향이 더 긴 바(Bar) 형태의 전극으로 패턴될 수 있다.
게이트금속층(155)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)의 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)에 대응하여 각각 분리된 제3게이트금속층(155c)을 포함한다. 제3게이트금속층(155c)은 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 게이트전극이 된다. 제3게이트금속층(155c)은 수평 방향을 따라 배치되되, 서브 픽셀의 바깥쪽 영역에서는 적어도 두 개의 라인으로 분기되는 형태로 패턴될 수 있다. 이 경우, 제3게이트금속층(155c)과 교차하는 데이터라인, 제1전원배선, 센싱라인 간의 기생 커패시턴스를 줄일 수 있게 된다.
게이트금속층(155) 상에는 제2절연층(156)이 형성된다. 제2절연층(156)은 하부 구조물과 상부에 형성되는 구조물 간의 전기적 절연을 하는 층간 절연층으로 정의될 수 있다. 제2절연층(156)에는 하부 구조물의 일부를 노출하는 다수의 콘택홀이 형성된다. 다수의 콘택홀은 홀 마스크에 의해 형성된다. 홀 마스크에 의해 연결전극(CNT)의 일측과 타측 상에는 연결전극(CNT)의 일부를 노출하는 제1콘택홀(CH1)과 제2콘택홀(CH2)이 형성된다.
제2절연층(156) 상에는 소오스 드레인금속층(157)이 형성된다. 소오스 드레인금속층(157)은 제1전원라인(EVDD), 데이터라인들(DLn1, DLn2), 센싱라인(VREF)을 구성하는 라인과 서브 픽셀의 내부에 포함되는 트랜지스터 및 커패시터를 구성하는 전극으로 각각 분리된다.
소오스 드레인금속층(157)의 일부에 해당하는 구동 트랜지스터(DR) 부분을 참조하면, 소오스 드레인금속층(157)은 소오스영역 및 드레인영역의 반도체층(153s, 153d)에 연결되어 구동 트랜지스터(DR)의 소오스전극(157s)과 드레인전극(157d)이 된다. 채널영역의 반도체층(153a)은 광차단층(151)에 의해 보호된다.
소오스 드레인금속층(157) 상에는 제3절연층(158)이 형성된다. 제3절연층(158)은 제1기판(150a) 상에 형성된 트랜지스터 등의 구조물을 보호하기 위한 보호층으로 정의될 수 있다.
제3절연층(158) 상에는 개구영역에 대응하여 컬러필터(159)가 형성된다. 이하에 형성되는 유기 발광다이오드가 백색을 발광하는 경우 제3절연층(158) 상에는 컬러필터(159)가 형성된다. 그러나 유기 발광다이오드가 적색, 녹색, 청색 등의 유색을 발광할 경우, 제3절연층(158) 상에는 컬러필터(159)가 미형성된다.
제3절연층(159) 상에는 제4절연층(159)이 형성된다. 제4절연층(159)은 표면을 평탄화하는 코팅층으로 정의될 수 있다. 제3절연층(158) 및 제4절연층(159)은 소오스전극(157s)의 일부를 노출하는 콘택홀을 갖는다.
제4절연층(159) 상에는 화소전극(161)이 형성된다. 화소전극(161)은 유기 발광다이오드의 애노드전극으로 정의될 수 있다. 화소전극(161)은 제4절연층(159)을 통해 노출된 소오스전극(157s)에 전기적으로 연결된다. 화소전극(161)은 유기 발광층으로부터 발광된 빛을 제1기판(150a) 방향으로 출사할 수 있도록 투명전극으로 선택될 수 있다.
제4절연층(159) 상에는 뱅크층(162)이 형성된다. 뱅크층(162)은 화소전극(161)의 일부를 노출하는 개구영역을 가지며, 실질적인 발광영역을 정의하게 된다.
뱅크층(162) 상에는 유기 발광층(163)이 형성된다. 유기 발광층(163)은 빛을 발광하는 층으로서, 백색 또는 적색, 녹색, 청색 등의 유색을 발광할 수 있다. 유기 발광층(163)은 발광층과 더불어 정공주입층, 정공수송층, 전자수송층 및 전자주입층과 같은 기능층 또는 이밖에 정공차단층, 계면버퍼층 등과 같은 보상층을 더 포함할 수 있다.
유기 발광층(163) 상에는 상부전극(164)이 형성된다. 상부전극(164)은 유기 발광다이오드의 캐소드전극으로 정의될 수 있다. 상부전극(164)은 미도시된 제2전원라인에 전기적으로 연결된다. 상부전극(164)은 유기 발광층으로부터 발광된 빛이 제1기판(150a) 방향으로만 출사되도록 불투명전극으로 선택될 수 있다. 그러나 표시패널의 목적, 기능 등에 따라 유기 발광층으로부터 발광된 빛을 제1기판(150a)의 반대방향으로 출사하기 위해 상부전극(164) 또한 투명전극으로 선택하는 경우도 있다.
제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)의 내부에는 커패시터(Cst)가 각각 형성된다. 커패시터(Cst)는 광차단층의 일부, 반도체층의 일부, 소오스 드레인금속층의 일부, 화소전극의 일부를 이용하여 단층 또는 복층 구조로 이루어질 수 있다. 커패시터(Cst)를 이와 같이 형성할 경우 좁은 면적 내에서도 커패시터의 용량을 증가할 수 있다. 그러나 위의 예는 하나의 예시일 뿐 커패시터(Cst)는 이에 한정되지 않고 다양한 형태로 설계될 수 있다.
한편, 제1서브 픽셀(SPn1)과 제2서브 픽셀(SPn2)의 센싱 트랜지스터들(ST)은 수평 센싱라인(VREFS)과 연결전극(CNT)에 의해 수직 센싱라인(VREFM)에 전기적으로 연결된다.
이하, 데이터라인과 센싱라인 간의 중첩부에서 발생된 문제를 해결할 수 있는 실시예들에 대해 설명한다.
도 19 및 도 20은 본 발명의 제1실시예에 따른 연결구조를 설명하기 위한 평면도 및 단면도이고, 도 21 및 도 22는 본 발명의 제2실시예에 따른 연결구조를 설명하기 위한 평면도 및 단면도이며, 도 23 및 도 24는 본 발명의 제3실시예에 따른 연결구조를 설명하기 위한 평면도 및 단면도이다.
도 19 및 도 20에 도시된 바와 같이, 본 발명의 제1실시예에서는 연결전극(CNT)이 점핑되는 방향 즉, 수평 방향(또는 데이터라인과 교차하는 방향)으로 더미 반도체층(153)을 형성한다. 더미 반도체층(153)은 연결전극(CNT)과 데이터라인 간의 중첩영역(또는 중첩부)에 위치한다. 더미 반도체층(153)은 연결전극(CNT)과 데이터라인 간의 중첩영역(또는 중첩부)의 층간 두께를 높이는 역할을 한다. 연결전극(CNT)은 데이터라인과의 중첩영역에서 적어도 두 개의 라인으로 분기된다. 때문에, 더미 반도체층(153) 또한 두 개의 라인에 대응하여 분기된다.
제1단면(A1-A2) 방향에서 연결전극(CNT) 부분을 보면, 제1기판(150a) 상에는 광차단층(151), 버퍼층(152), 더미 반도체층(153), 제2절연층(156) 및 소오스 드레인금속층(157)이 존재한다. 여기서, 소오스 드레인금속층(157)은 제1 및 제2데이터라인들(DLn1, DLn2)이 되는 부분과 수평 센싱라인이 되는 부분이 보이게 된다.
제1서브 픽셀의 수평 센싱라인에 해당하는 소오스 드레인금속층(157)(일측 부분)은 제1콘택홀(CH1)을 통해 연결전극이 되는 광차단층(151)에 연결된다. 그리고 제2서브 픽셀의 수평 센싱라인에 해당하는 소오스 드레인금속층(157)(타측 부분)은 제2콘택홀(CH2)을 통해 연결전극이 되는 광차단층(151)에 연결된다. 이에 따라, 더미 반도체층(153)은 제1콘택홀(CH1)과 제2콘택홀(CH2) 사이에 위치하게 된다.
제2단면(B1-B2) 방향에서 연결전극(CNT) 부분을 보면, 제1기판(150a) 상에는 광차단층(151), 버퍼층(152), 더미 반도체층(153), 제2절연층(156) 및 소오스 드레인금속층(157)이 존재한다. 여기서, 소오스 드레인금속층(157)은 제1데이터라인(DLn1)이 되는 부분만 보이게 된다.
제1실시예와 같이, 연결전극(CNT)이 형성되는 영역 상에 더미 반도체층(153)을 형성하면 제2절연층(156)의 두께만으로 해결할 수 없었던 데이터라인과 센싱라인 간의 쇼트 문제를 개선 및 방지할 수 있게 된다.
그 이유는 더미 반도체층(153)이 더 존재함으로써 연결전극(CNT)이 되는 광차단층(151)과 소오스 드레인금속층(157) 간의 이격 거리가 늘어나고 테이퍼가 형성되는 부분의 계면이 개선되기 때문이다. 그리고 광차단층(151)과 소오스 드레인금속층(157) 간의 이격 거리가 늘어나고 테이퍼의 형상이 개선됨에 따라, 부산물을 매개로 하는 정전기의 유입 가능성(또는 확률)이 낮아졌기 때문이다.
한편, 본 발명의 제1실시예와 같은 구조로 전극을 형성하기 위해서는 포토레지스트(PR)를 형성한 이후 특정 형상으로 패터닝하기 위한 마스크 공정이 요구된다. 마스크 공정에서, 제1 및 제2콘택홀(CH1, Ch2) 부분에 대해서는 하프톤 마스크(H/T)를 이용하고, 더미 반도체층(153)이 존재하는 데이터라인과 센싱라인의 중첩부에 대해서는 풀톤 마스크(F/T)를 이용할 수 있으나 이에 한정되지 않는다.
도 21 및 도 22에 도시된 바와 같이, 본 발명의 제2실시예에서는 연결전극(CNT)과 연결되는 수평 센싱라인으로 화소전극(161)을 이용한다. 즉, 화소전극(161)을 형성하는 공정에서 연결전극(CNT)과 수평 센싱라인이 전기적으로 연결되도록 한다.
제1단면(A1-A2) 방향에서 연결전극(CNT) 부분을 보면, 제1기판(150a) 상에는 광차단층(151), 버퍼층(152), 제2절연층(156), 제3절연층(158) 및 화소전극(161)이 존재한다. 여기서, 화소전극(161)은 제1 및 제2데이터라인들(DLn1, DLn2)이 되는 부분과 수평 센싱라인이 되는 부분이 보이게 된다.
제1서브 픽셀의 수평 센싱라인에 해당하는 화소전극(161)(일측 부분)은 제1콘택홀(CH1)을 통해 연결전극이 되는 광차단층(151)에 연결된다. 그리고 제2서브 픽셀의 수평 센싱라인에 해당하는 화소전극(161)(타측 부분)은 제2콘택홀(CH2)을 통해 연결전극이 되는 광차단층(151)에 연결된다.
제2단면(B1-B2) 방향에서 연결전극(CNT) 부분을 보면, 제1기판(150a) 상에는 광차단층(151), 버퍼층(152), 제2절연층(156), 제3절연층(158) 및 화소전극(161)이 존재한다. 여기서, 화소전극(161)은 제1데이터라인(DLn1)이 되는 부분만 보이게 된다.
제2실시예와 같이, 연결전극(CNT)과 연결되는 수평 센싱라인으로 화소전극(161)을 이용하면 제2절연층(156)의 두께만으로 해결할 수 없었던 데이터라인과 센싱라인 간의 쇼트 문제를 개선 및 방지할 수 있게 된다.
그 이유는 소오스 드레인금속층보다 상위에 존재하는 화소전극(161)을 이용하므로 연결전극(CNT)이 되는 광차단층(151)과 화소전극(161) 간의 이격 거리가 늘어나기 때문이다. 그리고 광차단층(151)과 화소전극(161) 간의 이격 거리가 늘어남에 따라, 부산물을 매개로 하는 정전기의 유입 가능성(또는 확률) 또한 낮아졌기 때문이다.
한편, 본 발명의 제2실시예와 같은 구조로 전극을 형성하기 위해서는 제1 및 제2콘택홀(CH1, Ch2) 부분과, 데이터라인과 센싱라인의 중첩부에 대하여 하프톤 마스크(H/T)를 이용할 수 있으나 이에 한정되지 않는다.
도 23 및 도 24에 도시된 바와 같이, 본 발명의 제3실시예에서는 연결전극(CNT)으로 게이트금속층(155)을 이용하고, 수평 센싱라인으로 소오스 드레인금속층(157)을 이용한다. 즉, 게이트금속층(155)을 형성하는 공정에서 연결전극(CNT)이 형성되고 소오스 드레인금속층(157)을 형성하는 공정에서 연결전극(CNT)과 수평 센싱라인이 전기적으로 연결되도록 한다.
제1단면(A1-A2) 방향에서 연결전극(CNT) 부분을 보면, 제1기판(150a) 상에는 제1절연층(154), 게이트금속층(155), 제2절연층(156) 및 소오스 드레인금속층(157)이 존재한다. 여기서, 소오스 드레인금속층(157)은 제1 및 제2데이터라인들(DLn1, DLn2)이 되는 부분과 수평 센싱라인이 되는 부분이 보이게 된다.
제1서브 픽셀의 수평 센싱라인에 해당하는 게이트금속층(155)(일측 부분)은 제1콘택홀(CH1)을 통해 연결전극이 되는 광차단층(151)에 연결된다. 그리고 제2서브 픽셀의 수평 센싱라인에 해당하는 게이트금속층(155)(타측 부분)은 제2콘택홀(CH2)을 통해 연결전극이 되는 광차단층(151)에 연결된다.
제2단면(B1-B2) 방향에서 연결전극(CNT) 부분을 보면, 제1기판(150a) 상에는 제1절연층(154), 게이트금속층(155), 제2절연층(156) 및 소오스 드레인금속층(157)이 존재한다. 여기서, 소오스 드레인금속층(157)은 제1데이터라인(DLn1)이 되는 부분만 보이게 된다.
제3실시예와 같이, 게이트금속층(155)을 연결전극(CNT)으로 이용하고, 소오스 드레인금속층(157)을 수평 센싱라인으로 이용하면 부산물 발생 문제는 제거된다. 그러므로 센싱라인 형성시 게이트금속층(155)과 소오스 드레인금속층(157)을 이용하면 부산물 발생 요인이 제거되므로 데이터라인과 센싱라인 간의 쇼트 문제를 개선 및 방지할 수 있게 된다.
그 이유는 광차단층(151)을 이용할 경우에는 버퍼층의 식각 과정에 따라 부산물이 발생되지만 제3실시예와 같은 공정을 이용할 경우에는 부산물을 발생하는 광차단층(151) 및 버퍼층(152)이 존재하지 아니하므로, 부산물을 매개로 하는 정전기의 유입 가능성(또는 확률)이 낮아졌기 때문이다.
한편, 본 발명의 제3실시예와 같은 구조로 전극을 형성하기 위해서는 제1 및 제2콘택홀(CH1, Ch2) 부분과, 데이터라인과 센싱라인의 중첩부에 대하여 하프톤 마스크(H/T)를 이용할 수 있으나 이에 한정되지 않는다.
이하, 본 발명의 실시예를 이용하여 제1표시패널과 제2표시패널을 제작한 예를 설명하면 다음과 같다. 단, 제1표시패널은 제2표시패널보다 작은 크기를 갖는다.
도 25 및 도 26은 본 발명의 실시예를 기반으로 제작한 제1표시패널의 서브 픽셀의 일 부분을 보여주는 평면도와 개선 부분을 보여주는 단면도이고, 도 27 및 도 28은 본 발명의 실시예를 기반으로 제작한 제2표시패널의 서브 픽셀의 일 부분을 보여주는 평면도와 개선 부분을 보여주는 단면도이다.
도 25 및 도 26에 도시된 바와 같이, 제1표시패널에는 수평방향으로 배치된 제1 내지 제4서브 픽셀(SPn1 ~ SPn4)이 하나의 픽셀을 이루게 되며, 이는 제1해상도에 대응하는 개수로 형성된다.
제1서브 픽셀(SPn1)의 좌측에는 수직방향을 따라 제1전원라인(EVDD)이 배치된다. 제1전원라인(EVDD)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)에 공통으로 연결된다. 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이에는 수직방향을 따라 제1데이터라인(DLn1) 및 제2데이터라인(DLn2)이 배치된다. 제1데이터라인(DLn1)은 제1서브 픽셀(SPn1)에 연결되고, 제2데이터라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다.
제3서브 픽셀(SPn3)의 좌측에는 수직방향을 따라 센싱라인(VREF)이 배치된다. 센싱라인(VREF)은 수직방향을 따라 배치된 수직 센싱라인(VREFM)과 수평 방향을 따라 배치된 수평 센싱라인(VREFS)을 포함한다. 센싱라인(VREF)은 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 공통으로 연결된다. 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn3) 사이에는 수직방향을 따라 제3데이터라인(DLn3) 및 제4데이터라인(DLn4)이 배치된다. 제3데이터라인(DLn3)은 제3서브 픽셀(SPn3)에 연결되고, 제4데이터라인(DLn4)은 제4서브 픽셀(SPn4)에 연결된다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 포함된 센싱 트랜지스터(ST)의 영역에는 수평방향을 따라 스캔라인(GL1)이 배치된다. 스캔라인(GL1)은 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 게이트전극에 연결된다.
도 26의 (a)와 같은 연결구조를 이용하여 실험예를 구성한 결과 데이터라인과 센싱라인 간의 쇼트 문제가 존재하였다. 이를 개선하기 위해, 제1표시패널 제작시에는 도 26의 (b)와 같이 제3실시예를 기반으로 연결전극의 구조를 변경하였다.
제3실시예를 통해 설명한 바와 같이, 연결전극으로 게이트금속층(155)을 이용하고, 수평 센싱라인으로 소오스 드레인금속층(157)을 이용하면 부산물 발생 문제는 제거된다. 그러므로 센싱라인 형성시 게이트금속층(155)과 소오스 드레인금속층(157)을 이용하면 부산물 발생 요인이 제거되므로 데이터라인과 센싱라인 간의 쇼트 문제를 개선 및 방지할 수 있게 된다.
그 이유는 광차단층을 이용할 경우에는 버퍼층의 식각 과정에 따라 부산물이 발생되지만 제3실시예와 같은 공정을 이용할 경우에는 부산물을 발생하는 광차단층 및 버퍼층이 존재하지 아니하므로, 부산물을 매개로 하는 정전기의 유입 가능성(또는 확률)이 낮아졌기 때문이다.
도 27 및 도 28에 도시된 바와 같이, 제2표시패널에는 수평방향으로 배치된 제1 내지 제4서브 픽셀(SPn1 ~ SPn4)이 하나의 픽셀을 이루게 되며, 이는 제2해상도에 대응하는 개수로 형성된다.
제1서브 픽셀(SPn1)의 좌측에는 수직방향을 따라 제1전원라인(EVDD)이 배치된다. 제1전원라인(EVDD)은 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2)에 공통으로 연결된다. 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이에는 수직방향을 따라 제1데이터라인(DLn1) 및 제2데이터라인(DLn2)이 배치된다. 제1데이터라인(DLn1)은 제1서브 픽셀(SPn1)에 연결되고, 제2데이터라인(DLn2)은 제2서브 픽셀(SPn2)에 연결된다.
제3서브 픽셀(SPn3)의 좌측에는 수직방향을 따라 센싱라인(VREF)이 배치된다. 센싱라인(VREF)은 수직방향을 따라 배치된 수직 센싱라인(VREFM)과 수평 방향을 따라 배치된 수평 센싱라인(VREFS)을 포함한다. 센싱라인(VREF)은 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 공통으로 연결된다. 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn3) 사이에는 수직방향을 따라 제3데이터라인(DLn3) 및 제4데이터라인(DLn4)이 배치된다. 제3데이터라인(DLn3)은 제3서브 픽셀(SPn3)에 연결되고, 제4데이터라인(DLn4)은 제4서브 픽셀(SPn4)에 연결된다.
제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)에 포함된 센싱 트랜지스터(ST)의 영역에는 수평방향을 따라 스캔라인(GL1)이 배치된다. 스캔라인(GL1)은 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)의 게이트전극에 연결된다.
도 28의 (a)와 같은 연결구조를 이용하여 실험예를 구성한 결과 데이터라인과 센싱라인 간의 쇼트 문제가 존재하였다. 이를 개선하기 위해, 제2표시패널 제작시에는 도 28의 (b)와 같이 제1실시예를 기반으로 연결전극의 구조를 변경하였다.
제1실시예를 통해 설명한 바와 같이, 연결전극에 해당하는 광차단층(151)의 수평 방향(또는 데이터라인과 교차하는 방향)으로 더미 반도체층(153)을 형성한다. 더미 반도체층(153)은 광차단층(151)과 데이터라인 간의 중첩영역(또는 중첩부)에 위치한다.
제1실시예와 같이, 광차단층(151)이 형성되는 영역 상에 더미 반도체층(153)을 형성하면 제2절연층(156)의 두께만으로 해결할 수 없었던 데이터라인과 센싱라인 간의 쇼트 문제를 개선 및 방지할 수 있게 된다.
그 이유는 더미 반도체층(153)에 의해 연결전극이 되는 광차단층(151)과 소오스 드레인금속층(157) 간의 이격 거리가 늘어나고 테이퍼가 형성되는 부분의 계면이 개선되기 때문이다. 그리고 광차단층(151)과 소오스 드레인금속층(157) 간의 이격 거리가 늘어나고 테이퍼의 형상이 개선됨에 따라, 부산물을 매개로 하는 정전기의 유입 가능성(또는 확률)이 낮아졌기 때문이다.
이상 본 발명은 이종의 라인 간의 중첩부에서 정전기성 쇼트, 부산물 또는 부산물과 정전기로 인한 쇼트가 발생하는 문제를 개선 및 방지하여 표시면의 특정 라인에 결함(Line Defect)이 생기는 등 화질 불량을 해소할 수 있는 효과가 있다. 또한, 본 발명은 표시면의 특정 라인에 발생하는 결함 등의 화질 불량을 해소함과 더불어 생산 수율을 향상할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상 처리부 120: 타이밍 제어부
130: 데이터 구동부 140: 스캔 구동부
150: 표시 패널 ST: 센싱 트랜지스터
DR: 구동 트랜지스터 VREF: 센싱라인
LS, 151: 광차단층 VREFM: 수직 센싱라인
VREFS: 수평 센싱라인 152: 버퍼층
155: 게이트금속층 156: 제2절연층
157: 소오스 드레인금속층 161: 화소전극

Claims (12)

  1. 제1기판 상에서 상호 이격하여 배치된 제1서브 픽셀과 제2서브 픽셀;
    상기 제1서브 픽셀과 상기 제2서브 픽셀 사이에 위치하며 수직방향으로 배치된 데이터라인; 및
    상기 제2서브 픽셀의 일측에 위치하며 상기 수직방향으로 배치된 수직 센싱라인과, 상기 데이터라인과 교차하는 수평 방향으로 배치되며 상기 수직 센싱라인에 연결된 수평 센싱라인을 갖는 센싱라인을 포함하고,
    상기 수평 센싱라인은 상기 제1기판 상에 존재하는 소오스 드레인금속층으로 이루어지며, 상기 제1서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 상기 수평 센싱라인의 일측 부분과 상기 제2서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 상기 수평 센싱라인의 타측 부분은 상기 데이터라인과 교차하는 영역에 위치하며,
    상기 제1기판과 상기 소오스 드레인금속층 사이에 위치하는 광차단층과, 상기 광차단층 상에 위치하는 버퍼층과, 상기 버퍼층 상에 위치하는 더미 반도체층과, 상기 더미 반도체층 상에 위치하는 층간 절연층을 더 포함하고,
    상기 수평 센싱라인의 일측 부분과 상기 수평 센싱라인의 타측 부분은
    상기 소오스 드레인금속층보다 하층에 위치하는 게이트금속층과 상기 제1기판 사이에 존재하는 상기 광차단층으로 이루어진 연결전극에 의해 전기적으로 연결된 유기전계발광표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 수평 센싱라인의 일측 부분에 위치하는 소오스 드레인금속층은
    상기 층간 절연층과 상기 버퍼층에 형성된 제1콘택홀을 통해 상기 광차단층의 일측에 연결되고,
    상기 수평 센싱라인의 타측 부분에 위치하는 소오스 드레인금속층은
    상기 층간 절연층과 상기 버퍼층에 형성된 제2콘택홀을 통해 상기 광차단층의 타측에 연결되고,
    상기 더미 반도체층은 상기 제1콘택홀과 상기 제2콘택홀 사이에 위치하는 유기전계발광표시장치.
  4. 제3항에 있어서,
    상기 연결전극과 상기 더미 반도체층은
    적어도 두 개의 라인으로 분기되는 유기전계발광표시장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1기판 상에서 상호 이격하여 배치된 제1서브 픽셀과 제2서브 픽셀;
    상기 제1서브 픽셀과 상기 제2서브 픽셀 사이에 위치하며 수직방향으로 배치된 데이터라인; 및
    상기 제2서브 픽셀의 일측에 위치하며 상기 수직방향으로 배치된 수직 센싱라인과, 상기 데이터라인과 교차하는 수평 방향으로 배치되며 상기 수직 센싱라인에 연결된 수평 센싱라인을 갖는 센싱라인을 포함하고,
    상기 수평 센싱라인은 상기 제1서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 상기 수평 센싱라인의 일측 부분과 상기 제2서브 픽셀의 센싱 트랜지스터의 제1전극에 연결된 상기 수평 센싱라인의 타측 부분을 포함하고,
    상기 수평 센싱라인의 일측 부분과 상기 수평 센싱라인의 타측 부분은 상기 제1기판 상에 존재하는 화소전극과 동일층에 형성된 화소전극패턴층으로 이루어지며,
    상기 수평 센싱라인의 일측 부분과 상기 수평 센싱라인의 타측 부분은 상기 데이터라인과 교차하는 영역에 위치하며, 소오스 드레인금속층보다 하층에 위치하는 게이트금속층과 상기 제1기판 사이에 존재하는 광차단층으로 이루어진 연결전극에 의해 전기적으로 연결된 유기전계발광표시장치.
  9. 제8항에 있어서,
    상기 제1기판과 상기 화소전극 사이에는 상기 광차단층과, 상기 광차단층 상에 위치하는 버퍼층과, 상기 버퍼층 상에 위치하는 층간 절연층과, 상기 층간 절연층 상에 위치하는 보호층이 포함되는 유기전계발광표시장치.
  10. 제9항에 있어서,
    상기 수평 센싱라인의 일측 부분에 위치하는 화소전극패턴층은
    상기 보호층, 상기 층간 절연층 및 상기 버퍼층에 형성된 제1콘택홀을 통해 상기 광차단층의 일측에 연결되고,
    상기 수평 센싱라인의 타측 부분에 위치하는 화소전극패턴층은
    상기 보호층, 상기 층간 절연층 및 상기 버퍼층에 형성된 제2콘택홀을 통해 상기 광차단층의 타측에 연결되는 유기전계발광표시장치.
  11. 제1기판 상에서 상호 이격하여 제1서브 픽셀과 제2서브 픽셀이 배치되고, 상기 제1서브 픽셀과 상기 제2서브 픽셀 사이에 수직방향으로 데이터라인이 배치되고, 상기 제2서브 픽셀의 일측에 상기 수직방향으로 배치된 수직 센싱라인과, 상기 데이터라인과 교차하는 수평 방향으로 배치된 수평 센싱라인을 갖는 센싱라인을 포함하는 표시패널을 갖는 유기전계발광표시장치의 제조방법에 있어서,
    상기 제1기판 상에 광차단층, 버퍼층, 반도체층 및 포토레지스트를 형성하는 단계;
    상기 포토레지스트를 이용하여 상기 광차단층, 상기 버퍼층 및 상기 반도체층을 패터닝하여 상기 광차단층의 일부를 연결전극으로 형성함과 더불어 상기 연결전극 상에 상기 반도체층의 일부를 남겨 더미 반도체층을 형성하는 단계;
    상기 포토레지스트를 제거하고 상기 제1기판 상에 상기 광차단층, 상기 연결전극, 상기 버퍼층, 상기 반도체층 및 상기 더미 반도체층을 덮는 층간 절연층을 형성하는 단계;
    상기 광차단층의 일측이 노출되도록 상기 층간 절연층에 제1콘택홀을 형성하고, 상기 광차단층의 타측이 노출되도록 상기 층간 절연층에 제2콘택홀을 형성하는 단계; 및
    상기 광차단층의 일측에 소오스 드레인금속층의 일측 부분이 접촉되고 상기 광차단층의 타측에 소오스 드레인금속층의 타측 부분이 접촉되어 상기 수직 센싱라인과 상기 수평 센싱라인이 전기적으로 연결되도록 상기 층간 절연층 상에 소오스 드레인금속층을 형성하는 단계를 포함하는 유기전계발광표시장치의 제조방법.
  12. 제11항에 있어서,
    상기 더미 반도체층을 형성하는 단계에서
    상기 제1 및 제2콘택홀 부분에 존재하는 포토레지스트는 하프톤 마스크에 의해 패터닝되고, 상기 더미 반도체층 부분에 존재하는 포토레지스트는 풀톤 마스크에 의해 패터닝되는 유기전계발광표시장치의 제조방법.
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