KR20130092341A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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이기홍
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Abstract

반도체 장치는 기판 상에 교대로 적층된 워드라인들 및 층간절연막들; 상기 기판으로부터 돌출되어 상기 워드라인들 및 상기 층간절연막들을 관통하는 수직 채널막들; 상기 수직 채널막들을 감싸는 터널절연막; 상기 터널절연막을 감싸고, 상기 터널절연막과 상기 워드라인들 사이의 제1 영역은 상기 터널절연막과 상기 층간절연막들 사이의 제2 영역보다 얇은 두께를 갖는 전하트랩막; 및 상기 전하트랩막의 상기 제1 영역을 감싸는 제1 전하차단막 패턴들을 포함한다. 따라서, 적층막들의 높이를 낮춰 메모리 소자의 집적도를 향상시키고, 메모리 소자의 동작 특성을 향상시킬 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 단면도로, 특히, 메모리 셀들이 적층된 영역을 나타낸다.
도 1에 도시된 바와 같이, 종래기술에 따른 3차원 비휘발성 메모리 소자는 기판(미도시됨)으로부터 돌출된 수직 채널막들(CH) 및 수직 채널막들(CH)을 따라 적층된 복수의 메모리 셀들을 포함한다.
메모리 셀의 형성 방법을 간단히 살펴보면 다음과 같다. 먼저, 희생막들 및 층간절연막들(11)을 교대로 형성한 후, 이들을 식각하여 채널 홀들을 형성한다. 이어서, 채널 홀들 내에 수직 채널막들(CH)을 형성한 후, 희생막들 및 층간절연막들(11)을 식각하여 수직 채널막들(CH) 사이에 슬릿들을 형성한다. 이어서, 슬릿들의 내벽에 노출된 희생막들을 제거하여 오픈 영역들을 형성하고, 오픈 영역들의 내면을 따라 메모리막(12)을 형성한다. 여기서, 메모리막(12)은 전하차단막, 전하트랩막 및 터널절연막을 포함하며, 각 막들은 증착 공정을 이용하여 형성된다. 이어서, 메모리막(12)이 형성된 오픈 영역들 내에 도전막(13)을 매립한다. 이로써, 기판 상에 적층된 복수의 메모리 셀들이 형성된다.
그런데, 전술한 바와 같은 종래기술에 따르면, 오픈 영역들 내에 메모리막(12)을 형성한 후에 도전막(13)을 매립하기 때문에, 적층막들의 높이가 높아져 메모리 소자의 집적도를 향상시키는데 어려움이 있다. 또한, 화학 증착법에 의해 증착된 절연막을 전하차단막으로 사용하기 때문에, 전하차단막의 막질이 낮아 메모리 소자의 특성이 열화되는 문제점이 있다.
본 발명의 일 실시예는 적층막들의 높이를 낮춰 메모리 소자의 집적도를 향상시키는데 적합한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따르면, 기판 상에 교대로 적층된 워드라인들 및 층간절연막들; 상기 기판으로부터 돌출되어 상기 워드라인들 및 상기 층간절연막들을 관통하는 수직 채널막들; 상기 수직 채널막들을 감싸는 터널절연막; 상기 터널절연막을 감싸고, 상기 터널절연막과 상기 워드라인들 사이의 제1 영역은 상기 터널절연막과 상기 층간절연막들 사이의 제2 영역보다 얇은 두께를 갖는 전하트랩막; 및 상기 전하트랩막의 상기 제1 영역을 감싸는 제1 전하차단막 패턴들을 포함하는 반도체 장치를 제공한다.
본 발명의 다른 실시예에 따르면, 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 채널 홀들을 형성하는 단계; 상기 채널 홀들 내에 수직 채널막들, 상기 수직 채널막들을 감싸는 터널절연막 및 상기 터널절연막을 감싸는 전하트랩막을 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 이웃한 상기 채널 홀들 사이에 슬릿을 형성하는 단계; 상기 슬릿 내에 노출된 상기 제1 물질막들을 제거하는 단계; 상기 제1 물질막들이 제거된 영역에 노출된 상기 전하트랩막을 일부 두께 산화시켜 제1 전하차단막 패턴들을 형성하는 단계; 및 상기 제1 물질막들이 제거된 영역에 도전막을 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명의 또 다른 실시예에 따르면, 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 채널 홀들을 형성하는 단계; 상기 채널홀들의 내면에 노출된 상기 제1 물질막들을 일부 두께 산화시켜 제1 전하차단막 패턴들을 형성하는 단계; 및 상기 채널 홀들 내에 수직 채널막들, 상기 수직 채널막들을 감싸는 터널절연막 및 상기 터널절연막을 감싸는 전하트랩막을 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
반도체 장치는 제1 물질막 또는 전하트랩막을 일부 두께 산화시켜 형성된 전하차단막을 포함한다. 따라서, 종래에 비해 적층막들의 높이를 낮춰 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 산화 방식에 의해 전하차단막을 형성함으로써, 전하차단막의 막질을 향상시키고 전하트랩막과 전하차단막 간의 계면 특성을 향상시켜 메모리 소자의 동작 특성을 향상시킬 수 있다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 3 및 도 4는 본 발명의 제1 실시예가 적용된 반도체 장치의 단면도이다.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 6 및 도 7은 본 발명의 제2 실시예가 적용된 반도체 장치의 단면도이다.
도 8a 내지 도 8c는 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명핫기 위한 공정 단면도이다.
도 9 및 도 10은 본 발명의 제3 실시예가 적용된 반도체 장치의 단면도이다.
도 11은 본 발명의 제1 내지 제3 실시예 중 적어도 하나가 적용된 반도체 장치의 소거 특성을 나타내는 그래프이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도로서, 메모리 셀이 적층된 영역을 나타낸다.
도 2a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(미도시됨) 상에 제1 물질막들(21) 및 제2 물질막들(22)을 교대로 형성한다. 여기서, 하부 구조물은 소스 영역, 파이프 게이트 등일 수 있다.
여기서, 제1 물질막(21)은 워드라인, 선택 라인 등을 형성하기 위한 것이고, 제2 물질막(22)은 적층된 워드라인, 선택 라인 등을 전기적으로 분리시키기 위한 것이다. 제1 물질막(21)과 제2 물질막(22)은 식각 선택비가 큰 물질로 형성된다. 제1 실시예에서는 제1 물질막은 질화막 등의 희생막으로 형성되고, 제2 물질막들(22)은 산화막 등의 층간절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 물질막들(21) 및 제2 물질막들(22)을 식각하여 채널 홀들을 형성한다. 채널 홀들은 수직 채널막들을 형성하기 위한 것으로, 매트릭스 형태로 배열될 수 있다.
이어서, 채널 홀들의 내벽에 전하트랩막(24)을 형성한다. 여기서, 전하트랩막(24)은 채널 홀들의 내벽을 따라 균일한 두께로 형성되는데, 후속 제1 전하차단막 형성 공정시 산화될 두께를 고려하여 충분한 두께로 형성된다. 전하트랩막(24)은 도전막들(30)에 대응되는 위치의 제1 영역 및 제2 물질막들(22)에 대응되는 위치의 제2 영역을 포함하며, 제1 영역과 제2 영역은 교대로 배열된다.
이어서, 전하트랩막(24) 상에 터널절연막(25)을 형성한다. 여기서, 터널절연막(25)은 증착 공정을 이용하여 형성되거나, 전하트랩막(24)을 일부 두께 산화시켜 형성될 수 있다. 산화 공정에 의해 터널절연막(25)을 형성할 경우, 터널절연막(25)과 전하트랩막(24) 간의 계면이 외부로 노출되지 않기 때문에, 계면 특성을 향상시킬 수 있다.
이어서, 터널절연막(25) 상에 수직 채널막(26)을 형성한다. 여기서, 수직 채널막(26)은 반도체막 등으로 형성될 수 있으며, 중심 영역이 오픈된 튜브 형태로 형성되거나, 중심 영역까지 완전히 매립된 형태로 형성될 수 있다. 중심 영역이 오픈된 경우에는 오픈된 중심 영역에 유동성 산화막 등의 절연막(27)이 매립된다.
한편, 전하트랩막(24)을 형성하기에 앞서 채널 홀들의 내벽에 버퍼막(23)을 형성할 수 있다. 이와 같이 버퍼막(23)을 형성할 경우, 후속 제1 물질막(21) 제거 공정시 전하트랩막(24) 등이 손상되는 것을 방지할 수 있다.
도 2b에 도시된 바와 같이, 제1 물질막들(21) 및 제2 물질막들(22)을 식각하여 수직 채널막들(26) 사이에 슬릿들(S)을 형성한다. 여기서, 슬릿(S)은 수직 채널막들(26) 사이마다 모두 형성되거나, 일부에 한해 형성될 수 있다.
이어서, 슬릿들(S)의 내벽에 노출된 제1 물질막들(21)을 제거하여 오픈 영역을 형성한다. 여기서, 오픈 영역은 워드라인 또는 선택라인이 형성될 영역이다. 예를 들어, 제1 물질막들(21)이 질화막으로 형성되고 제2 물질막들(22)이 산화막으로 형성된 경우, 인산 용액을 이용하여 제2 물질막들(22)은 잔류시키면서 제1 물질막들(21)을 선택적으로 제거할 수 있다.
이때, 제1 물질막들(21)이 제거되면서 전하트랩막(24)의 제1 영역이 노출된다. 참고적으로, 앞서 설명한 바와 같이, 채널 홀들의 내벽에 버퍼막(23)을 형성한 경우에는, 제1 물질막들(21)을 제거하여 버퍼막(23)이 노출된다. 따라서, 노출된 버퍼막(23)을 식각하여, 전하트랩막(24)의 제1 영역을 노출시킨다. 이때, 전하트랩막(24)과 제2 물질막들(22) 사이에는 버퍼막 패턴들(23A)이 잔류하게 된다. 즉, 전하트랩막(24)의 제2 영역을 감싸는 버퍼막 패턴들(23A)이 형성된다.
이어서, 제1 물질막들(21)을 제거하여 노출된 전하트랩막(24)을 일부 두께 산화시켜 제1 전하차단막 패턴들(28)을 형성한다. 이와 같이, 전하트랩막(24)을 산화시켜 제1 전하차단막 패턴들(28)을 형성하는 경우, 전하트랩막(24)과 제1 전하차단막 패턴들(28) 간의 계면이 외부로 노출되지 않으므로 계면 특성을 향상시킬 수 있다.
이때, 전하트랩막(24) 중 제1 물질막들(21)을 제거하여 노출된 부분만 산화되기 때문에, 전하트랩막(24)의 외부면은 요철(凹凸)을 갖게 된다. 예를 들어, 산화된 제1 영역은 요부이고, 그 외의 제2 영역은 철부인 형태로 요철을 갖게 된다.
도 2c에 도시된 바와 같이, 제1 전하차단막 패턴들(28)이 형성된 오픈 영역들 내에 도전막(30)을 매립한 후, 슬릿들(S) 내에 절연막(31)을 매립한다. 여기서, 도전막(30)은 워드라인 또는 선택 라인으로 사용될 수 있으며, 텅스텐 등의 금속막일 수 있다.
한편, 도전막(30)을 형성하기에 앞서, 제1 전하차단막 패턴들(28)이 형성된 오픈 영역들의 내면을 따라 제2 전하차단막들(29)을 더 형성할 수 있다. 이러한 경우, 제1 전하차단막 패턴들과 도전막들(30) 사이 및 도전막들(30)과 제2 물질막들(22) 사이에 제2 전하차단막들(29)이 형성된다. 여기서, 제2 전하차단막(29)은 알루미늄 산화막(Al2O3) 등의 고유전상수를 갖는 유전체막으로 형성되거나, 실리콘 산화막(SiO2) 및 고유전상수를 갖는 유전체막을 적층하여 형성될 수 있다. 이와 같이, 추가로 제2 전하차단막(29)을 형성함으로써, 소거 특성을 더욱 향상시킬 수 있다.
이로써, 수직 채널막들(26)을 따라 적층된 메모리 셀들이 형성된다. 즉, 기판(미도시됨) 상에 교대로 적층된 도전막들(30) 및 제2 물질막들(22), 기판으로부터 돌출되어 도전막들(30) 및 제2 물질막들(22)을 관통하는 수직 채널막들(26), 수직 채널막들(26)을 감싸는 터널절연막(25), 터널절연막(25)을 감싸며 터널절연막(25)과 도전막들(30) 사이의 제1 영역은 터널절연막(25)과 제2 물질막들(22) 사이의 제2 영역보다 얇은 두께를 갖는 전하트랩막(24A), 및 전하트랩막(24A)의 제1 영역을 감싸는 제1 전하차단막 패턴들(28)이 형성된다.
전술한 바와 같은 제1 실시예에 따르면, 제1 물질막들을 제거하여 노출된 전하트랩막을 산화시켜 전하차단막을 형성한다. 따라서, 오픈 영역의 층간절연막 표면에는 전하차단막이 형성되지 않으므로, 종래에 비해 적층막들의 높이를 감소시킬 수 있다. 또한, 전하트랩막과 전하차단막의 계면의 막질을 향상시킬 수 있다.
도 3은 본 발명의 제1 실시예를 참조하여 설명한 메모리 셀들이 적용된 3차원 비휘발성 메모리 소자의 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 3차원 비휘발성 메모리 소자는 파이프 게이트(PG) 및 파이프 게이트(PG) 상에 적층된 워드라인들(WL) 및 워드라인들(WL) 상에 적어도 한 층으로 적층된 선택 라인들(SL)을 포함한다. 또한, 메모리 소자의 채널막(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 적어도 하나의 수직 채널막들(V_CH)을 포함하도록 형성된다. 이와 같은 구조에 의하면, 스트링이 U 형태로 배열된다.
메모리 소자의 제조 방법을 간단히 살펴보면 다음과 같다.
먼저, 파이프 게이트(PG)를 식각하여 트렌치들을 형성한다. 이어서, 트렌치들 내에 희생막들을 매립한 후에 제1 물질막들(21) 및 제2 물질막들(22)을 교대로 형성한다. 이어서, 제1 물질막들(21) 및 제2 물질막들(22)을 식각하여 트렌치들과 연결된 채널 홀들을 형성한다. 이때, 각 트렌치가 적어도 한 쌍의 채널 홀들과 연결되도록 채널 홀들을 형성한다. 이어서, 채널 홀들의 저면에 노출된 희생막을 제거한 후, 트렌치 및 채널 홀들의 내면에 전하트랩막, 터널절연막 및 채널막을 형성한다. 이어서, 슬릿들을 형성하고 제1 물질막들(21)을 제거하여 제1 전하차단막 패턴들(28)을 형성하는 등의 공정은 앞서 제1 실시예에서 설명한 바와 동일하게 진행될 수 있다.
이와 같은 공정에 따르면, 수직 채널막들(V_CH)을 둘러싼 터널절연막(25) 및 전하트랩막(24A)은 파이프 채널막(P_CH)을 더 감싸도록 형성된다. 또한, 전하트랩막(24A)을 형성하기 전에 버퍼막(23A)을 형성하는 경우, 터널절연막(25), 전하트랩막(24A) 및 버퍼막(23A)이 파이프 채널막(P_CH)을 감싸도록 형성된다. 여기서, 파이프 채널막(P_CH)을 감싸는 터널절연막(25), 전하트랩막(24A) 및 버퍼막(23A)은 파이프 트랜지스터의 게이트 절연막으로 사용되므로, 버퍼막(23A)의 두께를 조절하여 게이트 절연막의 두께를 용이하게 조절할 수 있다.
도 4는 본 발명의 제1 실시예를 참조하여 설명한 메모리 셀들이 적용된 3차원 비휘발성 메모리 소자의 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 3차원 비휘발성 메모리 소자는 소스 영역(S)이 구비된 기판(40) 상에 차례로 적층된 적어도 한 층의 하부 선택 라인(LSL), 워드라인들(WL) 및 적어도 한 층의 상부 선택 라인(USL)을 포함한다.
여기서, 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인(USL)은 동시에 형성되거나 각각 형성될 수 있다. 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인(USL)을 동시에 형성될 경우, 하부 선택 트랜지스터 및 상부 선택 트랜지스터의 터널절연막(25), 전하트랩막(24A) 및 제1 전하차단막 패턴들(28)은 게이트 절연막으로 사용된다.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도로서, 메모리 셀이 적층된 영역을 나타낸다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 5a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(미도시됨) 상에 제1 물질막들(51) 및 제2 물질막들(52)을 교대로 형성한다.
일 예로, 제1 물질막(51)은 폴리실리콘막 등의 도전막으로 형성되고, 제2 물질막(52)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막(51)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2 물질막(52)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1 물질막(51)은 질화막 등의 희생막으로 형성되고, 제2 물질막(52)은 산화막 등의 절연막으로 형성될 수 있다.
제2 실시예에서는 제1 물질막(51)은 질화막 등의 희생막으로 형성되고, 제2 물질막(52)은 산화막 등의 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 물질막들(51) 및 제2 물질막들(52)을 식각하여 채널 홀들(H)을 형성한 후, 채널 홀들(H)의 내면에 노출된 제1 물질막들(51)을 일부 두께 산화시킨다. 이를 통해, 제1 전하차단막 패턴들(53)이 형성된다.
이때, 채널 홀들(H)의 내벽에 희생막(미도시됨)을 형성한 후, 제1 물질막들(51)을 일부 두께 산화시키는 것도 가능하다. 여기서, 희생막은 질화막, 실리콘막 등으로 형성될 수 있으며, 5 내지 50Å의 두께로 형성될 수 있다. 이러한 경우, 산화 공정에 의해 제1 물질막들(51)과 희생막이 동시에 산화되며, 채널 홀들(H)의 내벽에 희생막이 산화되어 형성된 전하차단막이 추가로 형성된다.
이어서, 채널 홀들(H)의 내벽에 전하트랩막(54)을 형성한 후, 전하트랩막(54) 상에 터널절연막(55)을 형성한다. 여기서, 터널절연막(55)은 증착 공정을 이용하여 형성되거나, 전하트랩막(54)을 일부 두께 산화시켜 형성될 수 있다.
이어서, 터널절연막(55) 상에 수직 채널막(56)을 형성한 후, 수직 채널막(56)의 오픈된 중심 영역에 유동성 산화막 등의 절연막(57)을 매립한다.
도 5b에 도시된 바와 같이, 제1 물질막들(51) 및 제2 물질막들(52)을 식각하여 수직 채널막들(56) 사이에 슬릿들(S)을 형성한다. 이어서, 슬릿들(S)의 내벽에 노출된 제1 물질막들(51)을 선택적으로 제거하여 오픈 영역들을 형성한다. 이때, 제1 전하차단막 패턴들(53)은 제거되지 않고 잔류된다.
예를 들어, 제1 물질막들(51)이 질화막으로 형성되고, 제1 전하차단막 패턴들(53)이 산화막으로 형성된 경우, 인산을 이용하여 제1 물질막들(51)을 선택적으로 제거할 수 있다. 이때, 제1 전하차단막 패턴들(53)은 식각되지 않고 잔류되는데, 산화 방식에 의해 형성된 제1 전하차단막 패턴들(53)은 증착 방식에 의해 형성된 전하차단막들에 비해 식각률이 더욱 낮다. 따라서, 제1 물질막들(51)을 제거하는 과정에서 제1 전하차단막 패턴들(53)이 손상되는 것을 방지할 수 있다.
도 5c에 도시된 바와 같이, 오픈 영역들의 내면을 따라 제2 전하차단막(58)을 형성한다. 이때, 제2 전하차단막(58)을 형성하기에 앞서 제1 전하차단막 패턴들(53)을 제거하는 것도 가능하다.
이어서, 제2 전하차단막(58)이 형성된 오픈 영역들 내에 도전막(59)을 매립한 후, 슬릿들(S) 내에 절연막(60)을 매립한다. 이로써, 수직 채널막들(56)을 따라 적층된 메모리 셀들이 형성된다.
한편, 제2 실시예에 따르면, 제1 물질막(51)을 폴리실리콘막 등의 도전막으로 형성하고 제2 물질막(52)을 산화막 등의 절연막으로 형성하는 것도 가능하다. 이러한 경우, 도전막으로 형성된 제1 물질막(51)을 일부 두께 산화시켜 제1 전하차단막 패턴들(53)을 형성하게 된다. 또한, 슬릿들(S)을 형성한 후에, 슬릿들(S)에 의해 노출된 제1 물질막들(51)을 제거하지 않고 실리사이드화 한다. 이어서, 슬릿들(S) 내에 절연막(59)을 매립함으로써, 메모리 셀 제조 공정이 완료된다.
또한, 제2 실시예에 따르면, 제1 물질막(51)을 도프드 폴리실리콘막 등의 도전막으로 형성하고 제2 물질막(52)은 언도프드 폴리실리콘막 등의 희생막으로 형성하는 것도 가능하다. 이러한 경우, 도전막으로 형성된 제1 물질막(51)을 일부 두께 산화시켜 제1 전하차단막 패턴들(53)을 형성하게 된다. 또한, 슬릿들(S)을 형성한 후에, 제1 물질막들(51) 대신에 제2 물질막들(52)을 제거한다. 이어서, 제2 물질막들(52)이 제거된 영역들 및 슬릿들(S) 내에 절연막(59)을 매립함으로써, 메모리 셀 제조 공정이 완료된다.
여기서, 제1 물질막(51)을 일부 두께 산화시키는 과정에서 제2 물질막들(52)도 일부 두께 산화될 수 있다. 산화된 부분은 제2 물질막들(52) 제거시 함께 제거되거나, 잔류될 수 있다. 산화된 부분은 잔류되더라도 층간절연막으로서 역할을 하게 되므로 소자의 특성에 영향을 주지 않는다.
도 6은 본 발명의 제2 실시예를 참조하여 설명한 메모리 셀들이 적용된 3차원 비휘발성 메모리 소자의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6에 도시된 바와 같이, 본 발명의 제2 실시예가 적용된 3차원 비휘발성 메모리 소자는 파이프 게이트(PG) 및 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH)을 포함하고, 파이프 채널막(P_CH)을 둘러싼 터널절연막(55), 전하트랩막(54) 및 게이트 절연막(61)을 더 포함한다.
여기서, 게이트 절연막(61)은 제1 전하차단막 패턴들(53)을 형성하는 과정에서 함께 형성된다. 예를 들어, 채널 홀들(H)을 형성한 후, 트렌치 내에 매립된 희생막을 제거한다. 이어서, 산화 공정을 이용하여 채널 홀들(H) 내면에 노출된 제1 물질막들(51)을 일부 두께 산화시키면서 동시에, 트렌치의 내면에 노출된 파이프 게이트용 도전막을 일부 두께 산화시킨다. 이를 통해, 제1 전하차단막 패턴들(53)과 게이트 절연막(61)을 동시에 형성할 수 있다.
예를 들어, 제1 물질막(51)을 질화막으로 형성하고, 파이프 게이트용 도전막을 폴리실리콘막으로 형성한 경우, 파이프 게이트용 도전막이 제1 물질막(51)에 비해 약 1.5배 빠르게 산화된다. 따라서, 제1 전하차단막 패턴들(53)보다 두꺼운 두께로(D1<D2)로 게이트 절연막(61)을 형성할 수 있으며, 이를 통해, 파이프 트랜지스터의 특성을 향상시킬 수 있다.
도 7은 본 발명의 제2 실시예를 참조하여 설명한 메모리 셀들이 적용된 3차원 비휘발성 메모리 소자의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7에 도시된 바와 같이, 본 발명의 제2 실시예가 적용된 3차원 비휘발성 메모리 소자는 소스 영역(S)이 구비된 기판(70) 상에 차례로 적층된 적어도 한 층의 하부 선택 라인(LSL), 워드라인들(WL) 및 적어도 한 층의 상부 선택 라인(USL)을 포함한다.
여기서, 하부 선택 트랜지스터 및 상부 선택 트랜지스터는 수직 채널막(56)을 둘러싼 터널절연막(55), 전하트랩막(54), 제1 전하차단막 패턴들(53) 및 제2 전하차단막(58)을 게이트 절연막으로 사용한다.
도 8a 내지 도 8c는 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도로서, 메모리 셀이 적층된 영역을 나타낸다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 8a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(미도시됨) 상에 제1 물질막들(81) 및 제2 물질막들(82)을 교대로 형성한다. 제3 실시예에서는 제1 물질막(81)은 질화막 등의 희생막으로 형성되고, 제2 물질막(82)은 산화막 등의 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 물질막들(81) 및 제2 물질막들(82)을 식각하여 채널 홀들을 형성한 후, 채널 홀들의 내면에 노출된 제1 물질막들(81)을 일부 두께 산화시킨다. 이를 통해, 제1 전하차단막 패턴들(83)이 형성된다.
이어서, 채널 홀들의 내벽에 전하트랩막(84), 터널절연막(85) 및 수직 채널막(86)을 형성한다. 수직 채널막(86)의 중심 영역이 오픈된 경우에는 오픈된 중심 영역에 유동성 산화막 등의 절연막(87)을 매립한다.
도 8b에 도시된 바와 같이, 제1 물질막들(81) 및 제2 물질막들(82)을 식각하여 채널 홀들 사이에 슬릿들(S)을 형성한다. 이어서, 슬릿들(S)의 내벽에 노출된 제1 물질막들(81)을 선택적으로 제거하여 오픈 영역을 형성한다.
이어서, 산화 공정을 이용하여, 제1 전하차단막 패턴들(83)과 접한 전하트랩막(84)의 표면을 일부 두께 산화시킴으로써, 제2 전하차단막 패턴들(88)을 형성한다. 이를 통해, 전하트랩막(84A)은 제1 영역이 제2 영역보다 얇은 두께를 갖게 된다. 또한, 제2 전하차단막 패턴들(83)은 전하트랩막(84A)의 제1 영역을 감싸도록 형성된다.
도 8c에 도시된 바와 같이, 오픈 영역들 내에 도전막(89)을 매립한 후, 슬릿들(S) 내에 절연막(90)을 매립한다. 이때, 도전막(89)을 매립하기에 앞서, 오픈 영역들의 내면을 따라 제3 전하차단막(미도시됨)을 더 형성할 수 있다. 이로써, 수직 채널막들(86)을 따라 적층된 메모리 셀들이 형성된다.
도 9는 본 발명의 제3 실시예를 참조하여 설명한 메모리 셀들이 적용된 3차원 비휘발성 메모리 소자의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9에 도시된 바와 같이, 본 발명의 제3 실시예가 적용된 3차원 비휘발성 메모리 소자는 파이프 게이트(PG) 및 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH)을 포함하고, 파이프 채널막(P_CH)을 둘러싼 터널절연막(85), 전하트랩막(84A) 및 게이트 절연막(91)을 더 포함한다.
도 10은 본 발명의 제3 실시예를 참조하여 설명한 메모리 셀들이 적용된 3차원 비휘발성 메모리 소자의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10에 도시된 바와 같이, 본 발명의 제3 실시예가 적용된 3차원 비휘발성 메모리 소자는 소스 영역(S)이 구비된 기판(70) 상에 차례로 적층된 적어도 한 층의 하부 선택 라인(LSL), 워드라인들(WL) 및 적어도 한 층의 상부 선택 라인(USL)을 포함한다.
여기서, 하부 선택 트랜지스터 및 상부 선택 트랜지스터는 수직 채널막(86)을 둘러싼 터널절연막(85), 전하트랩막(84A), 제1 전하차단막 패턴들(83) 및 제2 전하차단막 패턴들(88)을 게이트 절연막으로 사용한다.
도 11은 본 발명의 제1 내지 제3 실시예 중 적어도 하나가 적용된 반도체 장치의 소거 특성을 나타내는 그래프이다. 특히, 소거 전압에 따른 문턱 전압의 변화를 나타내는 그래프로서, x축은 소거 동작시 인가되는 소거 전압의 레벨을 나타내고, y축은 메모리 셀의 문턱 전압을 나타낸다.
여기서, A1~A5는 종래기술에 따른 반도체 장치의 소거 특성을 나타내는 것으로, 증착 방식에 의해 전하차단막을 형성한 경우의 메모리 셀의 소거 상태를 나타낸다. B1~B5는 산화 방식에 의해 전하차단막을 형성한 경우의 메모리 셀의 소거 상태를 나타낸다. 또한, VE1, VE2, VE3, VE4, VE5은 소거 전압을 나타낸다(VE1< VE2< VE3< VE4< VE5).
메모리 셀들은 프로그램 동작에 의해 문턱 전압이 증가된다. 또한, 소거 동작시, 소스 라인 또는 소스 영역에 소거 전압을 인가하면, 프로그램 상태(P)인 메모리 셀들의 문턱 전압이 낮아져 소거 상태(A1~A5, B1~B5)가 된다.
이때, 메모리 셀들의 문턱 전압 변동 폭은 전하차단막의 막질 및 전하트랩막과 전하차단막의 계면 특성에 영향을 받는다. 즉, 전하차단막의 막질 및 전하트랩막과 전하차단막의 계면 특성을 향상시킬수록, 소거 동작시 문턱 전압의 변동 폭이 증가되어 메모리 소자의 소거 특성이 개선된다.
그래프를 참조하면, 산화 방식에 의해 전하차단막을 형성하는 경우, 증착 방식에 의해 전하차단막을 형성하는 것에 비해 소거 동작시 메모리 셀의 문턱 전압이 더 큰 폭으로 감소되는 것을 확인할 수 있다. 또한, 소거 전압의 레벨이 증가 될수록 문턱 전압의 변동 폭이 증가됨을 알 수 있다. 따라서, 본 발명의 제1 내지 제3 실시예 중 적어도 하나를 적용하여 반도체 장치를 제조할 경우, 메모리 소자의 동작 특성이 향상됨을 알 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 제1 내지 제3 실시예를 참조하여 설명된 메모리 셀들을 포함하도록 구성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 13에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 12를 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21: 희생막 22: 층간절연막
23: 버퍼막 24: 전하트랩막
25: 터널절연막 26: 채널막
27: 절연막 28: 제1 전하차단막 패턴들
29: 제2 전하차단막 30: 도전막
31: 절연막

Claims (23)

  1. 기판 상에 교대로 적층된 워드라인들 및 층간절연막들;
    상기 기판으로부터 돌출되어 상기 워드라인들 및 상기 층간절연막들을 관통하는 수직 채널막들;
    상기 수직 채널막들을 감싸는 터널절연막;
    상기 터널절연막을 감싸고, 상기 터널절연막과 상기 워드라인들 사이의 제1 영역은 상기 터널절연막과 상기 층간절연막들 사이의 제2 영역보다 얇은 두께를 갖는 전하트랩막; 및
    상기 전하트랩막의 상기 제1 영역을 감싸는 제1 전하차단막 패턴들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전하트랩막은 외부면이 요철을 갖는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 전하차단막 패턴들과 상기 워드라인들의 사이 및 상기 워드라인들과 상기 층간절연막들 사이에 형성된 제2 전하차단막
    을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 전하트랩막의 상기 제2 영역을 감싸는 버퍼막 패턴들
    을 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 터널절연막은 상기 전하트랩막을 일부 두께 산화시켜 형성된
    반도체 장치.
  6. 제1항에 있어서,
    상기 기판 상에 형성된 파이프 게이트; 및
    상기 파이프 게이트 내에 형성되며 상기 수직 채널막들과 연결되고, 상기 터널절연막 및 상기 전하트랩막에 의해 감싸진 파이프 채널막
    을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 전하트랩막과 상기 층간절연막들 사이 및 상기 전하트랩막과 상기 파이프 게이트 사이에 개재된 버퍼막 패턴들
    을 더 포함하는 반도체 장치.
  8. 제6항에 있어서,
    상기 전하트랩막과 상기 파이프 게이트 사이에 개재된 게이트 절연막
    을 더 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 워드라인들 상부에 형성된 적어도 한 층의 상부 선택 라인; 및
    상기 워드라인들 하부에 형성된 적어도 한 층의 하부 선택 라인
    을 더 포함하는 반도체 장치.
  10. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 채널 홀들을 형성하는 단계;
    상기 채널 홀들 내에 수직 채널막들, 상기 수직 채널막들을 감싸는 터널절연막 및 상기 터널절연막을 감싸는 전하트랩막을 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 이웃한 상기 채널 홀들 사이에 슬릿을 형성하는 단계;
    상기 슬릿 내에 노출된 상기 제1 물질막들을 제거하는 단계;
    상기 제1 물질막들이 제거된 영역에 노출된 상기 전하트랩막을 일부 두께 산화시켜 제1 전하차단막 패턴들을 형성하는 단계; 및
    상기 제1 물질막들이 제거된 영역에 도전막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 제1 물질막들이 제거된 영역들의 내면을 따라 제2 전하차단막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  12. 제10항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 교대로 형성하는 단계 전에, 파이프 게이트용 도전막을 형성하는 단계;
    상기 파이프 게이트용 도전막을 식각하여 상기 채널 홀들과 연결되는 위치에 트렌치를 형성하는 단계;
    상기 트렌치 내에 희생막을 매립하는 단계; 및
    상기 채널 홀들을 형성한 후에 상기 채널 홀들의 저면에 노출된 상기 희생막을 제거하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  13. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 채널 홀들을 형성하는 단계;
    상기 채널홀들의 내면에 노출된 상기 제1 물질막들을 일부 두께 산화시켜 제1 전하차단막 패턴들을 형성하는 단계; 및
    상기 채널 홀들 내에 수직 채널막들, 상기 수직 채널막들을 감싸는 터널절연막 및 상기 터널절연막을 감싸는 전하트랩막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 이웃한 상기 채널 홀들 사이에 슬릿을 형성하는 단계;
    상기 슬릿 내에 노출된 상기 제1 물질막들을 제거하는 단계; 및
    상기 제1 물질막들이 제거된 영역에 도전막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 제1 물질막들이 제거된 영역들의 내면을 따라 제2 전하차단막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  16. 제14항에 있어서,
    상기 제1 물질막들을 제거한 후에, 상기 제1 전하차단막 패턴들과 접한 상기 전하트랩막을 일부 두께 산화시켜 제2 전하차단막 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  17. 제13항에 있어서,
    상기 채널 홀들을 형성한 후에, 상기 채널 홀들의 내벽에 희생막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 희생막은 상기 제1 물질막들이 일부 두께 산화될 때 함께 산화되는
    반도체 장치 제조 방법.
  19. 제13항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 교대로 형성하는 단계 전에, 파이프 게이트용 도전막을 형성하는 단계;
    상기 파이프 게이트용 도전막을 식각하여 상기 채널 홀들과 연결되는 위치에 트렌치를 형성하는 단계;
    상기 트렌치 내에 희생막을 매립하는 단계; 및
    상기 채널 홀들을 형성한 후에 상기 채널 홀들의 저면에 노출된 상기 희생막을 제거하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  20. 제19항에 있어서,
    상기 제1 전하차단막 패턴들을 형성하는 단계는,
    상기 채널 홀들의 내면에 노출된 상기 제1 물질막들 및 상기 트렌치의 내면에 노출된 상기 파이프 게이트용 도전막을 일부 두께 산화시켜, 상기 제1 전하차단막 패턴들 및 게이트 절연막을 형성하는 단계를 포함하는
    반도체 장치 제조 방법.
  21. 제10항 또는 제13항에 있어서,
    상기 수직 채널막들, 상기 터널절연막 및 상기 전하트랩막을 형성하는 단계는,
    상기 채널 홀들의 내벽에 상기 전하트랩막을 형성하는 단계;
    상기 전하트랩막 상에 상기 터널절연막을 형성하는 단계; 및
    상기 터널절연막 상에 상기 수직 채널막을 형성하는 단계를 포함하는
    반도체 장치 제조 방법.
  22. 제10항 또는 제13항에 있어서,
    상기 수직 채널막들, 상기 터널절연막 및 상기 전하트랩막을 형성하는 단계는,
    상기 채널 홀들의 내벽에 상기 전하트랩막을 형성하는 단계;
    상기 전하트랩막을 일부 두께 산화시켜 상기 터널절연막을 형성하는 단계; 및
    상기 터널절연막 상에 상기 수직 채널막을 형성하는 단계를 포함하는
    반도체 장치 제조 방법.
  23. 제10항 또는 제13항에 있어서,
    상기 전하트랩막을 형성하기 전에, 상기 채널 홀들의 내면을 따라 버퍼막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
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KR20170088656A (ko) * 2016-01-25 2017-08-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
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