KR102424993B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치의 제조방법은 층간 절연막들 사이의 층간 공간들 내부에, 상기 층간 절연막들을 관통하는 슬릿에 의해 분리된 도전 패턴들을 형성하는 단계; 상기 도전 패턴들 내에 잔류된 제1 부산물을 소스가스와 반응시켜 가스 상태의 제2 부산물을 형성하는 단계; 상기 제2 부산물을 배기하는 단계; 및 상기 도전 패턴들이 상기 층간 공간들 내부에 밀폐되도록 상기 슬릿 내부를 실링 절연막으로 채우는 단계를 포함할 수 있다.

Description

반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명의 반도체 장치의 제조방법에 관한 것으로, 보다 구체적으로 도전 패턴을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 도전패턴들을 포함할 수 있다. 도전패턴들을 형성하는 단계는 화학기상증착방식(CVD: Chemical Vapor Deposition) 또는 원자층증착방식(ALD: Atomic Layer Deposition) 등을 이용하여 도전막을 증착하는 단계를 포함할 수 있다. 도전막을 증착하는 과정에서 다양한 원인에 의해 도전막 내부에 보이드가 발생할 수 있다. 보이드는 도전패턴들 내부에 잔류하여 반도체 장치의 동작 불량을 유발할 수 있다.
본 발명의 실시 예는 도전패턴들의 결함을 줄일 수 있는 반도체 장치의 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 층간 절연막들 사이의 층간 공간들 내부에, 상기 층간 절연막들을 관통하는 슬릿에 의해 분리된 도전 패턴들을 형성하는 단계; 상기 도전 패턴들 내에 잔류된 제1 부산물을 소스가스와 반응시켜 가스 상태의 제2 부산물을 형성하는 단계; 상기 제2 부산물을 배기하는 단계; 및 상기 도전 패턴들이 상기 층간 공간들 내부에 밀폐되도록 상기 슬릿 내부를 실링 절연막으로 채우는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 슬릿에 의해 관통되고, 층간 공간을 사이에 두고 이격되어 적층된 층간 절연막들을 형성하는 단계; 상기 층간 공간을 채우는 도전막을 제1 온도에서 증착하는 단계; 상기 도전막이 상기 층간 공간에 한하여 도전패턴으로서 잔류하도록, 상기 슬릿 내부의 상기 도전막의 일부를 식각 공정으로 제거하는 단계; 상기 도전패턴 내에 잔류된 제1 부산물을 상기 제1 온도보다 높은 제2 온도에서 소스가스와 반응시켜 가스 상태의 제2 부산물을 형성하는 단계; 및 상기 제2 부산물을 배기하는 단계를 포함할 수 있다.
본 발명의 실시 예는 도전 패턴을 패터닝한 이후에 도전 패턴 내부에 잔류하는 부산물을 배기함으로써, 도전패턴 내부의 보이드 발생을 줄일 수 있다. 이로써, 본 발명의 실시 예는 도전패턴의 결함을 줄여서, 반도체 장치의 동작특성을 개선할 수 있다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 2는 셀 기둥의 횡단면 구조를 설명하기 위한 도면이다.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4는 도전막 내에 잔류된 부산물 제거 단계를 구체적으로 설명하기 위한 순서도이다.
도 5는 도전 패턴 내에 잔류된 부산물 제거단계를 구체적으로 설명하기 위한 순서도이다.
도 6은 도전 패턴 내 잔류된 부산물을 제거하기 위해 추가될 수 있는 공정을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 실시 예들에 따른 반도체 장치를 설명하기 위한 사시도들이다. 도전 패턴들에 대한 인식의 편의를 위해, 도 1a 내지 도 1c에서 층간 절연막들은 도시하지 않았다.
도 1a 내지 도 1c를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 3차원 구조의 메모리 스트링(UCST, SCST)을 포함할 수 있다. 3차원 구조의 메모리 스트링(UCST, CST)은 반도체 장치의 집적도를 향상시킬 수 있다. 3차원 구조의 메모리 스트링(UCST, CST)은 도 1a에 도시된 바와 같이 U타입으로 형성되거나, 도 1b 및 도 1c에 도시된 바와 같이 스트레이트 타입으로 형성될 수 있다.
도 1a를 참조하면, U 타입의 메모리 스트링(UCST)은 U타입의 셀 기둥(UPL)을 따라 배열된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀들 및 셀렉트 트랜지스터들은 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)에 연결될 수 있다. 소스측 도전 패턴들(CP_S)은 슬릿(SI)에 의해 드레인측 도전 패턴들(CP_D)로부터 이격될 수 있다.
셀 기둥(UPL)은 서로 연결된 수평부(HP), 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)으로 구분될 수 있다. 수평부(HP)는 파이프 게이트(PG) 내부에 매립된 부분이다. 소스측 기둥(S_PL) 및 드레인측 기둥(D_PL)은 수평부(HP)로부터 제1 방향(I)을 따라 연장된 부분들이다. 셀 기둥(UPL)은 셀 기둥(UPL)의 형상과 동일한 형상을 갖는 채널막으로 구성될 수 있다. 또는 셀 기둥(UPL)은 U타입 홀의 중심 영역을 채우는 코어 절연막 및 코어 절연막을 감싸는 채널막을 포함할 수 있다. 셀 기둥(UPL)의 외벽 상에 다층막(ML)이 더 형성될 수 있다. 다층막(ML)은 셀 기둥(UPL)의 외벽을 따라 연장될 수 있다. 코어 절연막, 채널막, 및 다층막(ML)의 구조는 도 2에서 보다 구체화된다.
셀 기둥(UPL)은 소스 라인(SL)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 보다 구체적으로, 소스 라인(SL)과 비트 라인(BL)은 셀 기둥(UPL)의 채널막에 전기적으로 연결된다. 비트 라인(BL)과 소스 라인(SL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 소스 라인(SL)은 비트 라인(BL) 하부에 배치될 수 있다. 소스 라인(SL)은 소스측 기둥(S_PL)의 상단에 전기적으로 연결될 수 있다. 소스 라인(SL)과 소스측 기둥(S_PL) 사이에 소스 콘택 플러그가 형성될 수 있다. 비트 라인(BL)은 드레인측 기둥(D_PL)의 상단에 전기적으로 연결될 수 있다. 비트 라인(BL)과 드레인측 기둥(D_PL) 사이에 드레인 콘택 플러그가 형성될 수 있다.
소스측 도전 패턴들(CP_S)은 소스 라인(SL) 하부에 제1 방향(I)을 따라 서로 이격되어 적층된 n개의 도전패턴들(CP1 내지 CPn: n은 2이상의 자연수)을 포함할 수 있다. 드레인측 도전 패턴들(CP_D)은 비트 라인(BL) 하부에 제1 방향(I)을 따라 서로 이격되어 적층된 n개의 도전패턴들(CP1 내지 CPn)을 포함할 수 있다.
소스측 도전 패턴들(CP_S)은 소스측 기둥(S_PL)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 소스측 도전 패턴들(CP_S)은 소스측 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 배치될 수 있다. 소스측 워드 라인들(WL_S)과 소스 라인(SL) 사이에 1층 또는 2층 이상의 소스 셀렉트 라인들(SSL)이 배치될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 소스측 도전 패턴들(CP_S)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
드레인측 도전 패턴들(CP_D)은 드레인측 기둥(D_PL)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 드레인측 도전 패턴들(CP_D)은 드레인측 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D)과 비트 라인(BL) 사이에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 드레인측 도전 패턴들(CP_D)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
슬릿(SI)은 제2 방향(Ⅱ)으로 서로 이웃한 소스측 도전 패턴들(CP_S)과 드레인측 도전 패턴들(CP_D) 사이에 배치되고, 제3 방향(Ⅲ)을 따라 연장될 수 있다. 제2 방향(Ⅱ)은 제3 방향(Ⅲ)에 교차되고, 제2 방향(Ⅱ) 및 제3 방향(Ⅲ)을 따라 연장된 평면은 제1 방향(I)에 교차된다. 소스측 도전 패턴들(CP_S), 드레인측 도전 패턴들(CP_D), 및 소스 라인(SL) 각각은 제3 방향(Ⅲ)을 따라 연장될 수 있다. 비트 라인(BL)은 제2 방향(Ⅱ)을 따라 연장될 수 있다.
파이프 게이트(PG)는 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D) 하부에 배치되고, 수평부(HP)를 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 도전 패턴들(CP1 내지 CPn) 하부에 배치될 수 있다.
소스측 메모리 셀들은 소스측 기둥(S_PL)과 소스측 워드 라인들(WL_S)의 교차부들에 형성되고, 드레인측 메모리 셀들은 드레인측 기둥(D_PL)과 드레인측 워드 라인들(WL_D)의 교차부들에 형성된다. 소스 셀렉트 트랜지스터는 소스측 기둥(S_PL)과 소스 셀렉트 라인(SSL)의 교차부에 형성되고, 드레인 셀렉트 트랜지스터는 드레인측 기둥(D_PL)과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 수평부(HP)와 파이프 게이트(PG)의 교차부에 형성된다. U타입의 셀 기둥(UPL)을 따라 배열된 소스 셀렉트 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 U타입의 셀 기둥(UPL)에 포함된 채널막을 통해 직렬로 연결될 수 있다. 직렬 연결된 소스 셀렉트 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 U타입의 셀 기둥(UPL)의 형상을 따라 U 타입 메모리 스트링(UCST)을 정의한다. 소스측 워드 라인들(WL_S)은 소스측 메모리 셀들의 게이트들에 신호를 전송하고, 드레인측 워드 라인들(WL_D)은 드레인측 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 파이프 게이트(PG)는 파이프 트랜지스터의 파이프 게이트(PG)에 신호를 전송할 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 인가되는 신호에 응답하여, 소스측 메모리 셀들과 드레인측 메모리 셀들을 연결할 수 있다.
셀 기둥은 상술한 U 타입 이외에도 W 타입 등 다양한 형태로 형성될 수 있다. 셀 기둥의 구조에 따라 메모리 셀들의 배열이 다양하게 변경될 수 있으며, 이에 따라 메모리 스트링 구조가 다양한 형태로 형성될 수 있다.
도 1b 및 도 1c를 참조하면, 스트레이트 타입의 메모리 스트링(SCST)은 스트레이트 타입의 셀 기둥(PL)을 따라 적층된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다. 도전 패턴들(CP1 내지 CPn)은 슬릿들(SI, USI)에 의해 워드 라인들(WL), 소스 셀렉트 라인들(SSL), 및 드레인 셀렉트 라인들(DSL)로 분리될 수 있다.
셀 기둥(PL)은 셀 기둥(PL)과 동일한 형상의 채널막으로 형성될 수 있다. 또는 셀 기둥(PL)은 스트레이트 타입 홀의 중심 영역을 채우는 코어 절연막 및 코어 절연막을 감싸는 채널막을 포함할 수 있다. 셀 기둥(PL)의 외벽은 다층막(ML, ML1, ML2)으로 둘러싸일 수 있다. 코어 절연막, 채널막, 및 다층막의 구조는 도 2에서 후술된다.
셀 기둥(PL)의 상단은 비트 라인(BL)에 전기적으로 연결될 수 있다. 보다 구체적으로, 셀 기둥(PL)의 채널막은 비트 라인(BL)에 전기적으로 연결될 수 있다. 비트 라인(BL)과 셀 기둥(PL) 사이에 드레인 콘택 플러그(미도시)가 더 형성될 수 있다.
셀 기둥(PL)은 소스막(SL)에 연결될 수 있다. 보다 구체적으로, 셀 기둥(PL)의 채널막은 소스막(SL)에 연결될 수 있다. 소스막(SL)은 다양한 구조로 형성될 수 있다.
도 1b를 참조하면, 소스막(SL)은 셀 기둥(PL)의 바닥면에 접촉될 수 있다. 소스막(SL)은 도프트 폴리 실리콘막일 수 있다. 셀 기둥(PL)은 소스막(SL)의 상면에 접촉되고, 비트 라인(BL)을 향해 제1 방향(I)을 따라 연장될 수 있다.
다층막(ML)은 셀 기둥(PL)의 측벽을 따라 연장될 수 있다. 셀 기둥(PL)의 상면 및 바닥면은 다층막(ML)으로 차단되지 않고, 개구될 수 있다. 이러한 셀 기둥(PL)의 상면은 비트 라인(BL)에 전기적으로 연결될 수 있고, 셀 기둥(PL)의 바닥면은 소스막(SL)에 전기적으로 연결될 수 있다.
도 1c를 참조하면, 셀 기둥(PL)은 소스막(SL)의 내부로 연장될 수 있다. 보다 구체적으로, 소스막(SL)은 제1 소스막(SL1) 및 제2 소스막(SL2)의 적층 구조로 형성될 수 있다. 제1 소스막(SL1)은 셀 기둥(PL)의 하단을 감쌀 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1) 상부에 배치되고, 제1 소스막(SL1)의 상면 및 셀 기둥(PL)의 측벽에 접촉될 수 있다. 제2 소스막(SL2)은 셀 기둥(PL)을 감쌀 수 있다.
제2 소스막(SL2)보다 제1 방향(I)으로 돌출된 셀 기둥(PL)의 상단은 제1 다층 패턴(ML1)을 둘러싸이고, 제1 소스막(SL1)과 셀 기둥(PL) 사이에 제2 다층 패턴(ML2)이 배치될 수 있다. 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)은 서로 동일한 물질막들을 포함할 수 있다. 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)은 제2 소스막(SL2)에 의해 서로 분리될 수 있다.
도 1b 및 도 1c를 참조하면, 도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 소스막(SL) 사이에 서로 이격된 n개의 층에 배치될 수 있다. 도전 패턴들(CP1 내지 CPn)은 셀 기둥(PL)을 감싸고, 제1 방향(I)으로 이격되어 적층될 수 있다. 도전 패턴들(CP1 내지 CPn)은 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스막(SL) 상에 배치될 수 있다. 워드 라인들(WL)은 소스 셀렉트 라인(SSL) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 워드 라인들(WL) 상에 배치될 수 있다.
슬릿들(SI, USI)은 도전 패턴들(CP1 내지 CPn)을 완전히 관통하는 제1 슬릿(SI)과 도전 패턴들(CP1 내지 CPn)중 최상층으로부터 한 층 이상을 관통하는 제2 슬릿(USI)을 포함할 수 있다. 제1 슬릿(SI) 및 제2 슬릿(USL)은 제3 방향(Ⅲ)을 따라 연장될 수 있다.
도전 패턴들(CP1 내지 CPn) 중 연이어 적층된 몇몇(예를 들어 CP3 내지 CPn-2)은 제1 슬릿(SI)에 의해 워드 라인들(WL)로 분리될 수 있다.
워드 라인들(WL)과 소스막(SL) 사이에 배치된 1층 또는 2층 이상의 도전 패턴들은 제1 슬릿(SI)에 의해 소스 셀렉트 라인들(SSL)로 분리될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 도전 패턴들(CP1 내지 CPn)의 최하층에 배치된 1번째 패턴(CP1) 및 그 상부의 2번째 패턴(CP2)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
워드 라인들(WL)과 비트 라인(BL) 사이에 배치된 1층 또는 2층 이상의 도전 패턴들은 제1 슬릿(SI) 및 제2 슬릿(USI)에 의해 드레인 셀렉트 라인들(DSL)로 분리될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 도전 패턴들(CP1 내지 CPn)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 본 발명은 이에 제한되지 않는다.
워드 라인들(WL), 드레인 셀렉트 라인들(DSL), 및 소스 셀렉트 라인들(SSL)은 제3 방향(Ⅲ)을 따라 연장될 수 있다. 비트 라인(BL)은 제2 방향(Ⅱ)을 따라 연장될 수 있다.
제1 슬릿(SI) 및 제2 슬릿(USI)은 제2 방향(Ⅱ)으로 교대로 배치될 수 있다. 워드 라인들(WL) 각각은 제2 슬릿(USI)에 의해 분리되지 않고, 제2 슬릿(USI)에 중첩되도록 연장될 수 있다. 워드 라인들(WL) 각각은 다수의 셀 기둥들(PL)을 공통으로 감쌀 수 있다. 워드 라인들(WL) 각각에 의해 공통으로 둘러싸인 셀 기둥들(PL)은 드레인 셀렉트 라인들(DSL) 각각에 의해 둘러싸인 비트 그룹들로 구분될 수 있다. 예를 들어, 워드 라인들(WL) 각각이 공통으로 감싸는 셀 기둥들(PL)은 제2 슬릿(USI)을 사이에 두고 제1 비트 그룹과 제2 비트 그룹으로 구분될 수 있다. 제1 비트 그룹과 제2 비트 그룹은 서로 다른 드레인 셀렉트 라인들(DSL)에 의해 제어될 수 있다.
도 1b 및 도 1c에서 상술한 구조에 따르면, 메모리 셀들은 셀 기둥(PL)과 워드 라인들(WL)의 교차부들에 형성되고, 드레인 셀렉트 트랜지스터는 셀 기둥(PL)과 드레인 셀렉트 라인(DSL)의 교차부에 형성되고, 소스 셀렉트 트랜지스터는 셀 기둥(PL)과 소스 셀렉트 라인(SSL)의 교차부에 형성된다. 셀 기둥(PL)을 따라 일렬로 배열된 소스 셀렉트 트랜지스터, 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 셀 기둥(PL)의 채널막을 통해 직렬로 연결되어 스트레이트 타입의 메모리 스트링(SCST)을 정의한다. 워드 라인들(WL)은 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송할 수 있다.
도 1a 내지 도 1c에서 상술한 도전 패턴들(CP1 내지 CPn) 각각은 층간 절연막들(미도시) 사이에 배치된다. 도전 패턴들(CP1 내지 CPn)은 슬릿(SI)을 채우는 실링 절연막(미도시)에 의해 층간 절연막들 사이의 층간 공간에 밀폐된다. 본 발명은 실링 절연막에 의해 층간 공간 내부에 밀폐되는 도전 패턴들(CP1 내지 CPn) 각각의 내부에 보이드가 발생하는 현상을 최소화할 수 있도록 제조공정을 진행한다. 도전 패턴들(CP1 내지 CPn) 내부의 보이드는 도전 패턴들(CP1 내지 CPn)에 접촉되는 컨택 플러그들 형성시 도전 패턴들(CP1 내지 CPn)간 브릿지를 유발하는 결함 요인이 될 수 있다. 본 발명은 결함 요인이 되는 보이드의 발생을 최소화할 수 있도록 제조 공정을 진행함으로써 반도체 장치의 동작 특성을 확보할 수 있고, 반도체 장치를 원활하게 구동할 수 있다. 본 발명의 실시 예에 따른 반도체 장치의 제조방법에 대한 구체적인 설명은 도 3a 내지 도 6을 참조하여 후술한다.
도 2는 셀 기둥의 횡단면 구조를 설명하기 위한 도면이다. 도 2에 도시된 구조는 도 1a에 도시된 소스측 기둥(S_PL), 드레인측 기둥(D_PL) 또는 수평부(HP)의 횡단면에 대응되거나, 도 1b 및 도 1c에 도시된 셀 기둥(PL)의 횡단면에 대응될 수 있다.
도 2를 참조하면, 도 1a 내지 도 1c에서 상술한 코어 절연막(CO)은 채널막(CH)으로 둘러싸일 수 있다. 채널막(CH)은 도 1a 및 도 1b에서 상술한 다층막(ML) 또는 도 1c에서 상술한 제1 다층 패턴(ML1) 또는 제2 다층 패턴(ML2)으로 둘러싸일 수 있다. 다층막(ML), 제1 다층 패턴(ML1) 또는 제2 다층 패턴(ML2)은 채널막(CH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(ML), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 전하 트랩막, 플로팅 게이트막, 도전성 나노 도트들, 상변화막, 가변저항막 등으로 형성될 수 있다. 예를 들어, 데이터 저장막은, 채널막(CH)과 도 1a 내지 도 1c에 도시된 워드 라인들(WL1 내지 WLn) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있고 전하 트랩이 가능한 질화막으로 형성될 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 실리콘 산화막으로 형성될 수 있다.
채널막(CH)은 반도체막으로 형성될 수 있으며, 예를 들어 실리콘막으로 형성될 수 있다.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 3e에 도시된 반도체 장치의 제조방법은 도 1a 내지 도 1c에 도시된 반도체 장치를 형성하는데 이용될 수 있다.
도 3a를 참조하면, 하부 구조(미도시) 상에 층간 절연막들(101) 및 희생막들(103)을 교대로 적층한다. 층간 절연막들(101) 및 희생막들(103) 적층 수는 다양하게 설정될 수 있다. 층간 절연막들(101) 및 희생막들(103)은 서로 다른 물질로 형성된다. 보다 구체적으로, 희생막들(103)은 층간 절연막들(101)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(101)은 산화막으로 형성되고, 희생막들(103)은 산화막과 다른 식각률을 갖는 질화막으로 형성될 수 있다.
하부 구조는 도 1a에 도시된 파이프 게이트(PG)를 포함하거나, 도 1b에 도시된 소스막(SL)을 포함하거나, 도 1c에 도시된 제1 소스막(SL) 및 소스 희생막(미도시)을 포함할 수 있다.
이어서, 층간 절연막들(101) 및 희생막들(103)을 식각하여, 이들을 관통하는 홀들(H)을 형성한다. 이 후, 홀들(H)의 각각의 내부에 셀 기둥(117)을 형성한다. 셀 기둥(117)을 형성하는 단계는 홀들(H) 각각의 표면 상에 다층막(111)을 형성하는 단계 및 다층막(111) 상에 채널막(113)을 형성하는 단계를 포함할 수 있다. 다층막(111)은 도 2에서 상술한 블로킹 절연막(BI), 데이터 저장막(DL), 및 터널 절연막(TI)을 홀들(H)의 표면들 상에 순차로 적층하여 형성할 수 있다. 채널막(113)은 반도체막으로 형성될 수 있으며, 예를 들어 채널막(113)은 실리콘막을 포함할 수 있다. 채널막(113)은 홀들(H) 각각의 내부를 완전히 채우도록 형성되거나, 홀들(H) 각각의 중심영역을 개구하며 라이너 타입으로 형성될 수 있다. 채널막(113)이 라이너 타입으로 형성된 경우, 셀 기둥(117)을 형성하는 단계는 홀들(H) 각각의 중심 영역을 코어 절연막(115)으로 채우는 단계를 더 포함할 수 있다.
이어서, 층간 절연막들(101) 및 희생막들(103)을 관통하는 슬릿(121)을 형성한다. 슬릿(121)은 도 1a 내지 도 1c에 도시된 슬릿(SI)에 대응되는 구성이다. 슬릿(121)은 서로 이웃한 셀 기둥들(117) 사이의 층간 절연막들(101) 및 희생막들(103)을 식각하여 형성할 수 있다.
도 3b를 참조하면, 슬릿(121)을 통해 희생막들(도 3a의 103)을 제거한다. 이 때, 희생막들(103)과 층간 절연막들(101) 사이의 식각률 차이를 이용하여 희생막들(103)을 선택적으로 제거할 수 있다. 희생막들(103)이 질화막으로 형성된 경우, 희생막들(103)을 선택적으로 제거하기 위해 인산을 이용할 수 있다. 이로써, 층간 공간들(123)이 제1 방향(I)으로 이웃한 층간 절연막들(101) 사이에서 개구된다. 층간 공간들(123) 각각의 면적을 확장하기 위해, 층간 절연막들(101) 각각의 일부를 더 식각할 수 있다. 층간 절연막들(101)은 제1 방향(I)으로 서로 이격되어 적층되고, 셀 기둥(117)을 감싸는 상태로 잔류된다.
도 3c를 참조하면, 층간 공간들(123)이 채워지도록 슬릿(121)을 통해 도전막(133)을 형성한다. 도전막(133)을 형성하기 전, 층간 공간들(123)의 표면들 상부로부터 슬릿(121)의 표면 상부로 연장된 고유전 블로킹 절연막(131)을 더 형성할 수 있다. 고유전 블로킹 절연막(131)은 셀 기둥(117)의 블로킹 절연막(111)에 비해 유전상수가 높은 절연물로 형성될 수 있다. 예를 들어, 고유전 블로킹 절연막(131)은 알루미늄 산화막으로 형성될 수 있다. 고유전 블로킹 절연막(131)은 경우에 따라 생략될 수 있다.
도전막(133)은 베리어막 및 베리어막 상에 형성된 금속막을 포함할 수 있다. 베리어막은 고유전 블로킹 절연막(131) 또는 블로킹 절연막(111)과 금속막의 직접적인 접촉을 방지하여, 금속의 확산을 차단할 수 있도록 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등으로 형성될 수 있다. 금속막은 저항이 낮은 물질로 형성될 수 있다. 예를 들어, 도전막(133)은 텅스텐막을 포함할 수 있다. 텅스텐등의 저저항 금속막은 화학기상증착방식(CVD: Chemical Vapor Deposition) 또는 원자층증착방식(ALD: Atomic Layer Deposition) 등을 이용하여 형성될 수 있다.
예를 들어, 텅스텐막은 텅스텐 전구체와 환원제를 이용하여 형성될 수 있다. 텅스텐 전구체로서, 육불화텅스텐(WF6)이 이용될 수 있다. 도전막(133)을 형성하기 위한 공정은 텅스텐 전구체와 환원제가 반응할 수 있도록 제1 온도에서 실시될 수 있다.
상술한 도전막(133)을 형성하는 과정에서 도전막(133) 내에 부산물이 발생될 수 있다. 도전막(133) 내에 발생된 부산물을 제거하기 위한 공정이 추가로 실시될 수 있다. 이에 대한 구체적인 설명은 도 4를 참조하여 후술한다.
도전막(133)은 층간 공간들(123) 내부를 완전히 채울 수 있도록 충분히 두꺼운 두께로 증착될 수 있다. 도전막(133)은 슬릿(121)의 측벽 상부로 연장될 수 있다.
도 3d를 참조하면, 도 3c에서 상술한 도전막(133)이 슬릿(121) 내부에서 제거되도록 도전막(133)의 일부를 식각한다. 도전막(133)의 식각 공정은 건식 방식 또는 습식 방식으로 진행될 수 있다. 건식 방식은 삼불화질소(NF3) 가스를 이용하여 진행될 수 있고, 습식 식각 방식은 플로린(F)의 사용을 배제하고 진행될 수 있다. 플로린은 도전막(133) 내부에 침투하여, HF등의 흄(fume)을 발생시킬 수 있다. 본 발명의 실시 예는 보이드의 원인이 되는 흄 발생을 억제하기 위해, 습식 방식을 채택하여 도전막(133)을 식각할 수 있다.
식각 공정의 결과, 도전막(133)은 슬릿(121)에 의해 분리된 도전 패턴들(133CP)로서 층간 공간들(123) 각각의 내부에 잔류된다. 도전 패턴들(133CP)은 도 1a 내지 도 1c에서 상술한 도전 패턴들(CP1 내지 CPn)에 대응된다. 도전패턴들(133CP)은 슬릿(121)을 향하는 층간 공간들(123) 각각의 일부를 개구시키며 잔류할 수 있다. 이에 따르면, 층간 절연막들(101)의 측벽들은 도전패턴들(133CP)의 측벽들 슬릿(121)을 향하여 더 돌출될 수 있다.
이어서, 도전 패턴들(133CP) 내부에 잔류되는 제1 부산물을 이용하여 가스 상태의 제2 부산물을 생성하기 위한 단계 및 제2 부산물을 배기하는 단계가 실시될 수 있다. 이에 대한 구체적인 설명은 도 5 및 도 6을 참조하여 보다 구체적으로 설명한다.
도 3e를 참조하면, 제2 부산물을 배기한 이 후, 슬릿(121) 내부를 실링 절연막(141)으로 채운다. 실링 절연막(141)은 도전 패턴들(133CP)이 층간 공간들(123) 내부에 밀폐될 수 있도록, 도전 패턴들(133CP)을 개구하는 슬릿(121)의 측벽을 완전히 덮는다.
실링 절연막(141)은 슬릿(121)의 내부를 완전히 채우도록 형성되거나, 슬릿(121)의 측벽을 따라 형성될 수 있다.
도 4는 도전막 내에 잔류된 부산물 제거 단계를 구체적으로 설명하기 위한 순서도이다.
도 4를 참조하면, 도 3c에서 상술한 도전막(133)을 형성하는 단계인 ST10 단계를 실시한 이후, 도 3d에서 상술한 식각 공정을 실시하는 단계인 ST30 단계를 실시하기 전, ST20단계를 실시할 수 있다. ST10 단계를 실시하는 동안, 도전막(133) 내부에 플로린(F)과 수소(H)가 잔류될 수 있다. 플로린과 수소는 ST10 단계에서 이용되는 금속 전구체(예를 들어, 텅스텐 전구체)와 환원제의 반응 후 도전막(133) 내에 잔류될 수 있다.
ST20 단계는 도전막(133) 내부에 잔류되는 플로린과 수소 등의 부산물을 배기하는 단계로서, 증착 챔버 내에 퍼지 가스를 공급하여 실시될 수 있다. 퍼지 가스로서 비활성 가스가 이용될 수 있다.
도 5는 도전 패턴 내에 잔류된 부산물 제거 단계를 구체적으로 설명하기 위한 순서도이다.
도 5를 참조하면, 도 3d에서 상술한 바와 같이 식각 공정을 실시하는 단계인 ST30 단계를 통해 슬릿에 의해 분리된 도전 패턴들을 형성할 수 있다. 도전 패턴들 내부에는 제1 부산물이 잔류될 수 있다. 제1 부산물은 플로린과 수소를 포함할 수 있다. 플로린과 수소는 도 4에서 상술한 ST20 단계를 통해 일부 제거될 수 있으나, 완전히 제거되지 않고 잔류되어 도전 패턴들 내에 보이드를 유발할 수 있다. 한편, ST30 단계를 플로린 가스를 이용하는 건식 식각 공정으로 진행하는 경우, 도전 패턴 내에 플로린이 추가되어 보이드의 발생률이 높아질 수 있다.
본 발명의 실시 예는 도전막을 형성하는 과정에서 발생되거나, 도전막의 식각 공정에서 발생하여 도전 패턴 내에 잔류된 제1 부산물을 제거하기 위해 실링 절연막을 형성하는 ST40 단계를 실시하기 전, ST35 단계 및 ST37 단계를 실시할 수 있다.
ST35 단계는 도전 패턴 내에 잔류되는 제1 부산물을 이용하여 가스 상태의 제2 부산물을 생성하기 위해 소스 가스를 주입하고 열처리하는 단계이다. ST37단계는 제2 부산물을 배기하는 단계이다.
소스 가스는 실리콘 계열의 가스를 포함할 수 있다. 즉 소스 가스는 실리콘을 포함하는 가스일 수 있다. 예를 들어, 소스 가스는 실란(SiH4)을 포함할 수 있다. 보다 구체적으로 소스 가스로서, SiH(N(CH3)2)3)(트리디메틸아미노실란: TDMAS(tri dimethylamino silane))가 이용될 수 있다. 열처리 단계는 제1 부산물과 소스 가스의 반응을 최대화할 수 있도록 도전막의 증착온도인 제1 온도보다 높은 제2 온도에서 실시될 수 있다. 제2 온도는 도전 패턴들의 녹는점보다 낮게 제어되되, 제1 부산물과 소스 가스의 반응을 최대화할 수 있는 온도로 제어될 수 있다. 제2 온도는 500℃ 내지 800℃의 범위로 제어될 수 있다. 실험결과, 텅스텐 패턴을 형성한 후, TDMAS 소스 가스를 주입하고 760℃의 온도에서 열처리한 경우, 텅스텐 패턴을 형성하기 위한 식각 방식 및 실링 절연막의 종류와 무관하게 보이드가 거의 발생되지 않았다.
ST35 단계에서 실란 계열의 가스를 이용하여 열처리를 실시하는 경우, 도전 패턴 내부의 플로린이 실란 가스와 반응하여 제2 부산물로서 SiF4 가스를 생성할 수 있다. 또한, 도전 패턴 내부의 수소와 플로린이 반응하여 제2 부산물로서 HF 가스가 생성될 수 있다.
ST35 단계에서 열처리 공정은 진공 상태에서 실시되거나 N2 가스가 주입되는 분위기에서 실시될 수 있다. ST37 단계는 비활성 퍼지 가스를 공급함으로써 실시될 수 있다.
ST37 단계 이후, 도 3e에서 상술한 실링 절연막들 형성하는 ST40 단계를 실시할 수 있다. 본 발명의 실시 예에 따르면, 도전 패턴 내부의 제1 부산물을 ST35 단계에서 제공된 소스 가스와 미리 반응시켜 ST37 단계를 통해 반응 챔버 외부로 배출시켰으므로, 도전 패턴 내부에 제1 부산물이 거의 잔존하지 않은 상태에서 ST40 단계를 실시할 수 있다. 이에 따라, 실링 절연막의 원료로서 실리콘 계열의 가스를 이용하여 실리콘을 포함하는 실링 절연막을 형성하더라도 실링 절연막의 원료가 도전 패턴 내부의 부산물과 반응하여 흄이 발생될 가능성이 낮다. 그 결과, 실링 절연막의 원료로 실리콘을 도입하여 실리콘 산화막, 실리콘 질화막 등의 실리콘 계열의 실링 절연막을 형성할 수 있다.
실링 절연막으로서 실리콘 계열의 소스 가스를 이용하는 경우, ST35 단계, ST37 단계 및 ST40 단계를 동일 챔버 내에서 인-시튜(in-situ)로 진행할 수 있다. 이로써, 본 발명의 실시 예는 반도체 장치의 공정을 단순화할 수 있고, 대기중에 도전 패턴이 노출되는 현상을 최소화할 수 있다. 실리콘 계열의 절연막으로서 SiO2, SixNy(x:0.1% 내지 99%, y:100%-x%), SixOyNz(x:0.1% 내지 99%, y:100%-x%, z:100%-x%-y%) 중 적어도 어느 하나가 이용될 수 있다.
한편, 실링 절연막은 실리콘 계열의 절연막으로 한정되지 않고, 메탈 절연막등의 고유전 상수를 갖는 절연막을 포함할 수 있다. 예를 들어, 실링 절연막은 HfO2, Al2O3, ZrO2, HfON, HfSiO, HfSiON, AlON, ZrON, ZrSiO, ZrSiON, TiO2, TiON 및 TaxOy(x:0.1% 내지 99%, y:100%-x%) 중 적어도 어느 하나를 포함할 수 있다.
도 5에서 상술한 ST35 단계 및 ST37 단계는 도 4에서 상술한 ST20 단계를 진행하지 않은 상태에서 실시될 수 있다.
도 6은 도전 패턴 내 잔류된 부산물을 제거하기 위해 추가될 수 있는 공정을 설명하기 위한 순서도이다.
보다 효율적인 제1 부산물 제거를 위해, ST30 단계 및 ST35 단계 사이에 사전 열처리 단계인 ST33 단계를 추가로 실시할 수 있다. ST33 단계는 퍼니스 어닐 또는 급속열처리(RTA: Rapid thermal annealing) 방식으로 실시될 수 있다. ST33 단계를 통해 제1 부산물의 일부가 도전 패턴 내에서 제거될 수 있다. ST33 단계는 진공 또는 N2 가스가 주입된 분위기에서 실시될 수 있다.
상술한 본 발명의 실시 예에 따르면, 도전 패턴 내에 잔류되는 보이드 유발 부산물을 효율적으로 제거하여 실링 절연막으로 층간 공간 내부에 밀폐된 도전 패턴의 부피를 충분히 확보할 수 있다. 또한, 본 발명은 도전 패턴 내에 잔류되는 보이드에 의해 유발되는 브릿지 불량을 개선할 수 있다. 본 발명은 브릿지 불량 및보이드 불량을 개선하여 도전 패턴의 저항을 확보할 수 있으며, 도전 패턴들의 특성을 용이하게 분석할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 내지 도 1c에서 상술한 구조 중 적어도 어느 하나를 포함할 수 있다. 메모리 소자(1120)는 도 3a 내지 6에서 상술한 공정들을 이용하여 형성될 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 본 발명의 실시 예에 따르면, 칩 사이즈 증가없이 칩을 구성하는 도전 패턴들의 저항을 감소시킬 수 있으며, 서로 다른 도전 패턴들 사이의 브릿지 불량을 개선할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 8을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 7을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101: 층간 절연막 123: 층간 공간
SI, 121: 슬릿 133: 도전막
CP1 내지 CPn: 133CP: 도전 패턴 141: 실링 절연막
103: 희생막 H: 홀
UPL, PL, 117: 셀 기둥 CH, 113: 채널막

Claims (16)

  1. 층간 절연막들 사이의 층간 공간들 내부에, 상기 층간 절연막들을 관통하는 슬릿에 의해 분리된 도전 패턴들을 형성하는 단계;
    상기 도전 패턴들 내에 잔류된 제1 부산물을 소스가스와 반응시켜 가스 상태의 제2 부산물을 형성하는 단계;
    상기 제2 부산물을 배기하는 단계; 및
    상기 도전 패턴들이 상기 층간 공간들 내부에 밀폐되도록 상기 슬릿 내부를 실링 절연막으로 채우는 단계를 포함하고,
    상기 소스가스는 실리콘 계열의 가스를 포함하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 슬릿에 의해 분리된 도전 패턴들을 형성하는 단계는
    희생막들 및 상기 층간 절연막들을 교대로 적층하는 단계;
    상기 희생막들 및 상기 층간 절연막들을 관통하는 상기 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막들을 제거하여 상기 층간 공간들을 개구하는 단계;
    상기 슬릿을 통해 상기 층간 공간들을 채우는 도전막을 형성하는 단계; 및
    상기 슬릿 내부의 상기 도전막의 일부를 습식 식각 공정으로 제거하여 상기 도전막을 상기 도전 패턴들로 분리하는 단계를 포함하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 희생막들 및 층간 절연막들을 관통하는 홀을 형성하는 단계; 및
    상기 홀 내부에 채널막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 도전막을 형성하는 단계는 텅스텐 전구체를 이용하여 텅스텐막을 증착하는 단계를 포함하는 반도체 장치의 제조방법.
  5. 제 2 항에 있어서,
    상기 도전막을 형성하는 단계는 제1 온도에서 실시되고,
    상기 제2 부산물 형성하는 단계는 상기 제1 온도보다 높은 제2 온도에서 실시되는 반도체 장치의 제조방법.
  6. 층간 절연막들 사이의 층간 공간들 내부에, 상기 층간 절연막들을 관통하는 슬릿에 의해 분리된 도전 패턴들을 형성하는 단계;
    상기 도전 패턴들 내에 잔류된 제1 부산물을 소스가스와 반응시켜 가스 상태의 제2 부산물을 형성하는 단계;
    상기 제2 부산물을 배기하는 단계; 및
    상기 도전 패턴들이 상기 층간 공간들 내부에 밀폐되도록 상기 슬릿 내부를 실링 절연막으로 채우는 단계를 포함하고,
    상기 제2 부산물을 형성하는 단계는
    상기 소스가스를 주입하는 단계; 및
    500℃ 내지 800℃의 범위에서 열처리 공정을 실시하는 단계를 포함하는 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 소스 가스는 실란을 포함하는 반도체 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 소스 가스는 트리디메틸아미노실란(TDMAS)를 포함하는 반도체 장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2 부산물은 HF, SiF4 중 적어도 어느 하나를 포함하는 반도체 장치의 제조방법.
  10. 층간 절연막들 사이의 층간 공간들 내부에, 상기 층간 절연막들을 관통하는 슬릿에 의해 분리된 도전 패턴들을 형성하는 단계;
    상기 도전 패턴들 내에 잔류된 제1 부산물을 소스가스와 반응시켜 가스 상태의 제2 부산물을 형성하는 단계;
    상기 제2 부산물을 배기하는 단계; 및
    상기 도전 패턴들이 상기 층간 공간들 내부에 밀폐되도록 상기 슬릿 내부를 실링 절연막으로 채우는 단계를 포함하고,
    상기 제2 부산물을 형성하는 단계 이전,
    상기 제1 부산물 중 일부를 제거하기 위한 사전 열처리공정을 실시하는 단계를 더 포함하는 반도체 장치의 제조방법.
  11. 제 1 항에 있어서,
    상기 제2 부산물을 배기하는 단계에서 비활성 퍼지 가스가 공급되는 반도체 장치의 제조방법.
  12. 층간 절연막들 사이의 층간 공간들 내부에, 상기 층간 절연막들을 관통하는 슬릿에 의해 분리된 도전 패턴들을 형성하는 단계;
    상기 도전 패턴들 내에 잔류된 제1 부산물을 소스가스와 반응시켜 가스 상태의 제2 부산물을 형성하는 단계;
    상기 제2 부산물을 배기하는 단계; 및
    상기 도전 패턴들이 상기 층간 공간들 내부에 밀폐되도록 상기 슬릿 내부를 실링 절연막으로 채우는 단계를 포함하고,
    상기 제2 부산물을 형성하는 단계, 상기 제2 부산물을 배기하는 단계, 및 상기 실링 절연막을 형성하는 단계는 인시튜(in-situ) 방식으로 실시되는 반도체 장치의 제조방법.
  13. 제 1 항에 있어서,
    상기 실링 절연막은 상기 소스 가스를 이용하여 형성하는 반도체 장치의 제조방법.
  14. 제 1 항에 있어서,
    상기 실링 절연막은 실리콘 계열의 절연막으로 형성되는 반도체 장치의 제조방법.
  15. 제 1 항에 있어서,
    상기 실링 절연막은 SiO2, SixNy, SixOyNz,HfO2, Al2O3, ZrO2, HfON, HfSiO, HfSiON, AlON, ZrON, ZrSiO, ZrSiON, TiO2, TiON 및 TaxOy 중 적어도 어느 하나를 포함하는 반도체 장치의 제조방법.
  16. 슬릿에 의해 관통되고, 층간 공간을 사이에 두고 이격되어 적층된 층간 절연막들을 형성하는 단계;
    상기 층간 공간을 채우는 도전막을 제1 온도에서 증착하는 단계;
    상기 도전막이 상기 층간 공간에 한하여 도전패턴으로서 잔류하도록, 상기 슬릿 내부의 상기 도전막의 일부를 식각 공정으로 제거하는 단계;
    상기 도전패턴 내에 잔류된 제1 부산물을 상기 제1 온도보다 높은 제2 온도에서 소스가스와 반응시켜 가스 상태의 제2 부산물을 형성하는 단계; 및
    상기 제2 부산물을 배기하는 단계를 포함하는 반도체 장치의 제조방법.
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