KR102542186B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 화소들 간 킥백 전압의 편차를 줄일 수 있는 표시 장치에 관한 것으로, 복수의 화소들을 포함하며; 적어도 하나의 화소는, 제 1 게이트 라인, 제 2 게이트 라인, 제 1 데이터 라인 및 제 2 데이터 라인에 의해 정의된 화소 영역에 위치한 화소 전극; 제 1 게이트 라인, 제 1 데이터 라인 및 화소 전극에 접속된 스위칭 소자; 화소 전극에 인접한 유지 전극; 및 유지 전극에 연결되고, 제 1 게이트 라인 및 제 2 게이트 라인 중 적어도 하나와 중첩하고, 적어도 일부가 중첩된 게이트 라인과 실질적으로 평행한 유지 전극 연결부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 화소들 간 킥백 전압 편차를 줄일 수 있는 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
본 발명은 화소들 간 킥백 전압 편차를 줄일 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 복수의 화소들을 포함하며; 적어도 하나의 화소는, 제 1 게이트 라인, 제 2 게이트 라인, 제 1 데이터 라인 및 제 2 데이터 라인에 의해 정의된 화소 영역에 위치한 화소 전극; 제 1 게이트 라인, 상기 제 1 데이터 라인 및 상기 화소 전극에 접속된 스위칭 소자; 화소 전극에 인접한 유지 전극; 및 유지 전극에 연결되고, 제 1 게이트 라인 및 제 2 게이트 라인 중 적어도 하나와 중첩하고, 적어도 일부가 그 중첩된 게이트 라인과 실질적으로 평행한 유지 전극 연결부를 포함한다.
유지 전극 연결부는, 제 1 데이터 라인과 화소 전극 사이에 위치하며, 유지 전극에 연결된 제 1 연결부; 제 1 게이트 라인과 중첩하는 제 2 연결부; 제 2 게이트 라인과 중첩하는 제 3 연결부; 및 제 2 데이터 라인과 중첩하는 제 4 연결부를 포함한다.
제 4 연결부는 실질적으로 제 2 데이터 라인과 평행하다.
유지 전극 연결부는 화소 전극과 동일한 층 상에 위치한다.
각 화소의 각 유지 전극 연결부는 서로 연결된다.
유지 전극은 제 1 및 제 2 게이트 라인들 중 제 2 게이트 라인에 더 근접한 제 1 유지 전극부를 포함한다.
제 1 유지 전극부의 일측 단부는 유지 연결 전극에 연결된다.
제 1 유지 전극부는 제 2 게이트 라인과 마주보는 화소 전극의 한 변을 따라 위치한다.
유지 전극은, 제 1 유지 전극부의 일측 단부로부터 제 1 게이트 라인을 향해 연장된 제 2 유지 전극부; 제 1 유지 전극부의 타측 단부로부터 제 1 게이트 라인을 향해 연장된 제 3 유지 전극부; 및 일측 단부와 타측 단부 사이의 제 1 유지 전극부로부터 제 1 게이트 라인을 향해 연장된 제 4 유지 전극부 중 적어도 하나를 더 포함한다.
제 1 내지 제 4 유지 전극부들 중 적어도 하나는 화소 전극과 중첩한다.
스위칭 소자는 제 1 게이트 라인에 연결된 게이트 전극, 제 1 데이터 라인에 연결된 소스 전극 및 화소 전극에 연결된 드레인 전극을 포함한다.
스위칭 소자의 소스 전극은 U자 형상을 갖는다.
각 화소에 포함된 각 소스 전극의 볼록한 면은 동일한 방향을 향하고 있다.
제 1 데이터 라인 또는 제 2 데이터 라인을 사이에 두고 인접하여 위치한 화소들의 각 유지 전극은 서로 연결된다.
제 2 데이터 라인을 사이에 두고 인접하여 위치한 2개의 화소들 중 어느 하나의 화소에 포함된 제 3 유지 전극부와 다른 화소에 포함된 제 3 유지 전극부가 서로 연결된다.
제 1 데이터 라인을 사이에 두고 인접하여 위치한 2개의 화소들 중 어느 하나의 화소에 포함된 제 1 유지 전극부와 다른 화소에 포함된 제 3 유지 전극부가 서로 연결된다.
표시 장치는 유지 전극과 유지 전극 연결부 사이에 위치하며, 유지 전극과 유지 전극 연결부를 연결하기 위한 콘택홀을 갖는 절연막을 더 포함한다.
유지 전극 연결부는 투명한 도전 물질을 포함한다.
복수의 화소들 중 다른 화소는, 제 1 게이트 라인, 제 2 게이트 라인, 제 2 데이터 라인 및 제 3 데이터 라인에 의해 정의된 다른 화소 영역에 위치한 다른 화소 전극; 및 다른 화소 전극에 인접한 다른 유지 전극을 포함한다.
다른 유지 전극은 제 1 및 제 2 게이트 라인들 중 제 1 게이트 라인에 더 근접한 다른 제 1 유지 전극부를 포함한다.
표시 장치는 제 1 데이터 라인, 상기 제 2 데이터 라인 및 스위칭 소자 상에 위치한 차광층을 더 포함한다.
화소 전극의 변들 중 제 1 게이트 라인을 마주보는 변은 제 1 데이터 라인을 마주보는 변보다 더 긴 길이를 갖는다.
한 프레임 기간 중 제 1 게이트 라인은 제 2 게이트 라인보다 더 먼저 구동된다.
본 발명에 따른 표시 장치는 다음과 같은 효과를 제공한다.
첫째, 본 발명의 표시 장치는 화소들 간의 킥백 전압 차를 줄일 수 있다. 이에 따라, 잔상 및 무빙(moving) 세로줄과 같은 불량이 감소되어 화질이 향상될 수 있다.
둘째, 공통 전압을 공급받는 투명 재질의 유지 전극 연결부는 각 게이트 라인 상에 위치한다. 이러한 유지 전극 연결부는 그 게이트 라인 상의 차광층 부분을 대신할 수 있다. 그러므로, 화소의 개구율이 증가할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 I-I`의 선을 따라 자른 단면도이다.
도 3은 도 1의 II-II`의 선을 따라 자른 단면도이다.
도 4는 도 1에서 제 1 게이트 라인, 게이트 전극, 제 2 게이트 라인 및 유지 전극만을 따로 나타낸 도면이다.
도 5는 도 1에서 출광 영역에 위치한 화소 전극만을 따로 나타낸 도면이다.
도 6은 도 1에서 유지 전극 연결부만을 따로 나타낸 도면이다.
도 7은 복수의 화소들에서 유지 전극 연결부들 간의 연결 관계를 설명하기 위한 도면이다.
도 8은 복수의 화소들에서 유지 전극들 간의 연결 관계를 설명하기 위한 도면이다.
도 9는 차광층의 평면적인 위치를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 9를 참조로 본 발명에 따른 표시 장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 평면도이고, 도 2는 도 1의 I-I`의 선을 따라 자른 단면도이고, 그리고 도 3은 도 1의 II-II`의 선을 따라 자른 단면도이다.
본 발명에 따른 한 실시예의 표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소들을 포함한다. 각 화소는 해당 게이트 라인 및 해당 데이터 라인에 연결된다.
도 1에는 표시 장치에 구비된 복수의 화소들 중 어느 하나의 화소(PX)와 그 화소(PX)의 주변에 인접하여 배치된 게이트 라인들(GL1, GL2) 및 데이터 라인들(DL1, DL2)이 도시되어 있다.
화소(PX)는, 도 1 내지 도 3에 도시된 바와 같이, 제 1 기판(301), 스위칭 소자(TFT), 게이트 절연막(311), 보호막(320), 컬러 필터(354), 층간 절연막(356), 화소 전극(PE), 제 2 기판(302), 차광층(376), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다. 한편, 도시되지 않았지만, 화소(PX)는 제 1 편광판 및 제 2 편광판을 더 포함할 수 있다. 제 1 기판(301)과 제 2 기판(302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL)에 평행하게 배열된다. 한편, 액정 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
화소(PX)는 제 1 게이트 라인(GL1) 및 제 1 데이터 라인(DL1)에 연결된다. 예를 들어, 화소(PX)는 스위칭 소자(TFT)를 통해 제 1 게이트 라인(GL1) 및 제 1 데이터 라인(DL1)에 연결된다. 한편, 제 2 게이트 라인(GL2) 및 제 2 데이터 라인(DL2)에, 도시되지 않은 다른 화소들이 연결된다. 한 프레임 기간 중 제 1 게이트 라인(GL1)은 제 2 게이트 라인(GL2)보다 더 먼저 구동된다.
화소(PX)의 스위칭 소자(TFT) 및 화소 전극(PE)은 그 화소(PX)의 화소 영역(111)에 위치한다. 이 화소의 화소 영역(111)은 서로 인접한 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 의해 정의된 영역이다. 다시 말하여, 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 의해 둘러싸여 정의된 영역이 전술된 화소 영역(111)이다.
화소 영역(111)은 출광 영역(111a) 및 차광 영역(111b)을 포함한다. 차광 영역(111b)은 차광층(376)에 의해 가려진다. 한편, 차광층(376)은 출광 영역(111a)에 위치하지 않는다. 전술된 스위칭 소자(TFT)는 차광 영역(111b)에 위치하며, 화소 전극(PE)은 출광 영역(111a)에 위치한다.
스위칭 소자(TFT)는 반도체층(321), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 게이트 전극(GE)은 제 1 게이트 라인(GL1)에 연결되며, 소스 전극(SE)은 제 1 데이터 라인(DL1)에 연결되며, 드레인 전극(DE)은 화소 전극(PE)에 연결된다. 드레인 전극(DE)과 화소 전극(PE)은 제 1 콘택홀(H1)을 통해 서로 연결된다.
스위칭 소자(TFT)는 박막 트랜지스터(thin film transistor)일 수 있다.
게이트 전극(GE), 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2) 및 유지 전극(751)은 제 1 기판(301) 상에 위치한다.
게이트 전극(GE)은 제 1 게이트 라인(GL1)으로부터 제 2 게이트 라인(GL2)을 향해 돌출된 형상을 가질 수 있다. 게이트 전극(GE)은 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2) 사이에 위치한다. 게이트 전극(GE)은 제 1 게이트 라인(GL1)과 일체로 이루어질 수 있다.
게이트 전극(GE)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 이 게이트 전극(GE)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 전극(GE)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
도시되지 않았지만, 제 1 게이트 라인(GL1)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 제 1 게이트 라인(GL1)의 끝 부분은 이 제 1 게이트 라인(GL1)의 다른 부분보다 더 큰 면적을 가질 수 있다. 제 1 게이트 라인(GL1)은 게이트 전극(GE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 게이트 라인(GL1) 및 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 게이트 라인(GL2)은 전술된 제 1 게이트 라인(GL1)과 동일한 구조를 가질 수 있다.
유지 전극(751)은 화소 전극(PE)에 인접하여 위치한다. 유지 전극(751)은 화소 전극(PE)과 중첩할 수 있다. 유지 전극(751)은 전술된 게이트 전극(GE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 유지 전극(751) 및 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.
유지 전극(751)으로 유지 전압이 인가된다. 유지 전압은 공통 전극(330)에 인가되는 공통 전압과 동일한 전압일 수 있다. 예를 들어, 공통 전압은 유지 전극(751) 및 공통 전극(330)에 인가된다.
도 4는 도 1에서 제 1 게이트 라인(GL1), 게이트 전극(GE), 제 2 게이트 라인(GL2) 및 유지 전극(751)만을 따로 나타낸 도면이다.
유지 전극(751)은, 도 1 및 도 4에 도시된 바와 같이, 제 1 유지 전극부(751a), 제 2 유지 전극부(751b), 제 3 유지 전극부(751c) 및 제 4 유지 전극부(751d)를 포함할 수 있다.
제 1 유지 전극부(751a)는, 도 1 및 도 4에 도시된 바와 같이, 제 1 및 제 2 게이트 라인들(GL1, GL2) 중 제 2 게이트 라인(GL2)에 더 근접하여 위치한다. 다시 말하여, 도 1의 화소 전극(PE)에 인접한 게이트 라인들(GL1, GL2) 중 제 1 게이트 라인(GL1)은 그 화소 전극(PE)이 속한 화소(PX)에 연결되는 반면, 제 2 게이트 라인(GL2)은 그 화소(PX)에 연결되지 않는 바, 그 화소(PX)의 제 1 유지 전극부(751a)는 그러한 제 2 게이트 라인(GL2)에 더 근접하여 위치한다. 예를 들어, 도 4에 도시된 바와 같이, 제 1 유지 전극부(751a)와 제 2 게이트 라인(GL2) 간의 거리(d2)는 그 제 1 유지 전극부(751a)와 제 1 게이트 라인(GL1) 간의 거리(d1)보다 작다.
또한, 제 1 유지 전극부(751a)의 적어도 일부는 수평적인 관점에서 화소 전극(PE)과 제 2 게이트 라인(GL2) 사이에 위치한다.
이와 같은 제 1 유지 전극부(751a)의 위치에 따른 효과를 설명하면 다음과 같다.
화소(PX)의 스위칭 소자(TFT)는 제 1 게이트 라인(GL1)으로부터의 게이트 고전압에 의해 턴-온된다. 턴-온된 스위칭 소자(TFT)에 의해 제 1 데이터 라인(DL1)으로부터의 영상 데이터 신호(이하, 데이터 전압)가 화소 전극(PE)에 공급된다. 이후, 제 1 게이트 라인(GL1)에 게이트 저전압이 인가되어 스위칭 소자(TFT)가 턴-오프되고, 이로 인해 화소 전극(PE)에 그 데이터 전압이 저장된다. 이어서, 제 2 게이트 라인(GL2)에 게이트 고전압이 인가된 후 게이트 저전압이 인가된다. 이 제 2 게이트 라인(GL2)의 전압이 게이트 고전압에서 게이트 저전압으로 천이할 때 이 천이에 따른 커플링(coupling) 현상에 의해 화소 전극(PE)의 데이터 전압이 변동된다. 즉, 제 2 게이트 라인(GL2)과 화소 전극(PE) 간의 커플링 커패시터에 의해 킥백(kick-back) 전압이 발생되는 바, 이 킥백 전압만큼 데이터 전압의 크기가 감소한다. 전술된 제 1 유지 전극부(751a)는 그 커플링 커패시터의 용량을 줄여 킥백 전압을 감소시킴으로써 데이터 전압의 변동량을 최소화한다.
제 1 유지 전극부(751a)는, 도 1에 도시된 바와 같이, 제 2 게이트 라인(GL)과 마주보는 화소 전극(PE)의 한 변을 따라 위치한다. 예를 들어, 화소 전극(PE)에 포함된 변들 중 제 1 게이트 라인(GL1)과 마주보는 변을 그 화소 전극(PE)의 제 1 변으로 정의하고, 제 2 게이트 라인(GL2)과 마주보는 변을 그 화소 전극(PE)의 제 2 변으로 정의할 때, 제 1 유지 전극부(751a)는 그 화소 전극(PE)의 제 2 변을 따라 위치한다. 제 1 유지 전극부(751a)는 그 화소 전극(PE)의 제 1 변보다 더 길거나 또는 그 제 1 변과 동일한 길이를 가질 수 있다.
제 1 유지 전극부(751a)는 화소 전극(PE)의 제 2 변을 중첩할 수 있다.
제 1 유지 전극부(751a)의 일측 단부는 유지 전극 연결부(888)에 연결된다. 제 1 유지 전극부(751a)와 유지 전극 연결부(888)는 제 2 콘택홀(H2)을 통해 전기적으로 연결된다.
제 2 유지 전극부(751b)는 제 1 유지 전극부(751a)의 일측 단부로부터 제 1 게이트 라인(GL1)을 향해 연장된다. 제 2 유지 전극부(751b)는 드레인 전극(DE)과 화소 전극(PE) 간의 연결부와 중첩될 수 있다. 예를 들어, 제 2 유지 전극부(751b)는 제 1 콘택홀(H1)과 중첩될 수 있다. 제 2 유지 전극부(751b)는 불량 화소를 암점화하는데 사용될 수 있다. 예를 들어, 제 1 콘택홀(H1)에 레이저(laser)가 조사되면, 제 2 유지 전극부(751b) 및 화소 전극(PE)이 서로 연결된다. 이에 따라, 제 2 유지 전극부(751b)로부터의 유지 전압이 화소 전극(PE)으로 인가될 수 있다. 이와 같은 경우, 화소 전극(PE)과 공통 전극(330) 간에 등전위가 형성되므로, 이 화소(PX)는 자신에게 인가되는 데이터 신호에 관계없이 항상 블랙 영상을 표시한다. 즉, 화소(PX)는 암점화된다. 한편, 전술된 레이저 조사에 의해 드레인 전극(DE)도 제 2 유지 전극부(751b)에 연결될 수 있다.
제 3 유지 전극부(751c)는 제 1 유지 전극부(751a)의 타측 단부로부터 제 1 게이트 라인(GL1)을 향해 연장된다.
제 4 유지 전극부(751d)는 제 1 유지 전극부(751a)의 일측 단부와 제 1 유지 전극부(751a)의 타측 단부 사이의 제 1 유지 전극부(751a)로부터 제 1 게이트 라인(GL1)을 향해 연장된다.
게이트 절연막(311)은, 도 2 및 도 3에 도시된 바와 같이, 제 1 기판(301), 게이트 전극(GE), 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2) 및 유지 전극(751) 상에 위치한다. 이때, 게이트 절연막(311)은 그 게이트 전극(GE), 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2) 및 유지 전극(751)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 도 3에 도시된 바와 같이, 게이트 절연막(311)은 유지 전극(751)에 대응되게 위치한 홀(hole)을 갖는다.
게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
반도체층(321)은, 도 2에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 반도체층(321)은, 도 2에 도시된 바와 같이, 게이트 전극(GE)의 적어도 일부와 중첩한다.
반도체층(321)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다. 또한, 반도체층(321)은 다결정 규소 및 IGZO(Indium-Galuim-Zinc Oxide), IZTO(Indium Zinc Tin Oxide)와 같은 산화물 반도체 중 어느 하나로 만들어질 수 있다.
소스 전극(SE)은 게이트 절연막(311) 및 반도체층(321) 상에 위치한다. 소스 전극(SE)은 반도체층(321) 및 게이트 전극(GE)과 중첩한다. 소스 전극(SE)은 제 1 데이터 라인(DL)으로부터 게이트 전극(GE1)을 향해 돌출된 형상을 가질 수 있다. 소스 전극(SE)은 제 1 데이터 라인(DL1)과 일체로 이루어질 수 있다. 도시되지 않았지만, 소스 전극(SE)은 제 1 데이터 라인(DL1)의 일부일 수도 있다.
소스 전극(SE)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 1에는 U자 형상을 갖는 소스 전극(SE)이 도시되어 있는 바, 소스 전극(SE)의 볼록한 면은 그 화소의 하측에 위치한 게이트 라인(GL2)을 향하고 있다.
소스 전극(SE)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 소스 전극(SE)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 소스 전극(SE)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제 1 데이터 라인(DL1)은, 도 3에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 도시되지 않았지만, 제 1 데이터 라인(DL1)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
제 1 데이터 라인(DL1)은 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)과 교차한다. 제 1 데이터 라인(DL1)과 제 1 게이트 라인(GL1)이 교차하는 곳에서 제 1 게이트 라인(GL1)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 또한, 제 1 데이터 라인(DL1)과 제 1 게이트 라인(GL1)이 교차하는 곳에서 제 1 데이터 라인(DL1)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다.
마찬가지로, 제 2 데이터 라인(DL2)은 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)과 교차한다. 제 2 데이터 라인(DL2)과 제 1 게이트 라인(GL1)이 교차하는 곳에서 제 1 게이트 라인(GL1)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 또한, 제 2 데이터 라인(DL2)과 제 1 게이트 라인(GL1)이 교차하는 곳에서 제 2 데이터 라인(DL2)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 이에 따라, 각 데이터 라인(DL1, DL2)과 각 게이트 라인(GL1, GL2) 간의 기생 커패시턴스의 크기가 줄어들 수 있다.
드레인 전극(DE)은 소스 전극(SE)으로부터 소정 간격 이격되어 게이트 절연막(311) 및 반도체층(321) 상에 위치한다. 드레인 전극(DE)은 반도체층(321) 및 게이트 전극(GE)과 중첩한다. 드레인 전극(DE)과 소스 전극(SE) 사이에 스위칭 소자의 채널 영역이 위치한다. 드레인 전극(DE)은 화소 전극(PE)에 연결된다. 예를 들어, 드레인 전극(DE)은 화소 전극(PE)으로부터 드레인 전극(DE) 상으로 연장된 화소 전극(PE)의 연장부(144)와 연결된다. 이때, 드레인 전극(DE)과 연장부(144)는 제 1 콘택홀(H1)을 통해 전기적으로 연결된다.
드레인 전극(DE)은 전술된 소스 전극(SE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 드레인 전극(DE)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 저항성 접촉층(321a)은 반도체층(321)과 소스 전극(SE) 사이에 위치한다. 제 1 저항성 접촉층(321a)은 반도체층(321)과 소스 전극(SE) 간의 계면 저항을 낮춘다.
제 1 저항성 접촉층(321a)은 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 2 저항성 접촉층(321b)은 반도체층(321)과 드레인 전극(DE) 사이에 위치한다. 제 2 저항성 접촉층(321b)은 반도체층(321)과 드레인 전극(DE) 간의 계면 저항을 낮춘다. 제 2 저항성 접촉층(321b)은 전술된 제 1 저항성 접촉층(321a)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 저항성 접촉층(321b)과 제 1 저항성 접촉층(321a)은 동일한 공정으로 동시에 만들어질 수 있다.
도시되지 않았지만, 반도체층(321)은 게이트 절연막(311)과 소스 전극(SE) 사이에 더 위치할 수 있다. 또한, 반도체층(321)은 게이트 절연막(311)과 드레인 전극(DE) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 소스 전극(SE) 사이에 위치한 반도체층을 제 1 추가 반도체층으로 정의하고, 게이트 절연막(311)과 드레인 전극(DE) 사이에 위치한 반도체층을 제 2 추가 반도체층으로 정의한다. 이때, 전술된 제 1 저항성 접촉층(321a)은 제 1 추가 반도체층과 소스 전극(SE) 사이에 더 위치할 수 있으며, 전술된 제 2 저항성 접촉층(321b)은 제 2 추가 반도체층과 드레인 전극(DE) 사이에 더 위치할 수 있다.
또한, 도시되지 않았지만, 반도체층(321)은 게이트 절연막(311)과 각 데이터 라인(DL1, DL2) 사이에 더 위치할 수 있다. 예를 들어, 반도체층(321)은 게이트 절연막(311)과 제 1 데이터 라인(DL1) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 제 1 데이터 라인(DL1) 사이에 위치한 반도체층을 제 3 추가 반도체층으로 정의하자. 이때, 전술된 제 1 저항성 접촉층(321a)은 제 3 추가 반도체층과 제 1 데이터 라인(DL1) 사이에 더 위치할 수 있다.
보호막(320)은, 도 2 및 도 3에 도시된 바와 같이, 각 데이터 라인(DL1, DL2), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(311) 상에 위치한다. 이때, 보호막(320)은 각 데이터 라인(DL1, DL2), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 보호막(320)은 드레인 전극(DE) 상에 위치한 제 1 홀 및 게이트 절연막(311)의 홀 상 위치한 제 2 홀을 갖는다. 보호막(320)의 제 2 홀은 게이트 절연막(311)의 홀보다 더 크다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(320)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(321) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
컬러 필터(354)는, 도 2 및 도 3에 도시된 바와 같이, 보호막(320) 상에 위치한다. 컬러 필터(354)는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 및 백색 컬러 필터 중 어느 하나일 수 있다. 컬러 필터(354)는 화소 영역(111)에 배치되는 바, 이때 컬러 필터(354)의 가장자리는 각 게이트 라인(GL1, GL2) 및 각 데이터 라인(DL1, DL2)과 중첩한다. 컬러 필터(354)는 보호막(320)의 제 1 홀 상에 위치한 제 1 홀 및 보호막(320)의 제 2 홀 상에 위치한 제 2 홀을 갖는다. 컬러 필터(354)의 제 1 홀은 보호막(320)의 제 1 홀보다 더 크며, 컬러 필터(354)의 제 2 홀은 보호막(320)의 제 2 홀보다 더 크다.
컬러 필터(354)는 감광성 유기 물질로 이루어질 수 있다.
층간 절연막(356)은 컬러 필터(354) 상에 위치한다. 층간 절연막(356)은 컬러 필터(354)를 포함한 제 1 기판(301)의 전면에 위치할 수 있다.
층간 절연막(356)은 낮은 유전 상수를 갖는 유기막으로 이루어질 수 있다. 예를 들어, 층간 절연막(356)은 보호막(320)보다 더 낮은 유전 상수를 갖는 감광성 유기막으로 이루어질 수 있다. 층간 절연막(356)은 컬러 필터(354)의 제 1 홀 상에 위치한 제 1 홀 및 컬러 필터(354)의 제 2 홀 상에 위치한 제 2 홀을 갖는다. 층간 절연막(356)의 제 1 홀은 컬러 필터(354)의 제 1 홀보다 더 크며, 층간 절연막(356)의 제 2 홀은 컬러 필터(354)의 제 2 홀보다 더 크다.
제 1 콘택홀(H1)은 전술된 보호막(320)의 제 1 홀, 컬러 필터(354)의 제 1 홀 및 층간 절연막(356)의 제 1 홀을 포함한다. 제 1 콘택홀(H1)을 통해 드레인 전극(DE)의 일부가 노출된다. 여기서, 제 1 콘택홀(H1)의 홀들은 상측에 위치할수록 더 큰 크기를 갖는 바, 이에 따라 제 1 콘택홀(H1)의 내벽에 위치한 연장부(144)는 복수의 만곡부들을 가질 수 있다. 이에 따라 긴 깊이를 갖는 제 1 콘택홀(H1)내에서 연장부(144)의 손상이 방지될 수 있다. 예를 들어, 연장부(144)의 절단 등이 방지될 수 있다.
제 2 콘택홀(H2)은 전술된 게이트 절연막(311)의 홀, 보호막(320)의 제 2 홀, 컬러 필터(354)의 제 2 홀 및 층간 절연막(356)의 제 2 홀을 포함한다. 제 2 콘택홀(H2)을 통해 유지 전극(751)의 일부가 노출된다. 여기서, 제 2 콘택홀(H2)의 홀들은 상측에 위치할수록 더 큰 크기를 갖는 바, 이에 따라 제 2 콘택홀(H2)의 내벽에 위치한 유지 전극 연결부(888)는 복수의 만곡부들을 가질 수 있다. 이에 따라 긴 깊이를 갖는 제 2 콘택홀(H2)내에서 유지 전극 연결부(888)의 손상이 방지될 수 있다. 예를 들어, 유지 전극 연결부(888)의 절단 등이 방지될 수 있다.
화소 전극(PE) 및 이의 연장부(144)는 층간 절연막(356) 상에 위치한다. 화소 전극(PE)은 드레인 전극(DE)에 연결된다. 구체적으로, 화소 전극(PE)의 연장부(144)는 제 1 콘택홀(H1)을 통해 드레인 전극(DE)에 연결된다.
화소 전극(PE)의 변들 중 게이트 라인을 마주보는 변은 데이터 라인을 마주보는 변보다 더 긴 길이를 갖는다. 예를 들어, 화소 전극(PE)에 포함된 4개의 변들 중 제 1 게이트 라인(GL1)을 마주보는 변은 제 1 데이터 라인(DL1)을 마주보는 변보다 더 긴 길이를 갖는다.
화소 전극(PE)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있다. IZO 역시 다결정 또는 단결정의 물질일 수 있다. 이와 달리, IZO는 비정질(amorphous) 물질일 수 있다.
도 5는 도 1에서 출광 영역(111a)에 위치한 화소 전극(PE)만을 따로 나타낸 도면이다.
화소 전극(PE)은, 도 5에 도시된 바와 같이, 줄기 전극(613) 및 복수의 가지 전극들(601a, 601b, 601c, 601d)을 포함한다. 줄기 전극(613)과 가지 전극들(601a, 601b, 601c, 601d)은 일체로 구성될 수 있다.
줄기 전극(613)은 출광 영역(111a)을 복수의 도메인(domain)들로 분할한다. 예를 들어, 줄기 전극(613)은 서로 교차하는 수직부(611) 및 수평부(612)를 포함한다. 수직부(611)는 출광 영역(111a)을 2개의 도메인들로 분할하며, 그리고 수평부(612)는 그 분할된 2개의 도메인들 각각을 또 다른 2개의 더 작은 도메인들로 분할한다. 수직부(611) 및 수평부(612)로 구성된 줄기 전극(613)에 의해 화소 영역(P)은 4개의 도메인들(A, B, C, D)로 나뉜다.
가지 전극들은 줄기 전극(613)에서 서로 다른 방향으로 연장된 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)을 포함한다. 즉, 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)은 줄기 전극(613)에서 각 도메인(A, B, C, D) 내로 연장된다. 예를 들어, 제 1 가지 전극(601a)은 제 1 도메인(A)에 위치하고, 제 2 가지 전극(601b)은 제 2 도메인(B)에 위치하고, 제 3 가지 전극(601c)은 제 3 도메인(C)에 위치하고, 그리고 제 4 가지 전극(601d)은 제 4 도메인(D)에 위치한다.
수직부(611)에 대하여 제 1 가지 전극(601a)과 제 2 가지 전극(601b)은 서로 대칭적인 형태를 이루며, 수직부(611)에 대하여 제 3 가지 전극(601c)과 제 4 가지 전극(601d)은 서로 대칭적인 형태를 이룬다. 또한, 수평부(612)에 대하여 제 1 가지 전극(601a)과 제 4 가지 전극(601d)은 서로 대칭적인 형태를 이루며, 수평부(612)에 대하여 제 2 가지 전극(601b)과 제 3 가지 전극(601c)은 서로 대칭적인 형태를 이룬다.
제 1 도메인(A)에 제 1 가지 전극(601a)이 복수로 구비될 수 있는 바, 이때 복수의 제 1 가지 전극(601a)들은 서로 평행하게 배열된다. 여기서, 제 1 가지 전극(601a)들 중 일부 가지 전극들은, 제 1 도메인(A)과 접하는 수직부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 1 가지 전극(601a)들 중 나머지 가지 전극들은 제 1 도메인(A)에 위치한 수평부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 2 도메인(B)에 제 2 가지 전극(601b)이 복수로 구비될 수 있는 바, 이때 복수의 제 2 가지 전극(601b)들은 서로 평행하게 배열된다. 여기서, 제 2 가지 전극(601b)들 중 일부 가지 전극들은, 제 2 도메인(B)에 위치한 수직부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 2 가지 전극(601b)들 중 나머지 가지 전극들은 제 2 도메인(B)에 위치한 수평부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 3 도메인(C)에 제 3 가지 전극(601c)이 복수로 구비될 수 있는 바, 이때 복수의 제 3 가지 전극(601c)들은 서로 평행하게 배열된다. 여기서, 제 3 가지 전극(601c)들 중 일부 가지 전극들은, 제 3 도메인(C)과 접하는 수직부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 3 가지 전극(601c)들 중 나머지 가지 전극들은 제 3 도메인(C)에 위치한 수평부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 4 도메인(D)에 제 4 가지 전극(601d)이 복수로 구비될 수 있는 바, 이때 복수의 제 4 가지 전극(601d)들은 서로 평행하게 배열된다. 여기서, 제 4 가지 전극(601d)들 중 일부 가지 전극들은, 제 4 도메인(D)에 위치한 수직부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 4 가지 전극(601d)들 중 나머지 가지 전극들은 제 4 도메인(D)에 위치한 수평부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
한편, 전술된 줄기 전극(613)은 제 1 연결 라인(614a) 및 제 2 연결 라인(614b)을 더 포함할 수 있다. 제 1 연결 라인(614a)은 수직부(611)의 일측 끝단에 연결되며, 제 2 연결 라인(614b)은 수직부(611)의 타측 끝단에 연결된다. 제 1 연결 라인(614a) 및 제 2 연결 라인(614b)은 수평부(612)에 평행하게 배열될 수 있다. 제 1 연결 라인(614a) 및 제 2 연결 라인(614b)은 줄기 전극(613)과 일체로 구성될 수 있다.
제 1 가지 전극(601a)들 중 적어도 하나의 단부 및 제 2 가지 전극(601b)들 중 적어도 하나의 단부는 각각 제 1 연결 라인(614a)에 연결되며, 제 3 가지 전극(601c)들 중 적어도 하나의 단부 및 제 4 가지 전극(601d)들 중 적어도 하나의 단부는 각각 제 2 연결 라인(614b)에 연결될 수 있다.
또한, 도시되지 않았지만, 제 1 가지 전극(601a)들 중 적어도 하나의 단부 및 제 4 가지 전극(601d)들 중 적어도 하나의 단부는 각각 다른 연결 라인(도시되지 않음)에 연결되며, 제 2 가지 전극(601b)들 중 적어도 하나의 단부 및 제 3 가지 전극(601c)들 중 적어도 하나의 단부는 각각 또 다른 연결 라인에 연결될 수 있다. 여기서, 다른 연결 라인 및 또 다른 연결 라인은 수평부(612)의 일측 단부 및 타측 단부에 각각 연결될 수 있다.
한편, 화소 전극(PE)은 수평부(612)의 일측 단부 및 타측 단부에 각각 위치한 제 1 보상 패턴(931) 및 제 2 보상 패턴(932)을 더 포함할 수 있다.
제 1 보상 패턴(931)은 수평부(612)의 일측 단부로부터 연장되어 제 2 유지 전극부(751b)와 중첩한다.
제 2 보상 패턴(932)은 수평부(612)의 타측 단부로부터 연장되어 제 3 유지 전극부(751c)와 중첩한다.
제 1 보상 패턴(931) 및 제 2 보상 패턴(932)은 마스크 오정렬에 의한 화소 전극(PE)과 유지 전극(751) 간의 중첩 면적의 변동률에 따른 화소들(180도 반전된 형태를 갖는 화소들) 간 기생 커패시턴스의 편차를 최소화한다. 예를 들어, 마스크 오정렬에 의해 화소(PX)의 화소 전극(PE)이 정상적인 위치로부터 우측으로 더 이동될 경우 제 1 보상 패턴(931)과 제 2 유지 전극부(751b) 간의 중첩 면적은 감소하는 반면, 제 2 보상 패턴(932)과 제 3 유지 전극부(751c) 간의 중첩 면적은 증가한다. 이때, 이 화소(PX)에 대하여 180도 반전된 구조의 다른 화소(예를 들어, 도 7에서 제 2 화소(PX2))의 경우, 그러한 마스크의 오정렬에 의해 그 화소의 제 1 보상 패턴과 제 2 유지 전극부 간의 중첩 면적은 증가하는 반면, 제 2 보상 패턴과 제 3 유지 전극부 간의 중첩 면적은 감소한다. 따라서, 각 화소에서의 화소 전극(PE)과 유지 전극(751) 간의 총 중첩 면적은 거의 동일하게 유지될 수 있다.
화소 전극(PE)의 연장부(144)는 제 1 보상 패턴(931)으로부터 연장될 수 있다. 다시 말하여, 전술된 연장부(144)는 화소 전극(PE) 또는 제 1 보상 패턴(931)으로부터 연장될 수 있다.
연장부(144), 제 1 보상 패턴(931) 및 제 2 보상 패턴(932)은 전술된 화소 전극(PE)과 동일한 물질 및 구조를 가질 수 있다. 화소 전극(PE), 연장부(144), 제 1 보상 패턴(931) 및 제 2 보상 패턴(932) 은 동일한 공정으로 동시에 만들어질 수 있다.
유지 전극 연결부(888)는 층간 절연막(356) 상에 위치한다. 유지 전극 연결부(888)는 유지 전극(751)에 연결된다. 유지 전극 연결부(888)는 각 게이트 라인(GL1, GL2)을 중첩한다. 또한, 유지 전극 연결부(888)는 각 데이터 라인(DL1, DL2)을 더 중첩할 수 있다. 유지 전극 연결부(888)는 전술된 화소 전극(PE)과 동일한 물질 및 구조를 가질 수 있다. 유지 전극 연결부(888) 및 화소 전극(PE)은 동일한 공정으로 동시에 만들어질 수 있다.
도 6은 도 1에서 유지 전극 연결부(888)만을 따로 나타낸 도면이다.
유지 전극 연결부(888)는, 도 6에 도시된 바와 같이, 제 1 연결부(888a), 제 2 연결부(888b), 제 3 연결부(888c) 및 제 4 연결부(888d)를 포함한다. 유지 전극 연결부(888)와 화소 전극(PE)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 연결부(888a)는 제 1 데이터 라인(DL1)과 화소 전극(PE) 사이에 위치한다. 제 1 연결부(888a)는 유지 전극(751)에 연결된다. 예를 들어, 제 1 연결부(888a)는 제 1 유지 전극부(751a)의 일측 단부에 연결된다. 도 1에 도시된 바와 같이, 제 1 연결부(888a)는 게이트 전극(GE), 소스 전극(SE) 및 반도체층(321)을 중첩할 수 있다.
제 2 연결부(888b)는 제 1 게이트 라인(GL1) 상에 위치한다. 제 2 연결부(888b)는 제 1 게이트 라인(GL1)을 따라 위치한다. 예를 들어, 제 2 연결부(888b)는 제 1 게이트 라인(GL1)의 가장자리를 중첩하며 그 가장자리를 따라 위치한다. 도시되지 않았지만, 제 2 연결부(888b)는 화소 전극(PE)의 가장자리를 더 중첩할 수도 있다. 제 2 연결부(888b)는 실질적으로 제 1 게이트 라인(GL1)과 평행하다.
제 3 연결부(888c)는 제 2 게이트 라인(GL2) 상에 위치한다. 제 3 연결부(888c)는 제 2 게이트 라인(GL2)을 따라 위치한다. 예를 들어, 제 3 연결부(888c)는 제 2 게이트 라인(GL2)의 가장자리를 중첩하며 그 가장자리를 따라 위치한다. 제 3 연결부(888c)는 화소 전극(PE)의 가장자리를 더 중첩할 수도 있다. 제 3 연결부(888c)는 실질적으로 제 2 게이트 라인(GL2)과 평행하다.
제 4 연결부(888d)는 제 2 데이터 라인(DL2) 상에 위치한다. 예를 들어, 제 4 연결부(888d)는 제 2 데이터 라인(DL2)의 가장자리를 중첩하며 그 가장자리를 따라 위치한다. 도시되지 않았지만, 제 4 연결부(888d)는 화소 전극(PE)의 가장자리를 더 중첩할 수도 있다. 제 4 연결부(888d)는 실질적으로 제 2 데이터 라인(DL2)과 평행하다.
전술된 제 2 내지 제 4 연결부들(888b, 888c, 888d)을 포함하는 구조물은, 도 1 및 도 6에 도시된 바와 같이, U자 형상을 가질 수 있다. 구체적으로, 제 2 내지 제 4 연결부들(888b, 888c, 888d)을 포함하는 구조물은 U자가 좌측 또는 우측 방향으로 90도 회전되었을 때의 형상을 가질 수 있다.
각 게이트 라인(GL1, GL2) 상에 위치한 투명 재질의 제 2 연결부(888b) 및 제 3 연결부(888c)는 전술된 공통 전압을 공급받는다. 제 2 연결부(888b) 및 제 3 연결부(888c)는 각 게이트 라인(GL1, GL2)과 화소 전극(PE) 간에 전계가 형성되는 것을 방지한다. 또한, 동일한 공통 전압을 공급받는 제 2 연결부(888b)와 공통 전극 간에 등전위가 형성되며, 제 3 연결부(888c)와 공통 전극(330) 간에 등전위가 형성되므로, 제 2 연결부(888b) 및 제 3 연결부(888c)와 공통 전극 사이에 위치한 액정층(333)을 통과한 광은 제 2 편광판에 의해 차단된다. 따라서, 각 게이트 라인(GL1, GL2)에 대응되는 부분에서의 빛샘이 방지된다. 게다가, 제 2 연결부(888b) 및 제 3 연결부(888c)가 각 게이트 라인(GL1, GL2) 상의 차광층(376) 부분을 대신할 수 있으므로, 이러한 제 2 연결부(888b) 및 제 3 연결부(888c)가 사용될 경우 각 게이트 라인(GL1, GL2) 상의 차광층(376) 부분은 제거될 수 있다. 그러므로, 제 2 연결부(888b) 및 제 3 연결부(888c)를 포함하는 유지 전극 연결부(888)가 사용될 경우 화소의 개구율이 더욱 증가할 수 있다.
한편, 각 데이터 라인(DL1, DL2) 상에 위치한 투명 재질의 제 4 연결부(888d)는 전술된 공통 전압을 공급받는다. 따라서, 제 4 연결부(888d)가 사용될 경우, 위와 같은 원리에 따라, 각 데이터 라인(DL1, DL2) 상의 차광층(376) 부분은 제거될 수 있다.
액정층(333)은 액정 분자들을 포함하는 바, 이 액정 분자들은 음의 유전율을 가지며 수직 배향된 액정 분자일 수 있다.
도 7은 복수의 화소들에서 유지 전극 연결부들 간의 연결 관계를 설명하기 위한 도면이다.
도 7에는 제 1 내지 제 5 게이트 라인들(GL1 내지 GL5), 제 1 내지 제 3 데이터 라인들(DL1 내지 DL3), 제 1 내지 제 8 화소들(PX1 내지 PX8)이 도시되어 있다.
제 1 화소(PX1)는 제 1 게이트 라인(GL1) 및 제 1 데이터 라인(DL1)에 연결된다. 제 1 화소(PX1)의 화소 전극(PE1) 및 스위칭 소자(TFT1)는 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 의해 둘러싸인 화소 영역(111)에 위치한다. 제 1 화소(PX1)는 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2) 및 제 2 데이터 라인(DL2)과 중첩하는 유지 전극 연결부(888_1; 이하, 제 1 유지 전극 연결부)를 포함한다. 제 1 화소(PX1)는 전술된 화소(PX)와 실질적으로 동일하다. 제 1 화소(PX1)의 컬러 필터는 적색 컬러 필터일 수 있다.
제 2 화소(PX2)는 제 2 게이트 라인(GL2) 및 제 3 데이터 라인(DL3)에 연결된다. 제 2 화소(PX2)의 화소 전극 및 스위칭 소자는 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 2 데이터 라인(DL2) 및 제 3 데이터 라인(DL3)에 의해 둘러싸인 화소 영역에 위치한다. 제 2 화소(PX2)는 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2) 및 제 2 데이터 라인(DL2)과 중첩하는 유지 전극 연결부(888_2; 이하, 제 2 유지 전극 연결부)를 포함한다. 제 2 화소(PX2)의 컬러 필터는 청색 컬러 필터일 수 있다.
제 3 화소(PX3)는 제 3 게이트 라인(GL3) 및 제 1 데이터 라인(DL1)에 연결된다. 제 3 화소(PX3)의 화소 전극 및 스위칭 소자는 제 2 게이트 라인(GL2), 제 3 게이트 라인(GL3), 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 의해 둘러싸인 화소 영역에 위치한다. 제 3 화소(PX3)는 제 2 게이트 라인(GL2), 제 3 게이트 라인(GL3) 및 제 2 데이터 라인(DL2)과 중첩하는 유지 전극 연결부(888_3; 이하, 제 3 유지 전극 연결부)를 포함한다. 제 3 화소(PX3)의 컬러 필터는 녹색 컬러 필터일 수 있다.
제 4 화소(PX4)는 제 2 게이트 라인(GL2) 및 제 2 데이터 라인(DL2)에 연결된다. 제 4 화소(PX4)의 화소 전극 및 스위칭 소자는 제 2 게이트 라인(GL2), 제 3 게이트 라인(GL3), 제 2 데이터 라인(DL2) 및 제 3 데이터 라인(DL3)에 의해 둘러싸인 화소 영역에 위치한다. 제 4 화소(PX4)는 제 2 게이트 라인(GL2), 제 3 게이트 라인(GL3) 및 제 3 데이터 라인(DL3)과 중첩하는 유지 전극 연결부(888_4; 이하, 제 4 유지 전극 연결부)를 포함한다. 제 4 화소(PX4)의 컬러 필터는 백색(화이트) 컬러 필터일 수 있다.
제 5 화소(PX5)는 제 3 게이트 라인(GL3) 및 제 2 데이터 라인(DL2)에 연결된다. 제 5 화소(PX5)의 화소 전극 및 스위칭 소자는 제 3 게이트 라인(GL3), 제 4 게이트 라인(GL4), 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 의해 둘러싸인 화소 영역에 위치한다. 제 5 화소(PX5)는 제 3 게이트 라인(GL3), 제 4 게이트 라인(GL4) 및 제 1 데이터 라인(DL1)과 중첩하는 유지 전극 연결부(888_5; 이하, 제 5 유지 전극 연결부)를 포함한다. 제 5 화소(PX5)의 컬러 필터는 청색 컬러 필터일 수 있다.
제 6 화소(PX6)는 제 4 게이트 라인(GL4) 및 제 3 데이터 라인(DL3)에 연결된다. 제 6 화소(PX6)의 화소 전극 및 스위칭 소자는 제 3 게이트 라인(GL3), 제 4 게이트 라인(GL4), 제 2 데이터 라인(DL2) 및 제 3 데이터 라인(DL3)에 의해 둘러싸인 화소 영역에 위치한다. 제 6 화소(PX6)는 제 3 게이트 라인(GL3), 제 4 게이트 라인(GL4) 및 제 2 데이터 라인(DL2)과 중첩하는 유지 전극 연결부(888_6; 이하, 제 6 유지 전극 연결부)를 포함한다. 제 6 화소(PX6)의 컬러 필터는 적색 컬러 필터일 수 있다.
제 7 화소(PX7)는 제 5 게이트 라인(GL5) 및 제 1 데이터 라인(DL1)에 연결된다. 제 7 화소(PX7)의 화소 전극 및 스위칭 소자는 제 4 게이트 라인(GL4), 제 5 게이트 라인(GL5), 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)에 의해 둘러싸인 화소 영역에 위치한다. 제 7 화소(PX7)는 제 4 게이트 라인(GL4), 제 5 게이트 라인(GL5) 및 제 2 데이터 라인(DL2)과 중첩하는 유지 전극 연결부(888_7; 이하, 제 7 유지 전극 연결부)를 포함한다. 제 7 화소(PX7)의 컬러 필터는 백색(화이트) 컬러 필터일 수 있다.
제 8 화소(PX8)는 제 4 게이트 라인(GL4) 및 제 2 데이터 라인(DL2)에 연결된다. 제 8 화소(PX8)의 화소 전극 및 스위칭 소자는 제 4 게이트 라인(GL4), 제 5 게이트 라인(GL5), 제 2 데이터 라인(DL2) 및 제 3 데이터 라인(DL3)에 의해 둘러싸인 화소 영역에 위치한다. 제 8 화소(PX8)는 제 4 게이트 라인(GL4), 제 5 게이트 라인(GL5) 및 제 3 데이터 라인(DL3)과 중첩하는 유지 전극 연결부(888_8; 이하, 제 8 유지 전극 연결부)를 포함한다. 제 8 화소(PX8)의 컬러 필터는 녹색 컬러 필터일 수 있다.
도 7에 도시된 바와 같이, 인접한 화소의 유지 전극 연결부는 서로 연결될 수 있다. 예를 들어, 제 4 유지 전극 연결부(888_4)는 제 2 유지 전극 연결부(888_2), 제 3 유지 전극 연결부(888_3) 및 제 6 유지 전극 연결부(888_6)에 연결될 수 있다. 도시되지 않았지만, 제 4 화소(PX4)의 우측에 위치한 다른 화소의 유지 전극 연결부는 제 4 유지 전극 연결부(888_4)에 연결된다.
제 1 화소(PX1)와 제 2 화소(PX2)는 서로 다른 게이트 라인에 연결된다. 예를 들어, 제 1 화소(PX1)의 스위칭 소자(TFT1; 이하, 제 1 스위칭 소자)는 제 1 게이트 라인(GL1)에 연결되며, 제 2 화소(PX2)의 스위칭 소자(TFT2; 이하, 제 2 스위칭 소자)는 제 2 게이트 라인(GL2)에 연결된다. 또한, 제 1 화소(PX1)의 제 1 유지 전극부(751a-1; 이하, 제 1-1 유지 전극부)는 2개의 게이트 라인들(GL1, GL2) 중 제 2 게이트 라인(GL2)에 더 근접하게 위치하는 반면, 제 2 화소(PX2)의 제 1 유지 전극부(751a-2; 이하, 제 2-1 유지 전극부)는 그 2개의 게이트 라인들(GL1, GL2) 중 제 1 게이트 라인(GL1)에 더 근접하게 위치한다. 이러한 구조적인 차이점에 의해 제 1 화소(PX1)와 제 2 화소(PX2) 간의 킥백 전압의 편차가 줄어들 수 있다. 이러한 원리를 상세히 설명하면 다음과 같다.
먼저, 제 1 게이트 라인(GL1)으로 게이트 고전압이 인가되면, 제 1 스위칭 소자(TFT1)가 턴-온된다. 턴-온된 제 1 스위칭 소자(TFT1)에 의해 제 1 데이터 라인(DL1)으로부터의 데이터 전압이 제 1 화소 전극(PE1)에 공급된다. 이후, 제 1 게이트 라인(GL1)에 게이트 저전압이 인가되어 제 1 스위칭 소자(TFT1)가 턴-오프되고, 이로 인해 제 1 화소 전극(PE1)에 그 데이터 전압이 저장된다. 이때, 제 1 게이트 라인(GL1)의 전압이 게이트 고전압에서 게이트 저전압으로 천이할 때 전술된 커플링 현상에 따른 킥백 전압(이하, 1차 킥백 전압)으로 인해 제 1 화소 전극(PE1)의 데이터 전압 및 제 2 화소 전극(PE2)의 데이터 전압이 변동된다. 여기서, 제 2 화소 전극(PE2)의 데이터 전압은 제 2 게이트 라인(GL2)이 구동될 때 원래의 데이터 전압으로 갱신되므로 위 제 2 화소 전극(PE2)의 데이터 전압의 변동은 실질적으로 문제가 되지 않는다. 다시 말하여, 제 1 화소 전극(PE1)의 데이터 전압은 현재 데이터 전압인 반면, 제 2 화소 전극(PE2)의 데이터 전압은 과거 데이터 전압이므로 제 1 게이트 라인(GL1)으로 인가된 게이트 신호(게이트 고전압 및 게이트 저전압을 포함하는 펄스 신호)에 따른 1차 킥백 전압에 영향을 받는 현재 데이터 전압은 제 1 화소 전극(PE1)의 데이터 전압이다. 게다가, 제 2-1 유지 전극부(751a-2)는 그 제 1 게이트 라인(GL1)에 근접하여 위치하고 있으므로 제 1 게이트 라인(GL1)과 제 2 화소 전극(PE2) 간의 커플링 커패시터의 용량은 상당히 작다. 결국, 제 1 게이트 라인(GL1)이 구동될 때 제 1 화소 전극(PE1)의 데이터 전압은 1차 킥백 전압에 따른 영향을 받는 반면, 제 2 화소 전극(PE2)의 데이터 전압은 그 1차 킥백 전압에 따른 영향을 거의 받지 않는다.
이어서, 제 2 게이트 라인(GL2)으로 게이트 고전압이 인가되면, 제 2 스위칭 소자(TFT2)가 턴-온된다. 턴-온된 제 2 스위칭 소자(TFT2)에 의해 제 3 데이터 라인(DL3)으로부터의 데이터 전압이 제 2 화소 전극(PE2)에 공급된다. 이후, 제 2 게이트 라인(GL2)에 게이트 저전압이 인가되어 제 2 스위칭 소자(TFT)가 턴-오프되고, 이로 인해 제 2 화소 전극(PE2)에 그 데이터 전압이 저장된다. 이때, 제 2 게이트 라인(GL2)의 전압이 게이트 고전압에서 게이트 저전압으로 천이할 때 전술된 커플링 현상에 따른 킥백 전압(이하, 2차 킥백 전압)으로 인해 제 1 화소 전극(PE1)의 데이터 전압 및 제 2 화소 전극(PE2)의 데이터 전압이 변동된다. 이때, 제 1-1 유지 전극부(751a-1)는 그 제 2 게이트 라인(GL2)에 근접하여 위치하고 있으므로 제 2 게이트 라인(GL2)과 제 1 화소 전극(PE1) 간의 커플링 커패시터의 용량은 상당히 작다. 결국, 제 2 게이트 라인(GL2)이 구동될 때 제 2 화소 전극(PE2)의 데이터 전압은 2차 킥백 전압에 따른 영향을 받는 반면, 제 1 화소 전극의 데이터 전압은 그 2차 킥백 전압에 따른 영향을 거의 받지 않는다. 이와 같이 제 1 화소(PX1) 및 제 2 화소(PX2)는 각각 한 차례의 킥백 전압에 의해서만 영향을 받으므로 제 1 화소(PX1)와 제 2 화소(PX2) 간의 킥백 전압 편차가 상당히 줄어들 수 있다.
도 8은 복수의 화소들에서 유지 전극들 간의 연결 관계를 설명하기 위한 도면이다.
데이터 라인을 사이에 두고 인접하여 위치한 화소들의 각 유지 전극은 서로 연결될 수 있다. 예를 들어, 도 8에서 제 1 화소(PX1)의 유지 전극(751)과 제 2 화소(PX2)의 유지 전극은 서로 연결될 수 있다. 구체적인 예로서, 제 1 화소(PX1)에 포함된 유지 전극(751)의 제 3 유지 전극부(751c-1)와 제 2 화소(PX2)에 포함된 유지 전극의 제 3 유지 전극부(751c-2)가 서로 연결될 수 있다. 또 다른 구체적인 예로서, 제 3 화소(PX3)에 포함된 유지 전극의 제 3 유지 전극부와 제 4 화소(PX4)에 포함된 유지 전극의 제 2 유지 전극부가 서로 연결될 수 있다.
각 화소에 포함된 각 소스 전극의 볼록한 면은 동일한 방향을 향한다. 예를 들어, 도 7에 도시된 바와 같이, 각 화소의 소스 전극(SE)의 볼록한 면은 그 화소의 하측에 위치한 게이트 라인을 향하고 있다. 예를 들어, 제 1 화소(PX1)의 소스 전극(SE)의 볼록한 면 및 제 2 화소(PX2)의 소스 전극의 볼록한 면은 각각 제 2 게이트 라인(GL2)을 향하고 있으며, 제 3 화소(PX3)의 소스 전극의 볼록한 면 및 제 4 화소(PX4)의 소스 전극의 볼록한 면은 각각 제 3 게이트 라인(GL3)을 향하고 있으며, 제 5 화소(PX5)의 소스 전극의 볼록한 면 및 제 6 화소(PX6)의 소스 전극의 볼록한 면은 각각 제 4 게이트 라인(GL4)을 향하고 있으며, 제 7 화소(PX7)의 소스 전극의 볼록한 면 및 제 8 화소(PX8)의 소스 전극의 볼록한 면은 각각 제 5 게이트 라인(GL5)을 향하고 있다. 이와 같이 모든 화소의 소스 전극이 동일한 방향을 향하고 있으므로 스위칭 소자의 특성 편차가 최소화될 수 있다. 예를 들어, 각 화소의 기생 커패시터의 크기 편차가 최소화될 수 있다.
한편, 제 1 내지 제 8 화소들(PX1 내지 PX8)의 각 구성 요소들은 전술된 화소의 구성 요소들과 동일하므로 제 1 내지 제 8 화소들(PX1 내지 PX8)의 각 구성 요소들에 대한 설명은 도 1 내지 도 6과 관련된 기재를 참조한다.
도 9는 차광층(376)의 평면적인 위치를 설명하기 위한 도면이다.
도 9에 도시된 바와 같이, 차광층(376)은 각 화소 영역(111)의 차광 영역(111b) 및 각 데이터 라인(DL1, DL2, DL3) 상에 위치한다. 전술된 유지 전극 연결부(888)에 의해 각 게이트 라인(GL1, GL2, GL3, GL4, GL5) 상에 차광층(376)이 위치하지 않을 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
GL1: 제 1 게이트 라인 GL2: 제 2 게이트 라인
DL1: 제 1 데이터 라인 DL2: 제 2 데이터 라인
PX: 화소 PE: 화소 전극
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 DL: 데이터 라인
321: 반도체층 751: 유지 전극
888: 유지 전극 연결부 144: 연장부
931: 제 1 보상 패턴 932: 제 2 보상 패턴
111: 화소 영역 111a: 출광 영역
111b: 차광 영역 H1: 제 1 콘택홀
H2: 제 2 콘택홀

Claims (23)

  1. 복수의 화소들을 포함하며;
    적어도 하나의 화소는,
    제 1 게이트 라인, 제 2 게이트 라인, 제 1 데이터 라인 및 제 2 데이터 라인에 의해 정의된 화소 영역에 위치한 화소 전극;
    상기 제 1 게이트 라인, 상기 제 1 데이터 라인 및 상기 화소 전극에 접속된 스위칭 소자;
    상기 화소 전극에 인접한 유지 전극; 및
    상기 유지 전극에 연결되고, 상기 제 1 게이트 라인 및 상기 제 2 게이트 라인 중 적어도 하나와 중첩하고, 적어도 일부가 그 중첩된 게이트 라인과 실질적으로 평행한 유지 전극 연결부를 포함하고,
    상기 제 1 게이트 라인, 상기 제 2 게이트 라인 및 상기 유지 전극은 동일한 제1 층상에 위치하고,
    상기 유지 전극은 상기 제 1 데이터 라인 또는 상기 제 2 데이터 라인을 사이에 두고 인접한 다른 유지 전극과 상기 제1 층상에서 이격되어 있는 표시 장치.
  2. 제 1 항에 있어서,
    상기 유지 전극 연결부는,
    상기 제 1 데이터 라인과 상기 화소 전극 사이에 위치하며, 상기 유지 전극에 연결된 제 1 연결부;
    상기 제 1 게이트 라인과 중첩하는 제 2 연결부;
    상기 제 2 게이트 라인과 중첩하는 제 3 연결부; 및
    상기 제 2 데이터 라인과 중첩하는 제 4 연결부를 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제 4 연결부는 상기 제 2 데이터 라인과 실질적으로 평행한 표시 장치.
  4. 제 1 항에 있어서,
    상기 유지 전극 연결부는 상기 화소 전극과 동일한 층 상에 위치한 표시 장치.
  5. 제 1 항에 있어서,
    각 화소의 각 유지 전극 연결부는 서로 연결된 표시 장치.
  6. 제 1 항에 있어서,
    상기 유지 전극은 상기 제 1 및 제 2 게이트 라인들 중 상기 제 2 게이트 라인에 더 근접한 제 1 유지 전극부를 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 1 유지 전극부의 일측 단부는 상기 유지 전극 연결부에 연결된 표시 장치.
  8. 제 6 항에 있어서,
    상기 제 1 유지 전극부는 상기 제 2 게이트 라인과 마주보는 상기 화소 전극의 한 변을 따라 위치한 표시 장치.
  9. 제 6 항에 있어서,
    상기 유지 전극은,
    상기 제 1 유지 전극부의 일측 단부로부터 상기 제 1 게이트 라인을 향해 연장된 제 2 유지 전극부;
    상기 제 1 유지 전극부의 타측 단부로부터 상기 제 1 게이트 라인을 향해 연장된 제 3 유지 전극부; 및
    상기 일측 단부와 상기 타측 단부 사이의 제 1 유지 전극부로부터 상기 제 1 게이트 라인을 향해 연장된 제 4 유지 전극부 중 적어도 하나를 더 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 제 1 내지 제 4 유지 전극부들 중 적어도 하나는 상기 화소 전극과 중첩하는 표시 장치.
  11. 제 1 항에 있어서,
    상기 스위칭 소자는 상기 제 1 게이트 라인에 연결된 게이트 전극, 상기 제 1 데이터 라인에 연결된 소스 전극 및 상기 화소 전극에 연결된 드레인 전극을 포함하는 표시 장치.
  12. 제 11 항에 있어서,
    스위칭 소자의 소스 전극은 U자 형상을 갖는 표시 장치.
  13. 제 12 항에 있어서,
    각 화소에 포함된 각 소스 전극의 볼록한 면은 동일한 방향을 향하고 있는 표시 장치.
  14. 제 1 항에 있어서,
    상기 제 1 데이터 라인 또는 제 2 데이터 라인을 사이에 두고 인접하여 위치한 화소들의 각 유지 전극은 상기 유지 전극 연결부를 통해 서로 연결된 표시 장치.
  15. 제 9 항에 있어서,
    상기 제 2 데이터 라인을 사이에 두고 인접하여 위치한 2개의 화소들 중 어느 하나의 화소에 포함된 제 3 유지 전극부와 다른 화소에 포함된 제 3 유지 전극부가 서로 연결된 표시 장치.
  16. 제 9 항에 있어서,
    상기 제 1 데이터 라인을 사이에 두고 인접하여 위치한 2개의 화소들 중 어느 하나의 화소에 포함된 제 1 유지 전극부와 다른 화소에 포함된 제 3 유지 전극부가 서로 연결된 표시 장치.
  17. 제 1 항에 있어서,
    상기 유지 전극과 상기 유지 전극 연결부 사이에 위치하며, 상기 유지 전극과 상기 유지 전극 연결부를 연결하기 위한 콘택홀을 갖는 절연막을 더 포함하는 표시 장치.
  18. 제 1 항에 있어서,
    상기 유지 전극 연결부는 투명한 도전 물질을 포함하는 표시 장치.
  19. 제 1 항에 있어서,
    상기 제 1 데이터 라인, 상기 제 2 데이터 라인 및 상기 스위칭 소자 상에 위치한 차광층을 더 포함하는 표시 장치.
  20. 제 1 항에 있어서,
    상기 복수의 화소들 중 다른 화소는,
    상기 제 1 게이트 라인, 제 2 게이트 라인, 상기 제 2 데이터 라인 및 제 3 데이터 라인에 의해 정의된 다른 화소 영역에 위치한 다른 화소 전극; 및
    상기 다른 화소 전극에 인접한 다른 유지 전극을 포함하는 표시 장치.
  21. 제 20 항에 있어서,
    상기 다른 유지 전극은 상기 제 1 및 제 2 게이트 라인들 중 상기 제 1 게이트 라인에 더 근접한 다른 제 1 유지 전극부를 포함하는 표시 장치.
  22. 제 1 항에 있어서,
    상기 화소 전극의 변들 중 상기 제 1 게이트 라인을 마주보는 변은 상기 제 1 데이터 라인을 마주보는 변보다 더 긴 길이를 갖는 표시 장치.
  23. 제 1 항에 있어서,
    한 프레임 기간 중 제 1 게이트 라인은 제 2 게이트 라인보다 더 먼저 구동되는 표시 장치.
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