KR102367314B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 시인성 및 개구율을 향상시킬 수 있는 표시 장치에 관한 것으로, 제 1 기판; 제 1 기판에 대향된 제 2 기판; 제 1 기판에 배치된 복수의 화소들을 포함하며; 적어도 하나의 화소는, 제 1 기판 상의 게이트 라인 및 데이터 라인에 접속된 스위칭 소자; 스위칭 소자에 접속된 제 1 화소 전극; 및 스위칭 소자에 접속되며 상기 제 1 화소 전극과 중첩하는 제 2 화소 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 시인성 및 개구율을 향상시킬 수 있는 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
본 발명은 시인성 및 개구율을 향상시킬 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 제 1 기판; 제 1 기판에 대향된 제 2 기판; 제 1 기판에 배치된 복수의 화소들을 포함하며; 적어도 하나의 화소는, 제 1 기판 상의 게이트 라인 및 데이터 라인에 접속된 스위칭 소자; 스위칭 소자에 접속된 제 1 화소 전극; 및 스위칭 소자에 접속되며 상기 제 1 화소 전극과 중첩하는 제 2 화소 전극을 포함한다.
적어도 하나의 화소는, 제 1 화소 전극과 중첩하며 플로팅된 제 3 화소 전극을 더 포함한다.
제 1 내지 제 3 화소 전극들은 투명 물질로 이루어진다.
하나의 화소에 포함된 제 1 화소 전극과 제 3 화소 전극 간의 중첩 면적은 다른 화소에 포함된 제 1 화소 전극과 제 3 화소 전극 간의 중첩 면적과 다르다.
하나의 화소는 다른 화소와 서로 다른 데이터 라인에 접속된다.
하나의 화소는 홀수 번째 데이터 라인에 접속되고, 다른 화소는 짝수 번째 데이터 라인에 접속된다.
제 1 화소 전극은 제 2 화소 전극의 면적과 제 3 화소 전극의 면적을 합한 총 면적의 1 내지 1/3배의 면적을 갖는다.
제 3 화소 전극은 제 2 화소 전극과 동일 층상에 위치한다.
제 1 화소 전극은, 데이터 라인과 평행한 선형 전극; 선형 전극의 일측 단부에 위치한 제 1 면형 전극; 선형 전극의 타측 단부에 위치한 제 2 면형 전극; 및 제 2 면형 전극으로부터 연장되어 스위칭 소자에 연결된 연결 전극을 포함한다.
제 1 면형 전극은 제 2 면형 전극과 선대칭을 이룬다.
제 1 면형 전극 및 제 2 면형 전극 중 적어도 하나는 선형 전극에 대하여 대칭된 형상을 갖는다.
제 2 화소 전극은, 선형 전극, 제 1 면형 전극 및 제 2 면형 전극과 중첩하는 줄기 전극; 줄기 전극에서 연장된 적어도 하나의 가지 전극; 및 줄기 전극으로부터 연장되어 연결 전극 및 상기 스위칭 소자에 연결된 브릿지 전극을 포함한다.
제 2 화소 전극의 가지 전극들 중 적어도 하나는 제 1 면형 전극 및 제 2 면형 전극 중 적어도 하나와 중첩한다.
제 3 화소 전극은, 제 1 면형 전극을 중첩하는 제 1 플로팅 전극; 제 2 면형 전극의 일부분을 중첩하는 제 2 플로팅 전극; 및 제 2 면형 전극의 다른 부분을 중첩하는 제 3 플로팅 전극을 포함한다.
제 1 플로팅 전극의 일부는 제 1 면형 전극과 중첩하지 않는다.
제 2 플로팅 전극 및 제 3 플로팅 전극 중 적어도 하나의 일부는 제 2 면형 전극과 중첩하지 않는다.
제 1 플로팅 전극은, 줄기 전극; 및 줄기 전극으로부터 연장되어 제 1 면형 전극의 일부분과 중첩하는 제 1 가지 전극; 및 줄기 전극으로부터 연장되어 제 1 면형 전극의 다른 부분과 중첩하는 적어도 제 2 가지 전극을 포함한다.
제 2 플로팅 전극은, 줄기 전극; 및 줄기 전극으로부터 연장되어 제 2 면형 전극의 일부분과 중첩하는 가지 전극을 포함한다.
제 3 플로팅 전극은, 줄기 전극; 및 줄기 전극으로부터 연장되어 제 2 면형 전극의 다른 부분과 중첩하는 가지 전극을 포함한다.
제 3 화소 전극은, 제 1 면형 전극의 일부분 및 제 2 면형 전극의 일부분과 중첩하는 제 1 플로팅 전극; 및 제 1 면형 전극의 다른 부분 및 제 2 면형 전극의 다른 부분과 중첩하는 제 2 플로팅 전극을 포함한다.
본 발명에 따른 표시 장치는 다음과 같은 효과를 제공한다.
첫째, 제 1 화소 전극, 제 2 화소 전극 및 제 3 화소 전극에 의해 서브 도메인들의 전계가 다르게 제어되므로 표시 장치의 시인성이 향상된다.
둘째, 서로 중첩되어 중간 크기의 전계를 생성하는 제 1 화소 전극과 제 3 화소 전극이 모두 투명 물질로 이루어지므로 개구율이 향상될 수 있다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 제 1 패널 및 이에 접속된 주변 회로를 나타낸 도면이다.
도 2는 도 1의 I-I`의 선을 따른 단면도이다.
도 3은 2의 표시 패널에 포함된 화소들을 도식적으로 나타낸 도면이다.
도 4는 도 3에 도시된 어느 하나의 화소에 대한 평면도이다.
도 5는 도 4의 I-I`의 선을 따라 자른 단면도이다.
도 6은 도 4의 II-II`의 선을 따라 자른 단면도이다.
도 7은 도 4에서 제 1 화소 전극만을 따로 나타낸 도면이다.
도 8은 도 4에서 제 2 화소 전극 및 제 3 화소 전극만을 따로 나타낸 도면이다.
도 9는 도 8에서 제 2 화소 전극만을 따로 나타낸 도면이다.
도 10은 도 8에서 제 3 화소 전극만을 따로 나타낸 도면이다.
도 11은 도 4의 III-III의 선을 따라 자른 단면도이다.
도 12는 도 4의 화소에 대한 등가 회로를 나타낸 도면이다.
도 13은 도 4의 화소에 포함된 제 1 화소 전극, 제 2 화소 전극 및 제 3 화소 전극의 면적을 도식적으로 나타낸 도면이다.
도 14는 도 3에 도시된 어느 하나의 화소에 대한 다른 평면도이다.
도 15는 도 14의 화소에 포함된 제 1 화소 전극, 제 2 화소 전극 및 제 3 화소 전극의 면적을 도식적으로 나타낸 도면이다.
도 16은 도 3에 도시된 어느 하나의 화소에 대한 다른 평면도이다.
도 17은 도 16의 화소에 포함된 제 1 화소 전극, 제 2 화소 전극 및 제 3 화소 전극의 면적을 도식적으로 나타낸 도면이다.
도 18은 제 2 화소 전극 및 제 3 화소 전극에 대한 다른 구조를 나타낸 도면이다.
도 19는 도 18에서 제 2 화소 전극만을 따로 나타낸 도면이다.
도 20은 도 18에서 제 3 화소 전극만을 따로 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 제 1 패널 및 이에 접속된 주변 회로를 나타낸 도면이고, 도 2는 도 1의 I-I`의 선을 따른 단면도이고, 도 3은 2의 표시 패널에 포함된 화소들을 도식적으로 나타낸 도면이다.
본 발명의 액정 표시 장치는, 도 1 및 도 2에 도시된 바와 같이, 표시 패널(100), 게이트 드라이버(236), 데이터 드라이버(136) 및 회로 기판(168)을 포함한다.
표시 패널(100)의 표시 영역(AR1)은 제 1 패널(101)의 표시 영역(AR1) 및 제 2 패널(102)의 비표시 영역(AR2)에 대응된다. 표시 패널(100)의 비표시 영역(AR2)은 제 1 패널(101)의 비표시 영역(AR2) 및 제 2 패널(102)의 비표시 영역(AR2)에 대응된다.
실링부(155)는 제 1 패널(101)과 제 2 패널(102) 사이에 위치한다. 구체적으로, 실링부(155)는, 도 2에 도시된 바와 같이, 제 1 패널(101)의 비표시 영역(AR2)과 제 2 패널(102)의 비표시 영역(AR2) 사이에 위치한다. 실링부(155)는, 예를 들어, 도 1에 도시된 바와 같이, 표시 영역(AR1)을 둘러싸는 폐곡선 형상을 가질 수 있다.
액정층(333)은 제 1 패널(101), 제 2 패널(102) 및 실링부(155)에 의해 정의된 공간에 위치한다. 액정층(333)은 음의 유전 이방성을 가지며 수직 배향된 액정 분자들을 포함할 수 있다. 이와 달리, 액정층(333)은 광중합 물질을 포함할 수 있는 바, 이때 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
도 2에 도시된 바와 같이, 제 1 패널(101)은 제 2 패널(102)보다 더 큰 면적을 갖는다. 제 1 패널(101)과 제 2 패널(102)은 액정층(333)을 사이에 두고 서로 마주본다.
제 1 패널(101)은, 도 1에 도시된 바와 같이, 제 1 기판(301), 복수의 게이트 라인들(GL1 내지 GLi), 복수의 데이터 라인들(DL1 내지 DLj) 및 공통 라인(166)을 포함한다. 게이트 라인들(GL1 내지 GLi), 데이터 라인들(DL1 내지 DLj) 및 공통 라인(166)들은 제 1 기판(301) 상에 위치한다.
데이터 라인들(DL1 내지 DLj)은 게이트 라인들(GL1 내지 GLi)과 교차한다. 게이트 라인들(GL1 내지 GLi)은 비표시 영역(AR2)로 연장되어 게이트 드라이버(236)에 접속되고, 데이터 라인들(DL1 내지 DLj)은 비표시 영역(AR2)로 연장되어 데이터 드라이버(136)에 접속된다.
게이트 드라이버(236)는 복수의 게이트 구동 집적회로(247)들을 포함한다. 게이트 구동 집적회로(247)들은 게이트 신호들을 생성하여 제 1 내지 제 i 게이트 라인들(GL1 내지 GLi)에 순차적으로 공급한다.
각 게이트 구동 집적회로(247)는 게이트 캐리어(246)에 실장(mount)된다. 게이트 캐리어(246)들은 제 1 패널(101)에 전기적으로 연결된다. 예를 들어, 게이트 캐리어(246)들 각각은 회로 기판(168)과 제 1 기판(301)의 비표시 영역(AR2) 사이에 전기적으로 연결될 수 있다.
데이터 드라이버(136)는 복수의 데이터 구동 집적회로(147)들을 포함한다. 데이터 구동 집적회로(147)들은 타이밍 컨트롤러로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받는다. 데이터 구동 집적회로(147)들은 데이터 제어신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 구동 집적회로(147)들은 타이밍 컨트롤러로부터의 디지털 영상 데이터 신호들을 전원 공급부(도시되지 않음)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(147)는 데이터 캐리어(146)에 실장된다. 데이터 캐리어(146)들은 회로 기판(168)과 제 1 패널(101) 사이에 접속된다. 예를 들어, 데이터 캐리어(146)들 각각은 회로 기판(168)과 제 1 기판(301)의 비표시 영역(AR2) 사이에 전기적으로 연결될 수 있다.
회로 기판(168)에 전술된 타이밍 컨트롤러 및 전원 공급부가 위치할 수 있는 바, 데이터 캐리어(146)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 데이터 구동 집적회로(147)로 전송하는 입력 배선들과 그 데이터 구동 집적회로(147)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들로 전송하는 출력 배선들을 포함한다. 한편, 적어도 하나의 캐리어(146)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 게이트 드라이버(236)로 전송하기 위한 보조 배선들을 더 포함할 수 있는 바, 이 보조 배선들은 제 1 패널(101)에 위치한 패널 배선들에 연결된다. 이 패널 배선들은 보조 배선들과 게이트 드라이버(236)를 서로 연결한다. 패널 배선들은 라인-온-글라스(line-on-glass) 방식으로 제 1 기판(301)의 비표시 영역(AR2) 상에 형성될 수 있다.
공통 라인(166)은 실링부(155)와 제 1 기판(301) 사이에 위치한다. 공통 라인(166)은 실링부(155)를 따라 위치한다. 단, 공통 라인(166)은, 도 1에 도시된 바와 같이, 실링부(155)와 게이트 라인들(GL1 내지 GLi) 간의 교차부에 위치하지 않는다. 또한, 공통 라인(166)은, 도 1에 도시된 바와 같이, 실링부(155)와 데이터 라인들(DL1 내지 DLj) 간의 교차부에 위치하지 않는다.
공통 라인(166)은 전술된 전원 공급부로부터 공통 전압을 공급받는다. 이를 위해, 공통 라인(166)은 게이트 캐리어(246)에 위치한 라인 및 데이터 캐리어(146)에 위치한 라인을 통해 전원 공급부에 연결될 수 있다.
제 2 패널(102)은 제 2 기판(302)과 이 제 2 기판(302) 상에 위치한 공통 전극(330)을 포함한다.
제 2 패널(102)의 공통 전극(330)은 쇼트부(600)를 통해 제 1 패널 (101)의 공통 라인(166)에 연결된다. 공통 전극(330)은 쇼트부(600)를 통해 공통 라인(166)으로부터 공통 전압을 전달받는다.
표시 패널(100)은, 도 3에 도시된 바와 같이, 복수의 화소들(R, G, B)을 포함한다. 화소들(R, G, B)은, 도 3에 도시된 바와 같이, 표시 패널(100)의 표시 영역(AR1)에 위치한다.
화소들(R, G, B)은 행렬 형태로 배열된다. 화소들(R, G, B)은 적색 영상을 표시하는 적색 화소(R)들, 녹색 영상을 표시하는 녹색 화소(G) 및 청색 영상을 표시하는 청색 화소(B)로 구분된다. 이때, 수평 방향으로 인접한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 하나의 단위 영상을 표시하기 위한 단위 화소가 될 수 있다.
제 n 수평라인(n은 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 n 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 n 수평라인 화소들은 제 n 게이트 라인에 공통으로 접속된다. 이에 따라, 제 n 수평라인 화소들은 제 n 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 예를 들어, 제 1 수평라인(HL1)에 위치한 적색 화소(R) 및 녹색 화소(G)는 모두 제 1 게이트 신호를 공급받는 반면, 제 2 수평라인(HL2)에 위치한 적색 화소(R) 및 녹색 화소(G)는 이들과는 다른 타이밍을 갖는 제 2 게이트 신호를 공급받는다.
도 4는 도 3에 도시된 어느 하나의 화소에 대한 평면도이고, 도 5는 도 4의 I-I`의 선을 따라 자른 단면도이고, 도 6은 도 4의 II-II`의 선을 따라 자른 단면도이다.
하나의 화소는, 도 4 내지 도 6에 도시된 바와 같이, 박막 트랜지스터(TFT), 유지 전극(326), 컬러 필터(354), 제 1 화소 전극(PE1), 제 2 화소 전극(PE2), 제 3 화소 전극(PE3), 차광층(376), 오버 코트층(370), 공통 전극(330) 및 액정층(333)을 포함한다. 여기서, 박막 트랜지스터(TFT)는, 도 4 및 도 5에 도시된 바와 같이, 게이트 전극(GE), 반도체층(313), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 한편, 화소는 오버 코트층(370)을 포함하지 않을 수 있다.
한편, 도시되지 않았지만, 화소는 제 1 편광판 및 제 2 편광판을 더 포함한다. 제 1 기판(301)과 제 2 기판(302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL)에 평행하게 배열된다. 한편, 액정 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
제 1 기판(301)은 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
게이트 전극(GE), 게이트 라인(GL), 유지 전극(326)은 제 1 기판(301) 상에 위치한다.
게이트 전극(GE) 및 게이트 라인(GL)은 일체로 구성된다. 게이트 전극(GE)은, 도 4에 도시된 바와 같이, 게이트 라인(GL)으로부터 유지 전극(326)을 향해 돌출된 형상을 가질 수 있다.
게이트 라인(GL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
유지 전극(326)은 제 1 화소 전극(PE1), 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3) 중 적어도 하나와 중첩한다. 서로 중첩된 유지 전극(326)과 화소 전극 사이에 보조 용량 커패시터가 형성된다.
게이트 전극(GE), 게이트 라인(GL) 및 유지 전극(326) 중 적어도 하나는 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 이와 달리, 게이트 라인(GL) 및 게이트 전극 중 적어도 하나는, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 전극(GE), 게이트 라인(GL) 및 유지 전극(326) 중 적어도 하나는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 절연막(311)은, 도 5에 도시된 바와 같이, 게이트 전극(GE), 게이트 라인(GL) 및 유지 전극(326) 상에 위치한다. 이때, 게이트 절연막(311)은 게이트 전극(GE), 게이트 라인(GL) 및 유지 전극(326)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
반도체층(313)은 게이트 절연막(311) 상에 위치한다. 이때, 반도체층(313)은 게이트 전극(GE)과 적어도 일부 중첩한다. 반도체층(313)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 1 및 제 2 저항성 접촉층(315a, 315b)은, 도 5에 도시된 바와 같이, 반도체층(313) 상에 위치한다. 제 1 저항성 접촉층(315a)과 제 2 저항성 접촉층(315b)은 반도체층(313)의 채널을 사이에 두고 마주하고 있다. 제 1 저항성 접촉층(315a) 및 제 2 저항성 접촉층(315b) 중 적어도 하나는 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
소스 전극(SE)은 제 1 저항성 접촉층(315a) 및 게이트 절연막(311) 상에 위치한다. 소스 전극(SE)은 데이터 라인(DL)과 일체로 구성된다. 소스 전극(SE)의 적어도 일부는 반도체층(313) 및 게이트 전극(GE)과 중첩된다. 소스 전극(SE)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다.
드레인 전극(DE)은 제 2 저항성 접촉층(315b) 및 게이트 절연막(311) 상에 위치한다. 드레인 전극(DE)의 적어도 일부는 반도체층(313) 및 게이트 전극(GE)과 중첩된다. 드레인 전극(DE)은 제 2 화소 전극(PE2)에 연결된다.
데이터 라인(DL)은 게이트 절연막(311) 상에 위치한다. 데이터 라인(DL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다. 도시되지 않았지만, 액정 표시 장치의 최대 투과율을 얻기 위해, 데이터 라인(DL)의 중간 부분은 V자 형태로 구부러진 형태를 가질 수 있다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 절연막(311) 사이에 반도체층 및 오믹 콘택층이 더 위치할 수도 있다.
소스 전극(SE), 드레인 전극(DE) 및 데이터 라인(DL) 중 적어도 하나는 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE) 중 적어도 하나는 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 소스 전극(SE), 드레인 전극(DE) 및 데이터 라인(DL) 중 적어도 하나는 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
보호막(320)은, 도 5에 도시된 바와 같이, 게이트 절연막(311), 소스 전극(SE), 드레인 전극(DE) 및 데이터 라인(DL) 상에 위치한다. 이때, 보호막(320)은 게이트 절연막(311), 소스 전극(SE), 드레인 전극(DE) 및 데이터 라인(DL)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있다. 한편, 이 보호막(320)은 무기 절연물로 만들어질 수도 있는 바, 이와 같은 경우 그 무기 절연물로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 보호막(320)은 또한, 유기막의 우수한 절연 특성을 가지면서도 노출된 반도체층(313) 부분에 손상을 가하지 않는, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
보호막(320), 제 1 층간 절연막(391) 및 제 2 층간 절연막(392)은 드레인 콘택홀(CNT)을 갖는다. 드레인 콘택홀(CNT)을 통해 드레인 전극(DE)의 일부가 노출된다.
컬러 필터(354)는, 도 5에 도시된 바와 같이, 보호막(320) 상에 위치한다. 컬러 필터(354)의 가장자리는 게이트 전극(GE), 게이트 라인(GL), 박막 트랜지스터(TFT) 및 데이터 라인(DL) 상에 위치한다. 단, 컬러 필터(354)는 드레인 전극(DE)과 제 2 화소 전극(PE2) 간의 연결부를 중첩하지 않는다. 즉, 그 연결부를 노출시키는 드레인 콘택홀(CNT)에 대응되는 보호막(350) 상에 컬러 필터(354)가 위치하지 않는다. 한편, 컬러 필터(354)의 가장자리는 이에 인접한 다른 컬러 필터(355)의 가장자리와 중첩할 수 있다. 컬러 필터(354)는 감광성 유기 물질로 이루어질 수 있다.
제 1 층간 절연막(391)은, 도 5에 도시된 바와 같이, 보호막(320) 및 컬러 필터(354) 상에 위치한다. 이때, 제 1 층간 절연막(391)은 보호막(320) 및 컬러 필터(354)를 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 제 1 층간 절연막(391)은 컬러 필터(354)로부터 발생된 불순물의 확산을 차단한다. 제 1 층간 절연막 절연막(391)은 질환 실리콘 또는 산화 실리콘 등으로 이루어질 수 있다. 제 1 층간 절연막(391)은 드레인 전극(DE)을 노출시키는 드레인 콘택홀(CNT)을 갖는다.
제 1 화소 전극(PE1)은 제 1 층간 절연막(391) 상에 위치한다. 제 1 화소 전극(PE1)은 제 2 화소 전극(PE2)을 통해 드레인 전극(DE)에 연결된다. 제 1 화소 전극(PE1)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide)등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
도 4 및 도 7을 참조하여, 제 1 화소 전극(PE1)에 대하여 구체적으로 설명하면 다음과 같다.
도 7은 도 4에서 제 1 화소 전극(PE1)을 따로 나타낸 도면이다.
제 1 화소 전극(PE1)은, 도 7에 도시된 바와 같이, 선형 전극(500), 제 1 면형 전극(501), 제 2 면형 전극(502) 및 연결 전극(503)을 포함한다. 여기서, 선형 전극(500), 제 1 면형 전극(501) 및 제 2 면형 전극(502)은 화소 영역(P)에 위치한다.
선형 전극(500)은 데이터 라인(DL)에 평행하게 배열된다.
제 1 면형 전극(501)은 선형 전극(500)의 일측 단부에 위치한다. 제 1 면형 전극(501)은, 도 7에 도시된 바와 같이, 제 1 전극(501a) 및 제 2 전극(501b)을 포함한다. 제 1 면형 전극(501)의 제 1 전극(501a)과 제 2 전극(501b)은 선형 전극(500)에 대하여 서로 대칭된 형태를 이룰 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제 1 면형 전극(501)의 제 1 전극(501a) 및 제 2 전극(501b)은 각각 평행 사변형의 형상을 가질 수 있는 바, 이때 제 2 전극(501b)은 선형 전극(500)에 대하여 제 1 전극(501a)과 대칭된 형태를 가질 수 있다.
제 2 면형 전극(502)은 선형 전극(500)의 타측 단부에 위치한다. 제 2 면형 전극(502)은, 도 7에 도시된 바와 같이, 제 1 전극(502a) 및 제 2 전극(502b)을 포함한다. 제 2 면형 전극(502)의 제 1 전극(502a)과 제 2 전극(502b)은 선형 전극(500)에 대하여 서로 대칭된 형태를 이룰 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제 2 면형 전극(502)의 제 1 전극(502a) 및 제 2 전극(502b)은 각각 평행 사변형의 형상을 가질 수 있는 바, 이때 제 2 전극(502b)은 선형 전극(500)에 대하여 제 1 전극(502a)과 대칭된 형상을 가질 수 있다.
선형 전극(500)의 중심부를 수직으로 교차하는 가상의 선이 존재한다고 가정할 때, 제 1 면형 전극(501)과 제 2 면형 전극(502)은 그 가상의 선에 대하여 서로 대칭 형상을 이룰 수 있다. 이때, 제 1 면형 전극(501)의 제 1 전극(501a)은 제 2 면형 전극(502)의 제 2 전극(502b)과 실질적으로 동일한 형상을 가지며, 제 1 면형 전극(501)의 제 2 전극(501b)은 제 2 면형 전극(502)의 제 1 전극(502a)과 실질적으로 동일한 형상을 갖는다.
연결 전극(503)은 제 2 면형 전극(502)으로부터 연장되어 박막 트랜지스터(TFT)의 드레인 전극(DE)에 연결된다. 연결 전극(503)은 드레인 전극(DE)에 직접 연결될 수 있다. 이와 달리, 연결 전극(503)은, 도 5에 도시된 바와 같이, 제 2 화소 전극(PE2)을 통해 드레인 전극(DE)에 간접적으로 연결될 수 있다.
한편, 도 4 및 도 6에 도시된 바와 같이, 제 1 층간 절연막(391) 상에 차폐막(346)이 더 위치할 수도 있다. 차폐막(346)은 제 1 화소 전극(PE1)과 동일한 물질로 이루어질 수 있다. 차폐막(346)은 제 1 화소 전극(PE1)과 동일 층상에 위치한다. 차폐막(346)은 제 1 화소 전극(PE1)과 동시에 형성될 수 있다. 차폐막(346)은 게이트 라인(GL), 데이터 라인(DL) 및 소스 전극(SE)을 중첩한다. 차폐막(346)은 전술된 공통 전압을 공급받는다. 차폐막(346)은 데이터 라인(DL)과 화소 전극(제 1 내지 제 3 화소 전극) 간에 전계가 형성되는 것을 방지한다. 또한, 차폐막(346)과 공통 전극(330) 간에 등전위가 형성되므로, 차폐막(346)과 공통 전극(330) 사이에 위치한 액정층을 통과한 광은 제 2 편광판에 의해 차단된다. 따라서, 데이터 라인(DL)에 대응되는 부분에서의 빛샘이 방지된다.
제 2 층간 절연막(392)은 제 1 화소 전극(PE1), 차폐막(346) 및 제 1 층간 절연막(391) 상에 위치한다. 이때, 제 2 층간 절연막(392)은 제 1 화소 전극(PE1), 차폐막(346) 및 제 1 층간 절연막(391)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 제 2 층간 절연막(392)은 전술된 제 1 층간 절연막(391)과 동일한 물질로 이루어질 수 있다. 제 2 층간 절연막(392)은 드레인 전극(DE)을 노출시키는 드레인 콘택홀(CNT)을 갖는다.
제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)은 제 2 층간 절연막 상에 위치한다.
제 2 화소 전극(PE2)은 드레인 콘택홀(CNT)을 통해 드레인 전극(DE) 및 제 1 화소 전극(PE1)에 연결된다. 제 2 화소 전극(PE2)은 전술된 제 1 화소 전극(PE1)과 동일한 물질로 이루어질 수 있다.
제 3 화소 전극(PE3)은 플로팅(floating)된 전극이다. 예를 들어, 제 3 화소 전극(PE3)은 물리적으로 어떠한 전극과도 연결되지 않는다. 제 3 화소 전극(PE3)은 전술된 제 1 화소 전극(PE1)과 동일한 물질로 이루어질 수 있다.
도 4 및 도 8을 참조하여, 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)에 대하여 구체적으로 설명하면 다음과 같다.
도 8은 도 4에서 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)만을 따로 나타낸 도면이고, 도 9는 도 8에서 제 2 화소 전극만을 따로 나타낸 도면이고, 도 10은 도 8에서 제 3 화소 전극만을 따로 나타낸 도면이다.
제 2 화소 전극(PE2)은, 도 8 및 도 9에 도시된 바와 같이, 줄기 전극(613), 가지 전극들(601a, 601b, 601c, 601d) 및 브릿지 전극(603)을 포함한다.
줄기 전극(613)은 화소 영역(P)을 복수의 도메인(domain)들로 분할한다. 예를 들어, 줄기 전극(613)은 서로 교차하는 수평 전극(611) 및 수직 전극(612)을 포함하는 십자 형태를 가질 수 있다. 수평 전극(611) 및 수직 전극(612)은 화소 영역을 4개의 도메인들(A, B, C, D)로 분할한다.
가지 전극들(601a, 601b, 601c, 601d)은 줄기 전극(613)에서 서로 다른 방향으로 연장된 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)을 포함한다. 즉, 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)은 줄기 전극(613)에서 각 도메인(A, B, C, D) 내로 연장된다. 예를 들어, 제 1 가지 전극(601a)은 제 1 도메인(A)으로 연장되고, 제 2 가지 전극(601b)은 제 2 도메인(B)으로 연장되고, 제 3 가지 전극(601c)은 제 3 도메인(C)으로 연장되고, 그리고 제 4 가지 전극(601d)은 제 4 도메인(D)으로 연장된다.
제 1 도메인(A)에 제 1 가지 전극(601a)이 복수로 구비될 수 있는 바, 이때 복수의 제 1 가지 전극(601a)들은 서로 평행하게 배열된다. 여기서, 제 1 가지 전극(601a)들 중 일부의 가지 전극들은, 제 1 도메인(A)에 위치한 수평 전극(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 1 가지 전극(601a)들 중 나머지 가지 전극들은, 제 1 도메인(A)에 위치한 수직 전극(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 2 도메인(B)에 제 2 가지 전극(601b)이 복수로 구비될 수 있는 바, 이때 복수의 제 2 가지 전극(601b)들은 서로 평행하게 배열된다. 여기서, 제 2 가지 전극(601b)들 중 일부 가지 전극들은, 제 2 도메인(B)에 위치한 수평 전극(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 2 가지 전극(601b)들 중 나머지 가지 전극들은, 제 2 도메인(B)에 위치한 수직 전극(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 3 도메인(C)에 제 3 가지 전극(601c)이 복수로 구비될 수 있는 바, 이때 복수의 제 3 가지 전극(601c)들은 서로 평행하게 배열된다. 여기서, 제 3 가지 전극(601c)들 중 일부 가지 전극들은, 제 3 도메인(C)에 위치한 수평 전극(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 3 가지 전극(601c)들 중 나머지 가지 전극들은, 제 3 도메인(C)에 위치한 수직 전극(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 4 도메인(D)에 제 4 가지 전극(601d)이 복수로 구비될 수 있는 바, 이때 복수의 제 4 가지 전극(601d)들은 서로 평행하게 배열된다. 여기서, 제 4 가지 전극(601d)들 중 일부 가지 전극들은, 제 4 도메인(D)에 위치한 수평 전극(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 4 가지 전극(601d)들 중 나머지 가지 전극들은, 제 4 도메인(D)에 위치한 수직 전극(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
브릿지 전극(603)은 줄기 전극(613)으로부터 연장되어 연결 전극(503) 및 박막 트랜지스터(TFT)의 드레인 전극(DE)에 연결된다.
제 2 화소 전극(PE2)은 제 1 화소 전극(PE1)과 중첩된다. 예를 들어, 제 2 화소 전극(PE2)의 제 1 가지 전극(601a)은 제 1 화소 전극(PE1)의 제 1 전극(501a)과 중첩되며, 제 2 화소 전극(PE2)의 제 2 가지 전극(601b)은 제 1 화소 전극(PE1)의 제 2 전극(501b)과 중첩되며, 제 2 화소 전극(PE2)의 제 3 가지 전극(601c)은 제 1 화소 전극(PE1)의 제 1 전극(502a)과 중첩되며, 제 2 화소 전극(PE2)의 제 4 가지 전극(601d)은 제 1 화소 전극(PE1)의 제 2 전극(502b)과 중첩될 수 있다. 또한, 제 2 화소 전극(PE2)의 수직 전극(601d)은 제 1 화소 전극(PE1)의 선형 전극(500), 제 1 면형 전극(501) 및 제 2 면형 전극(502)과 중첩될 수 있다.
제 3 화소 전극(PE3)은, 도 8 및 도 10에 도시된 바와 같이, 서로 분리된 복수의 플로팅 전극들(701, 702, 703)을 포함한다. 예를 들어, 제 3 화소 전극(PE3)은 제 1 내지 제 3 플로팅 전극들(701, 702, 703)을 포함할 수 있다.
제 1 플로팅 전극(701)은 줄기 전극(711) 및 가지 전극들(701a, 701b)을 포함한다.
제 1 플로팅 전극(701)의 줄기 전극(701)은 제 1 도메인(A) 및 제 2 도메인(B)의 가장 자리에 위치한다. 줄기 전극(701)은, 도 8 및 도 10에 도시된 바와 같이, 역 U자 형상을 가질 수 있다.
제 1 플로팅 전극(701)의 가지 전극들(701a, 701b)은 줄기 전극(701)에서 서로 다른 방향으로 연장된 적어도 하나의 제 1 가지 전극(701a) 및 적어도 하나의 제 2 가지 전극(701b)을 포함한다. 즉, 제 1 및 제 2 가지 전극들(701a, 701b)은 줄기 전극(711)에서 제 1 및 제 2 도메인(A, B)으로 연장된다. 예를 들어, 제 1 가지 전극(701a)은 제 1 도메인(A)으로 연장되고, 제 2 가지 전극(701b)은 제 2 도메인(B)으로 연장된다.
제 1 플로팅 전극(701)의 제 1 가지 전극(701a)은 제 2 화소 전극(PE2)의 제 1 가지 전극(601a)들 중 적어도 하나와 나란한 방향으로 연장되며, 제 1 플로팅 전극(701)의 제 2 가지 전극(701b)은 제 2 화소 전극(PE2)의 제 2 가지 전극(601b)들 중 적어도 하나와 나란한 방향으로 연장된다.
제 1 플로팅 전극(701)에 포함된 제 1 가지 전극(701a)들 중 적어도 하나와 제 2 가지 전극(701b)들 중 적어도 하나는 서로 연결될 수 있다.
제 1 플로팅 전극(701)의 제 1 가지 전극(701a) 및 제 2 가지 전극(701b)은 제 1 화소 전극(PE1)의 제 1 면형 전극(501)과 중첩된다. 예를 들어, 제 1 가지 전극(701a)은 제 1 면형 전극(501)의 제 1 전극(501a)과 중첩되며, 제 2 가지 전극(701b)은 제 1 면형 전극(501)의 제 2 전극(501b)과 중첩될 수 있다.
제 2 플로팅 전극(702)은 줄기 전극(712) 및 적어도 하나의 가지 전극(701c)을 포함한다.
제 2 플로팅 전극(702)의 줄기 전극(712)은 제 3 도메인(C)의 가장 자리에 위치한다. 줄기 전극(712)은, 도 8 및 10에 도시된 바와 같이, L자 형상을 가질 수 있다.
제 2 플로팅 전극(702)의 가지 전극(701c)은 제 3 도메인(C)에 위치한다.
제 2 플로팅 전극(702)의 가지 전극(701c)은 제 2 화소 전극(PE2)의 제 3 가지 전극(601c)들 중 적어도 하나와 나란한 방향으로 연장된다.
제 2 플로팅 전극(702)의 가지 전극(701c)은 제 1 화소 전극(PE1)의 제 2 면형 전극(502)과 중첩된다. 예를 들어, 가지 전극(701c)은 제 2 면형 전극(502)의 제 1 전극(502a)과 중첩될 수 있다.
제 3 플로팅 전극(703)은 줄기 전극(713) 및 적어도 하나의 가지 전극(701d)을 포함한다.
줄기 전극(713)은 제 4 도메인(D)의 가장 자리에 위치한다. 줄기 전극(713)은, 도 8 및 도 10에 도시된 바와 같이, 수직 전극(612)에 대하여 제 2 플로팅 전극(702)의 줄기 전극(712)과 대칭된 형상을 가질 수 있다.
제 3 플로팅 전극(703)의 가지 전극(701d)은 제 4 도메인(D)에 위치한다.
제 3 플로팅 전극(703)의 가지 전극(701d)은 제 2 화소 전극(PE2)의 제 4 가지 전극(601d)들 중 적어도 하나와 나란한 방향으로 연장된다.
제 3 플로팅 전극(703)의 가지 전극(701d)은 제 1 화소 전극(PE1)의 제 2 면형 전극(502)과 중첩된다. 예를 들어, 가지 전극(701d)은 제 2 면형 전극(502)의 제 2 전극(502b)과 중첩될 수 있다.
제 2 기판(302)은 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
차광층(376)은 제 2 기판(302) 상에 위치한다. 차광층(376)은 화소 영역(P)의 일부와 데이터 라인(DL)의 일부를 제외한 나머지 영역에 대응되게 위치한다. 차광층(376)은 그 나머지 영역으로부터의 빛샘 현상을 방지한다.
오버 코트층(370)은 차광층(376) 상에 위치한다. 이때, 오버 코트층(370)은 차광층(376)을 포함한 제 2 기판(302)의 전면에 위치할 수 있다.
공통 전극(330)은 오버 코트층(370) 상에 위치한다. 이때, 공통 전극(330)은 오버 코트층(370)을 포함한 제 2 기판(302)의 전면에 위치할 수 있다.
이와 같이 구성된 화소의 4개의 도메인들 각각은 복수의 서브 도메인들을 포함하는 바, 각 서브 도메인에서의 전계의 크기는 다르다. 이를 도 4 및 도 11을 참조로 하여 상세히 설명하면 다음과 같다.
도 11은 도 4의 III-III의 선을 따라 자른 단면도이다.
도 11에 도시된 하나의 예와 같이, 제 1 도메인(A)은 제 1 내지 제 3 서브 도메인(SD3)들을 포함할 수 있다. 제 1 서브 도메인(SD1)은 제 3 화소 전극(PE3)과 공통 전극(330) 간의 전계에 의해 제어되는 액정층을 포함하며, 제 2 서브 도메인(SD2)은 제 1 화소 전극(PE1)에 의해 중첩된 제 3 화소 전극(PE3)과 공통 전극(330) 사이 간의 전계에 의해 제어되는 액정층을 포함하며, 제 3 서브 도메인(SD3)은 제 2 화소 전극(PE2)과 공통 전극(330) 간의 전계에 의해 제어되는 액정층을 포함한다. 액정층은 액정 분자들(LC1, LC2, LC3)을 포함하는 바, 이 액정 분자들(LC1, LC2, LC3)은, 도 11에 도시된 예와 같이, 음의 유전율을 가지며 수직 배향된 액정 분자일 수 있다.
박막 트랜지스터(TFT)를 통해 제 1 화소 전극(PE1) 및 제 2 화소 전극(PE2)에 영상 데이터 신호가 인가되었을 때 각 서브 도메인(SD1, SD2, SD3)에서의 액정 분자들(LC1, LC2, LC3)에 가해지는 전계의 크기는 다르다. 즉, 제 1 서브 도메인(SD1)의 전계가 가장 작으며, 제 3 서브 도메인(SD3)의 전계가 가장 크다. 그리고 제 2 서브 도메인(SD2)의 전계는 제 1 서브 도메인(SD1)의 전계보다 크고 제 3 서브 도메인(SD3)의 전계보다 작다. 이에 따라, 제 1 서브 도메인(SD1)의 액정 분자(LC1)가 가장 작은 각도(θ1)로 기울어지고, 제 3 서브 도메인(SD3)의 액정 분자(LC3)가 가장 큰 각도(θ3)로 기울어진다. 그리고, 제 2 서브 도메인(SD2)의 액정 분자(LC2)는 제 1 서브 도메인(SD1)의 액정 분자(LC1)보다 크고 제 3 서브 도메인(SD3)의 액정 분자(LC3)보다 작은 각도(θ2)로 기울어진다.
나머지 제 2 내지 제 4 도메인들(B, C, D) 각각은 전술된 제 1 도메인(A)과 같이 제 1 내지 제 3 서브 도메인들(SD1, SD2, SD3)을 포함한다. 제 2 내지 제 4 도메인들(B, C, D) 각각에 포함된 제 1 내지 제 3 서브 도메인들(SD1, SD2, SD3)에서의 전계들의 크기는 전술된 제 1 도메인(A)의 제 1 내지 제 3 서브 도메인들(SD1, SD2, SD3)에서의 전계들의 크기와 실질적으로 동일하다.
도 12는 도 4의 화소에 대한 등가 회로를 나타낸 도면이다.
화소는, 도 12에 도시된 바와 같이, 박막 트랜지스터(TFT), 제 1 액정 용량 커패시터(Clc_L), 제 2 액정 용량 커패시터(Clc_M), 제 3 액정 용량 커패시터(Clc_H) 및 커플링 커패시터(Ccc)를 포함한다.
박막 트랜지스터(TFT)의 드레인 전극(DE)은 제 1 화소 전극(PE1) 및 제 2 화소 전극(PE2)에 접속된다.
제 1 액정 용량 커패시터(Clc_L)는 제 1 화소 전극(PE1)과 공통 전극(330) 사이에 접속된다.
제 2 액정 용량 커패시터(Clc_M)는 제 1 화소 전극(PE1)에 의해 중첩된 제 3 화소 전극(PE3)과 공통 전극(330) 사이에 접속된다.
제 3 액정 용량 커패시터(Clc_H)는 제 3 화소 전극(PE3)과 공통 전극(330) 사이에 접속된다.
커플링 커패시터(Ccc)는 제 1 화소 전극(PE1)과 제 3 화소 전극(PE3) 사이에 접속된다.
도 1의 모든 화소들은 도 4 내지 도 10에 도시된 바와 같은 구조를 가질 수 있다.
도 13은 도 4의 화소에 포함된 제 1 화소 전극(PE1), 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)의 면적을 도식적으로 나타낸 도면이다.
제 1 플로팅 전극(701)의 전체 면적 중 제 1 화소 전극(PE1)과 중첩하는 부분의 면적(또는 제 1 화소 전극(PE1)의 전체 면적 중 제 1 플로팅 전극(701)과 중첩하는 부분의 면적)을 제 1 중첩 면적(OA1)으로 정의하고, 제 2 플로팅 전극(702)의 전체 면적 중 제 1 화소 전극(PE1)과 중첩하는 부분의 면적(또는 제 1 화소 전극(PE1)의 전체 면적 중 제 2 플로팅 전극(702)과 중첩하는 부분의 면적)을 제 2 중첩 면적(OA2)으로 정의하고, 그리고 제 3 플로팅 전극(703)의 전체 면적 중 제 1 화소 전극(PE1)과 중첩하는 부분의 면적(또는 제 1 화소 전극(PE1)의 전체 면적 중 제 3 플로팅 전극(703)과 중첩하는 부분의 면적)을 제 3 중첩 면적(OA3)으로 정의한다.
그리고, 제 1 플로팅 전극(701)의 전체 면적 중 전술된 제 1 중첩 면적(OA1)을 제외한 부분의 면적을 제 1 비중첩 면적(NA1)으로 정의하고, 제 2 플로팅 전극(702)의 전체 면적 중 전술된 제 2 중첩 면적(OA2)을 제외한 부분의 면적을 제 2 비중첩 면적(NA2)으로 정의하고, 그리고 제 3 플로팅 전극(703)의 전체 면적 중 전술된 제 3 중첩 면적(OA3)을 제외한 부분의 면적을 제 3 비중첩 면적(NA3)으로 정의한다.
도 4에 도시된 화소에서, 제 1 비중첩 면적(NA1)은 제 2 비중첩 면적(NA2)과 제 3 비중첩 면적(NA3)의 합과 동일하다. 그리고, 제 1 중첩 면적(OA1)은 제 2 중첩 면적(OA2)과 제 3 중첩 면적(OA3)의 합과 동일하다.
따라서, 도 4의 화소에서, 제 1 도메인(A)에 포함된 제 1 서브 도메인(SD1)에서의 휘도와 제 2 도메인(B)에 포함된 제 1 서브 도메인(SD1)에서의 휘도의 합은, 제 3 도메인(C)에 포함된 제 1 서브 도메인(SD1)에서의 휘도와 제 4 도메인(D)에 포함된 제 1 서브 도메인(SD1)에서의 휘도의 합과 실질적으로 동일하다.
도 13에서의 A2는 제 2 화소 전극(PE2)의 면적을 나타낸다. 이때, 제 2 화소 전극(PE2)의 면적은 화소 영역에 위치한 제 2 화소 전극(PE2) 부분의 면적을 의미한다.
한편, 도 4의 화소에서, 제 1 화소 전극(PE1)은 제 2 화소 전극(PE2)의 면적과 제 3 화소 전극(PE3)의 면적을 합한 총 면적의 1 내지 1/3배의 면적을 갖는다. 다시 말하여, 제 1 화소 전극(PE1)의 면적이 1일 때, 제 2 화소 전극(PE2)의 면적과 제 3 화소 전극(PE3)의 면적의 합은 1 내지 3일 수 있다.
구체적인 예로서, 제 1 화소 전극(PE1)의 면적이 1일 때, 제 2 화소 전극(PE2)의 면적과 제 3 화소 전극(PE3)의 면적의 합은 1.5 내지 2.5일 수 있다. 이와 같은 경우, 제 1 화소 전극(PE1)에 인가되는 전압이 1일 때, 제 2 화소 전극(PE2)에 인가되는 전압과 제 3 화소 전극(PE3)에 인가되는 전압의 합은 0.75 내지 0.88일 수 있다.
도 14는 도 3에 도시된 어느 하나의 화소에 대한 다른 평면도이고, 도 15는 도 14의 화소에 포함된 제 1 화소 전극(PE1), 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)의 면적을 도식적으로 나타낸 도면이다.
도 14에 도시된 화소(이하, 제 2 화소)는 전술된 도 4 내지 도 12에 도시된 화소(이하, 제 1 화소)와 동일한 구조를 갖는다. 다만, 제 2 화소에서, 제 1 비중첩 면적(NA1)은 제 2 비중첩 면적(NA2)과 제 3 비중첩 면적(NA3)의 합과 다르다. 그리고, 제 1 중첩 면적(OA1)은 제 2 중첩 면적(OA2)과 제 3 중첩 면적(OA3)의 합과 다르다. 즉, 도 15에 도시된 바와 같이, 제 1 비중첩 면적(NA1)은 제 2 비중첩 면적(NA2)과 제 3 비중첩 면적(NA3)의 합보다 크다. 그리고, 제 1 중첩 면적(OA1)은 제 2 중첩 면적(OA2)과 제 3 중첩 면적(OA3)의 합보다 작다.
따라서, 제 2 화소에서, 제 1 도메인(A)에 포함된 제 1 서브 도메인(SD1)에서의 휘도와 제 2 도메인(B)에 포함된 제 1 서브 도메인(SD1)에서의 휘도의 합은, 제 3 도메인(C)에 포함된 제 1 서브 도메인(SD1)에서의 휘도와 제 4 도메인(D)에 포함된 제 1 서브 도메인(SD1)에서의 휘도의 합보다 작다. 그러므로, 제 2 화소는 제 1 화소에 비하여 더 다양한 휘도를 표시할 수 있어 시인성 확보에 유리하다.
한편, 제 2 화소에서, 제 1 화소 전극(PE1)의 면적이 1일 때, 제 1 면형 전극(501)의 면적과 제 1 플로팅 전극(701)의 면적의 합은 1 내지 2일 수 있다. 그리고, 제 2 화소에서, 제 1 화소 전극(PE1)의 면적이 1일 때, 제 2 면형 전극(501)의 면적, 제 2 플로팅 전극(702)의 면적 및 제 3 플로팅 전극(703)의 합은 1 내지 2일 수 있다.
도 16은 도 3에 도시된 어느 하나의 화소에 대한 다른 평면도이고, 도 17은 도 16의 화소에 포함된 제 1 화소 전극(PE1), 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)의 면적을 도식적으로 나타낸 도면이다.
도 16에 도시된 화소(이하, 제 3 화소)는 전술된 제 1 화소와 동일한 구조를 갖는다. 다만, 제 3 화소에서, 제 1 비중첩 면적(NA1)은 제 2 비중첩 면적(NA2)과 제 3 비중첩 면적(NA3)의 합과 다르다. 그리고, 제 1 중첩 면적(OA1)은 제 2 중첩 면적(OA2)과 제 3 중첩 면적(OA3)의 합과 다르다. 즉, 도 17에 도시된 바와 같이, 제 1 비중첩 면적(NA1)은 제 2 비중첩 면적(NA2)과 제 3 비중첩 면적(NA3)의 합보다 작다. 그리고, 제 1 중첩 면적(OA1)은 제 2 중첩 면적(OA2)과 제 3 중첩 면적(OA3)의 합보다 크다.
따라서, 제 3 화소에서, 제 1 도메인(A)에 포함된 제 1 서브 도메인(SD1)에서의 휘도와 제 2 도메인(B)에 포함된 제 1 서브 도메인(SD1)에서의 휘도의 합은, 제 3 도메인(C)에 포함된 제 1 서브 도메인(SD1)에서의 휘도와 제 4 도메인(D)에 포함된 제 1 서브 도메인(SD1)에서의 휘도의 합보다 크다. 그러므로, 제 3 화소는 제 1 화소에 비하여 더 다양한 휘도를 표시할 수 있어 시인성 확보에 유리하다.
한편, 제 3 화소에서, 제 1 화소 전극(PE1)의 면적이 1일 때, 제 1 면형 전극(501)의 면적과 제 1 플로팅 전극(701)의 면적의 합은 1 내지 2일 수 있다. 그리고, 제 3 화소에서, 제 1 화소 전극(PE1)의 면적이 1일 때, 제 2 면형 전극(501)의 면적, 제 2 플로팅 전극(702)의 면적 및 제 3 플로팅 전극(703)의 합은 1 내지 2일 수 있다.
한편, 표시 패널(100)의 화소들은 제 1 화소 대신 전술된 제 2 및 제 3 화소를 포함할 수 있다. 예를 들어, 도 3에서의 화소들(R, G, B) 중 홀수 번째 데이터 라인들(DL1, DL3, DL5, ..., DLj-1)에 접속된 화소들 각각은 제 2 화소와 동일한 구조를 가질 수 있으며, 짝수 번째 데이터 라인들(DL2, DL4, DL6, ..., DLj)에 접속된 화소들은 제 3 화소와 동일한 구조를 가질 수 있다.
도 18은 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)에 대한 다른 구조를 나타낸 도면이고, 도 19는 도 18에서 제 2 화소 전극만을 따로 나타낸 도면이고, 도 20은 도 18에서 제 3 화소 전극만을 따로 나타낸 도면이다.
제 2 화소 전극(PE2)은, 도 18 및 도 19에 도시된 바와 같이, 줄기 전극(613), 복수의 가지 전극들(601a, 601b, 601c, 601d) 및 브릿지 전극(603)을 포함한다.
도 18 및 도 19의 제 2 화소 전극(PE2)에 포함된 줄기 전극(613), 가지 전극들(601a, 601b, 601c, 601d) 및 브릿지 전극(603)은 전술된 도 8 및 도 9의 제 2 화소 전극(PE2)에 포함된 줄기 전극(613), 가지 전극들(601a, 601b, 601c, 601d) 및 브릿지 전극(603)과 실질적으로 동일하므로, 도 18 및 도 19의 제 2 화소 전극(PE2)에 대한 설명은 도 8, 도 9 및 관련 설명을 참조한다.
제 3 화소 전극(PE3)은, 도 18 및 도 20에 도시된 바와 같이, 제 1 플로팅 전극(801) 및 제 2 플로팅 전극(802)을 포함한다.
제 1 플로팅 전극(801)은 줄기 전극(811) 및 복수의 가지 전극들(801a, 801c)을 포함한다.
제 1 플로팅 전극(801)의 줄기 전극(811)은 제 1 도메인(A) 및 제 3 도메인(C)의 가장 자리에 위치한다. 줄기 전극(811)은, 도 18 및 도 20에 도시된 바와 같이, C자 형상을 가질 수 있다.
제 1 플로팅 전극(801)의 가지 전극들(801a, 801c)은 줄기 전극(811)에서 서로 다른 방향으로 연장된 적어도 하나의 제 1 가지 전극(801a) 및 적어도 하나의 제 2 가지 전극(801c)을 포함한다. 즉, 제 1 및 제 2 가지 전극들(801a, 801c)은 줄기 전극(811)에서 제 1 및 제 3 도메인(A, C)으로 연장된다. 예를 들어, 제 1 가지 전극(801a)은 제 1 도메인(A)으로 연장되고, 제 2 가지 전극(801c)은 제 3 도메인(C)으로 연장된다.
제 1 플로팅 전극(801)의 제 1 가지 전극(801a)은 제 2 화소 전극(PE2)의 제 1 가지 전극(601a)들 중 적어도 하나와 나란한 방향으로 연장되며, 제 1 플로팅 전극(801)의 제 2 가지 전극(801c)은 제 2 화소 전극(PE2)의 제 3 가지 전극(601c)들 중 적어도 하나와 나란한 방향으로 연장된다.
제 1 플로팅 전극(801)의 제 1 가지 전극(801a) 및 제 2 가지 전극(801c)은 제 1 화소 전극(PE1)의 제 1 면형 전극(501) 및 제 2 면형 전극(502)과 중첩된다. 예를 들어, 제 1 가지 전극(801a)은 제 1 면형 전극(501)의 제 1 전극(501a)과 중첩되며, 제 2 가지 전극(801c)은 제 2 면형 전극(502)의 제 1 전극(502a)과 중첩될 수 있다.
제 2 플로팅 전극(802)은 수직 전극(612)에 대하여 제 1 플로팅 전극(801)과 대칭된 형상을 가질 수 있다.
제 2 플로팅 전극(802)은 줄기 전극(812) 및 복수의 가지 전극들(801b, 801d)을 포함한다.
제 2 플로팅 전극(802)의 줄기 전극(812)은 제 2 도메인(B) 및 제 4 도메인(D)의 가장 자리에 위치한다. 제 2 플로팅 전극(802)의 줄기 전극(812)은, 도 18 및 도 20에 도시된 바와 같이, 수직 전극(612)에 대하여 제 1 플로팅 전극(801)의 줄기 전극(811)과 대칭된 형상을 가질 수 있다
제 2 플로팅 전극(802)의 가지 전극들(801b, 801d)은 줄기 전극(812)에서 서로 다른 방향으로 연장된 적어도 하나의 제 1 가지 전극(801b) 및 적어도 하나의 제 2 가지 전극(801d)을 포함한다. 즉, 제 1 및 제 2 가지 전극들(801b, 801d)은 줄기 전극(812)에서 제 2 및 제 4 도메인(B, D)으로 연장된다. 예를 들어, 제 1 가지 전극(801b)은 제 2 도메인(B)으로 연장되고, 제 2 가지 전극(801d)은 제 4 도메인(D)으로 연장된다.
제 2 플로팅 전극(802)의 제 1 가지 전극(801b)은 제 2 화소 전극(PE2)의 제 2 가지 전극(601b)들 중 적어도 하나와 나란한 방향으로 연장되며, 제 2 플로팅 전극(802)의 제 2 가지 전극(801d)은 제 2 화소 전극(PE2)의 제 4 가지 전극(601d)들 중 적어도 하나와 나란한 방향으로 연장된다.
제 2 플로팅 전극(802)의 제 1 가지 전극(801b) 및 제 2 가지 전극(801d)은 제 1 화소 전극(PE1)의 제 1 면형 전극(501) 및 제 2 면형 전극(502)과 중첩된다. 예를 들어, 제 1 가지 전극(801b)은 제 1 면형 전극(501)의 제 2 전극(501b)과 중첩되며, 제 2 가지 전극(801d)은 제 2 면형 전극(502)의 제 2 전극(502b)과 중첩될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
PE1: 제 1 화소 전극 PE2: 제 2 화소 전극
PE3: 제 3 화소 전극 P: 화소 영역
DL: 데이터 라인 GL: 게이트 라인
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 CNT: 드레인 콘택홀
326: 유지 전극 313: 반도체층
346: 차폐막

Claims (20)

  1. 제 1 기판;
    상기 제 1 기판에 대향된 제 2 기판;
    상기 제 1 기판에 배치된 복수의 화소들을 포함하며;
    적어도 하나의 화소는,
    상기 제 1 기판 상의 게이트 라인 및 데이터 라인에 접속된 스위칭 소자;
    상기 스위칭 소자에 접속된 제 1 화소 전극;
    상기 스위칭 소자에 접속되며 상기 제 1 화소 전극과 중첩하는 제 2 화소 전극; 및
    상기 제 1 화소 전극과 중첩하며 플로팅된 제 3 화소 전극을 포함하는 표시 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 3 화소 전극들은 투명 물질로 이루어진 표시 장치.
  4. 제 1 항에 있어서,
    상기 하나의 화소에 포함된 제 1 화소 전극과 제 3 화소 전극 간의 중첩 면적은 다른 화소에 포함된 제 1 화소 전극과 제 3 화소 전극 간의 중첩 면적과 다른 표시 장치.
  5. 제 4 항에 있어서,
    상기 하나의 화소는 상기 다른 화소와 서로 다른 데이터 라인에 접속된 표시 장치.
  6. 제 5 항에 있어서,
    상기 하나의 화소는 홀수 번째 데이터 라인에 접속되고, 상기 다른 화소는 짝수 번째 데이터 라인에 접속된 표시 장치.
  7. 제 1 항에 있어서,
    상기 제 1 화소 전극은 상기 제 2 화소 전극의 면적과 제 3 화소 전극의 면적을 합한 총 면적의 1 내지 1/3배의 면적을 갖는 표시 장치.
  8. 제 1 항에 있어서,
    상기 제 3 화소 전극은 상기 제 2 화소 전극과 동일 층상에 위치한 표시 장치.
  9. 제 1 항에 있어서,
    상기 제 1 화소 전극은,
    상기 데이터 라인과 평행한 선형 전극;
    상기 선형 전극의 일측 단부에 위치한 제 1 면형 전극;
    상기 선형 전극의 타측 단부에 위치한 제 2 면형 전극; 및
    상기 제 2 면형 전극으로부터 연장되어 상기 스위칭 소자에 연결된 연결 전극을 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 제 1 면형 전극은 제 2 면형 전극과 선대칭을 이루는 표시 장치.
  11. 제 9 항에 있어서,
    상기 제 1 면형 전극 및 제 2 면형 전극 중 적어도 하나는 상기 선형 전극에 대하여 대칭된 형상을 갖는 표시 장치.
  12. 제 9 항에 있어서,
    상기 제 2 화소 전극은,
    상기 선형 전극, 상기 제 1 면형 전극 및 제 2 면형 전극과 중첩하는 줄기 전극;
    상기 줄기 전극에서 연장된 적어도 하나의 가지 전극; 및
    상기 줄기 전극으로부터 연장되어 상기 연결 전극 및 상기 스위칭 소자에 연결된 브릿지 전극을 포함하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제 2 화소 전극의 가지 전극들 중 적어도 하나는 상기 제 1 면형 전극 및 상기 제 2 면형 전극 중 적어도 하나와 중첩하는 표시 장치.
  14. 제 9 항에 있어서,
    상기 제 3 화소 전극은,
    상기 제 1 면형 전극을 중첩하는 제 1 플로팅 전극;
    상기 제 2 면형 전극의 일부분을 중첩하는 제 2 플로팅 전극; 및
    상기 제 2 면형 전극의 다른 부분을 중첩하는 제 3 플로팅 전극을 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 제 1 플로팅 전극의 일부는 상기 제 1 면형 전극과 중첩하지 않는 표시 장치.
  16. 제 14 항에 있어서,
    상기 제 2 플로팅 전극 및 제 3 플로팅 전극 중 적어도 하나의 일부는 상기 제 2 면형 전극과 중첩하지 않는 표시 장치.
  17. 제 14 항에 있어서,
    상기 제 1 플로팅 전극은,
    줄기 전극; 및
    상기 줄기 전극으로부터 연장되어 상기 제 1 면형 전극의 일부분과 중첩하는 제 1 가지 전극; 및
    상기 줄기 전극으로부터 연장되어 상기 제 1 면형 전극의 다른 부분과 중첩하는 적어도 제 2 가지 전극을 포함하는 표시 장치.
  18. 제 14 항에 있어서,
    상기 제 2 플로팅 전극은,
    줄기 전극; 및
    상기 줄기 전극으로부터 연장되어 상기 제 2 면형 전극의 일부분과 중첩하는 가지 전극을 포함하는 표시 장치.
  19. 제 14 항에 있어서,
    상기 제 3 플로팅 전극은,
    줄기 전극; 및
    상기 줄기 전극으로부터 연장되어 상기 제 2 면형 전극의 다른 부분과 중첩하는 가지 전극을 포함하는 표시 장치.
  20. 제 9 항에 있어서,
    상기 제 3 화소 전극은,
    상기 제 1 면형 전극의 일부분 및 상기 제 2 면형 전극의 일부분과 중첩하는 제 1 플로팅 전극; 및
    상기 제 1 면형 전극의 다른 부분 및 상기 제 2 면형 전극의 다른 부분과 중첩하는 제 2 플로팅 전극을 포함하는 표시 장치.
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