KR100556701B1 - 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 3마스크 공정으로 공정을 스토리지 캐패시터의 용량을 증가시킬 수 있는 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명의 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인, 그 게이트 라인과 접속된 게이트 전극을 형성하는 단계와; 상기 게이트 라인 및 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상의 소정 영역에 반도체층을 형성하는 단계와; 상기 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 결정하는 데이터 라인, 그 데이터 라인과 연결된 상기 소스 전극, 그 소스 전극과 상기 반도체층을 사이에 두고 대향하는 드레인 전극, 상기 게이트 라인과 상기 게이트 절연막 및 반도체층을 사이에 두고 중첩하는 제1 스토리지 상부 전극을 형성하는 단계와; 상기 화소 영역을 제외한 나머지 영역에 형성되고 상기 게이트 라인과의 중첩부에서 상기 제1 스토리지 상부 전극 및 반도체층까지 관통하는 제1 컨택홀을 갖는 보호막을 형성하는 단계와; 상기 화소 영역에서 상기 드레인 전극 및 제1 스토리지 상부 전극과 측면 접속된 화소 전극과, 상기 제1 컨택홀을 통해 상기 제1 스토리지 상부 전극과 측면 접속된 제2 스토리지 상부 전극을 형성하는 단계를 포함한다.

Description

표시 소자용 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate for Display Device And Method For Fabricating The Same}
도 1은 종래의 박막 트랜지스터 기판을 부분적을 도시한 평면도.
도 2은 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 기판의 제조 방법을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8d는 본 발명의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 및 도 10d는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16, 24, 30, 38, 124, 130, 138 : 컨택홀
18, 118 : 화소 전극 20, 120: 스토리지 캐패시터
22, 122 : 스토리지 상부 전극 26, 126 : 게이트 패드부
28, 128 : 게이트 패드 하부 전극 32, 132 : 게이트 패드 상부 전극
34, 134 : 데이터 패드부 36, 136 : 데이터 패드 하부 전극
40, 140 : 데이터 패드 상부 전극 42, 142 : 기판
44, 144A : 게이트 절연막 48, 148 : 오믹 접촉층
50, 150A : 보호막 144 : 게이트 절연 패턴
150 : 보호막 패턴 152 : 포토레지스트 패턴
125 : 제2 스토리지 상부 전극
본 발명은 표시 소자에 적용되는 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 패널은 서로 대향하는 박막 트랜지스터 기판 및 칼러 필터 기판과, 두 기판 사이에 주입된 액정과, 두 기판 사이의 셀갭을 유지시키는 스페이서를 구비한다.
박막 트랜지스터 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치 소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔 신호에 응답하여 데이터 라인에 공급되는 화소 신호를 화소 전극에 공급한다.
칼라 필터 기판은 액정셀 단위로 형성된 칼라 필터들과, 칼러 필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준 전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정 패널은 박막 트랜지스터 기판과 칼라 필터 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
이러한 액정 패널에서 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 4 마스크 공정을 채택한 박막 트랜지스터 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 셀 영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드 부(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 스캔 신호에 응답하여 데이터 라인(4)에 공급되는 화소 신호가 화소 전극(18)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다.
이렇게 소스 전극(10) 및 드레인 전극(12)과 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 포함하는 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(36), 스토리지 전극(22)과도 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12), 데이터 패드 하부 전극(36), 스토리지 전극(22)과 오믹 접촉을 위한 오믹 접촉층(48)이 더 형성된다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소 신호에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 상부 전극(22)과, 그 스토리지 상부 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트 하부 전극(28)과, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트 하부 전극(28)에 접속된 게이트 패드 상부 전극(32)으로 구성된다.
데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터 하부 전극(36)과, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터 패드(36)와 접속된 데이터 패드 상부 전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부기판(42) 상에 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(28)을 포함하는 게이트 금속 패턴들이 형성된다.
상세히 하면, 하부 기판(42) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(8), 게 이트 패드 하부 전극(28)을 포함하는 게이트 금속 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 3b를 참조하면, 게이트 금속 패턴들이 형성된 하부 기판(42) 상에 게이트 절연막(44)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(44) 위에 활성층(14) 및 오믹 접촉층(48)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(36), 스토리지 전극(22)을 포함하는 소스/드레인 금속 패턴들이 순차적으로 형성된다.
상세히 하면, 게이트 금속 패턴들이 형성된 하부 기판(42) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화 된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 금속 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(48)과 활성층(14)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
도 3c를 참조하면, 소스/드레인 금속 패턴들이 형성된 게이트 절연막(44) 상에 제3 마스크 공정을 이용하여 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다.
상세히 하면, 소스/드레인 금속 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착 방법으로 보호막(50)이 전면 형성된다. 이어서, 보호막(50)이 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 상부 전극(22)이 노출되게 형성된다. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드 하부 전극(28)이 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터 패드 상부 전극(36)이 노출되게 형성된다.
보호막(50)의 재료로는 게이트 절연막(44)과 같은 무기 절연 물질이나, 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(50) 상에 화소 전극(18), 게이트 패드 상부 전극(32), 데이터 패드 상부 전극(40)을 포함하는 투명 도전막 패턴들이 형성된다.
보호막(50) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(18), 게이트 패드 상부 전극(32), 데이터 패드 상부 전극(40)을 포함하는 투명 도전막 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 전단 게이트 라인(2)과 중첩되는 스토리지 상부 전극(22)과 전기적으로 접속된다. 게이트 패드 상부 전극(32)는 제3 컨택홀(30)을 통해 게이트 패드 하부 전극(28)과 전기적으로 접속된다. 데이터 패드 상부 전극(40)은 제4 컨택홀(38)을 통해 데이터 하부 전극(36)과 전기적으로 접속된다. 여기서, 투명 도전막의 재료로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO) 등이 이용된다.
이와 같이 종래의 박막 트랜지스터 기판 및 그 제조 방법은 4마스크 공정으로 공정을 단순화하여 제조 원가를 절감할 수 있게 되었다. 그러나, 회절 노광 마스크 공정을 이용하여 소스/드레인 금속층과 함께 반도체층을 패터닝함에 따라 불필요한 부분에 반도체층이 잔존하게 되는 단점이 있다.
예를 들면, 도 2와 같이 스토리지 캐패시터(20)의 스토리지 상부 전극(22) 아래에 활성층(14) 및 오믹접촉층(48)을 포함하는 반도체층이 위치하게 된다. 이러한 반도체층으로 인하여 스토리지 상부 전극(22)과, 스토리지 하부 전극인 게이트 라인(2)과의 간격이 멀어지게 됨으로써 그 간격에 반비례하는 스토리지 캐패시터(20)의 용량이 감소하게 된다. 이로 인하여, 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소 신호를 안정적으로 유지시킬 수 없게 된다.
따라서, 본 발명의 목적은 3마스크 공정으로 공정을 단순화하면서도 스토리지 캐패시터의 용량을 증대시킬 수 있는 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 표시 소자용 박막 트랜지스터 기판은 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 소스 전극과 대향하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이의 채널을 포함하는 반도체층을 포함하는 박막 트랜지스터와; 상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 보호막과; 상기 화소 영역에 형성되어 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 화소 전극과 접속된 제1 스토리지 상부 전극, 상기 게이트 라인과 제1 스토리지 상부 전극과의 중첩부에서 상기 보호막 및 제1 스토리지 상부 전극을 관통하는 제1 컨택홀을 통해 상기 제1 스토리지 상부 전극과 측면 접속하는 제2 스토리지 상부 전극을 포함하는 스토리지 캐패시터를 구비한다.
상기 보호막은 상기 화소 전극 및 상기 제2 스토리지 상부 전극과 경계를 이루며 나머지 영역에 형성되고, 상기 게이트 절연막은 상기 보호막을 따라 형성되고 상기 제2 스토리지 상부 전극의 아래에도 형성된다.
상기 제1 스토리지 상부 전극 및 드레인 전극은 상기 보호막에 의해 측면이 노출되어 상기 화소 전극과 측면 접속된다.
상기 게이트 라인으로부터 신장된 게이트 패드 하부 전극과; 상기 게이트 패드 하부 전극이 노출되도록 상기 게이트 절연막 및 보호막에 형성된 제2 컨택홀과; 상기 제2 컨택홀에 의해 노출된 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 추가로 구비한다.
상기 데이터 라인으로부터 신장된 데이터 패드 하부 전극과; 상기 보호막, 데이터 패드 하부 전극을 관통하여 형성된 제3 컨택홀과; 상기 제3 컨택홀에 의해 노출된 상기 데이터 패드 하부 전극과 측면 접속된 데이터 패드 상부 전극을 추가로 구비한다.
상기 게이트 패드 상부 전극, 상기 데이터 패드 상부 전극은 상기 화소 전극 및 제2 스토리지 상부 전극과 동일한 투명 도전층으로 이루어진다.
상기 게이트 패드 상부 전극, 상기 데이터 패드 상부 전극 각각은 해당 컨택홀 내에서 상기 보호막과 경계를 이루도록 형성된다.
상기 게이트 라인은 상기 제1 스토리지 상부 전극과의 중첩부에서 다른 부분에 비해 넓게 형성된다.
상기 반도체층은 상기 제1 스토리지 상부 전극과도 중첩되게 형성되고, 상기 제1 컨택홀은 상기 반도체층을 관통하여 형성된다.
본 발명에 따른 표시 소자용 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인, 그 게이트 라인과 접속된 게이트 전극을 형성하는 단계와; 상기 게이트 라인 및 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상의 소정 영역에 반도체층을 형성하는 단계와; 상기 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 결정하는 데이터 라인, 그 데이터 라인과 연결된 소스 전극, 그 소스 전극과 상기 반도체층을 사이에 두고 대향하는 드레인 전극, 상기 게이트 라인과 상기 게이트 절연막 및 반도체층을 사이에 두고 중첩하는 제1 스토리지 상부 전극을 형성하는 단계와; 상기 화소 영역을 제외한 나머지 영역에 형성되고 상기 게이트 라인과의 중첩부에서 상기 제1 스토리지 상부 전극 및 반도체층까지 관통하는 제1 컨택홀을 갖는 보호막을 형성하는 단계와; 상기 화소 영역에서 상기 드레인 전극 및 제1 스토리지 상부 전극과 측면 접속된 화소 전극과, 상기 제1 컨택홀을 통해 상기 제1 스토리지 상부 전극과 측면 접속된 제2 스토리지 상부 전극을 형성하는 단계를 포함한다.
그리고, 본 발명은 상기 게이트 라인과 함께 그와 접속된 게이트 패드 하부 전극을 형성하는 단계와; 상기 게이트 절연막 및 보호막 패터닝시 상기 게이트 패드 하부 전극이 노출되도록 상기 게이트 절연막 및 보호막에 제2 컨택홀을 형성하는 단계와; 상기 제2 컨택홀에 의해 노출된 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 상기 화소 전극과 함께 형성하는 단계를 추가로 포함하여 게이트 패드부를 마련한다.
또한, 본 발명은 상기 데이터 라인과 함께 그와 접속된 데이터 패드 하부 전극을 형성하는 단계와; 상기 보호막 패터닝시 상기 보호막, 데이터 패드 하부 전극을 관통하는 제3 컨택홀을 형성하는 단계와; 상기 제3 컨택홀에 의해 노출된 상기 데이터 패드 하부 전극과 측면 접속되는 데이터 패드 상부 전극을 상기 화소 전극과 함께 형성하는 단계를 추가로 포함하여 데이터 패드부를 마련한다.
본 발명에 따른 표시 소자용 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 금속층을 형성한 후 제1 마스크를 이용하여 게이트 라인을 형성하는 제1 마스크 공정과; 게이트 절연막, 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층, 소스/드레인 금속층을 적층하는 공정과; 부분 투과 마스크인 제2 마스크를 이용하여 상기 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층, 비정질 실리콘층을 패터닝하여 데이터 라인과 소스 전극 및 드레인 전극과, 반도체층, 상기 게이트 라인과 중첩하는 제1 스토리지 상부 전극을 형성하는 제2 마스크 공정과; 보호막을 형성한 후 제3 마스크를 이용하여 상기 게이트 라인과 데이터 라인의 교차로 정의되는 화소 영역의 보호막과 게이트 절연막을 식각해내고, 상기 제1 스토리지 상부 전극 및 반도체층을 관통하는 제1 컨택홀을 형성하며, 상기 보호막과 경계를 이루면서 상기 드레인 전극 및 제1 스토리지 상부 전극과 측면 접속된 화소 전극 및 상기 제1 컨택홀을 통해 상기 제1 스토리지 상부 전극과 측면 접속된 제2 스토리지 상부 전극을 형성하는 제3 마스크 공정을 포함한다.
상기 제2 마스크 공정은 상기 부분 투과 마스크를 이용하여 소스/드레인 금속층 위에 두께가 다른 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층, 비정질 실리콘층을 패터닝하여 상기 데이터 라인, 소스전극과 일체화된 드레인 전극, 제1 스토리지 전극, 반도체층 형성하는 단계와; 상기 포토레지스트 패턴을 애싱하여 상대적으로 얇은 포토레지스터 패턴을 제거하는 단계와; 상기 얇은 포토레지스터 패턴이 제거된 부분을 통해 상기 소스 전극과 드레인 전극을 분리하고 상기 불순물이 도핑된 비정질 실리콘층을 제거하는 단계와; 남아 있는 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 제3 마스크 공정은 보호막을 전면 형성하는 단계와; 상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 통해 노출된 상기 화소 영역의 보호막 및 게이트 절연막을 식각하고, 상기 제1 컨택홀을 형성하는 단계와; 상기 포토레지스트 패턴이 존재하는 보호막 위에 투명 도전막을 형성하는 단계와; 상기 포토레지스트 패턴과 그 위의 투명 도전막을 리프트-오프 공정으로 제거하여 상기 화소 전극 및 제2 스토리지 상부 전극을 형성하는 단계를 포함한다.
상기 보호막 및 게이트 절연막을 식각하는 단계는 상기 포토레지스트 패턴의 바깥쪽으로 노출된 상기 드레인 전극 및 제1 스토리지 상부 전극의 일부분을 그 아래의 반도체층과 함께 식각하는 단계를 추가로 포함한다.
상기 제1 마스크 공정은 상기 게이트 라인과 접속된 게이트 패드 하부 전극을 형성하는 단계를, 상기 제3 마스크 공정은 상기 게이트 패드 하부 전극이 노출되도록 상기 게이트 절연막 및 보호막에 제2 컨택홀을 형성하고, 그 제2 컨택홀에 의해 노출된 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 형성하는 단계를 추가로 포함한다.
상기 제2 마스크 공정은 데이터 라인과 접속된 데이터 패드 하부 전극과, 그 아래의 반도체층을 형성하는 단계를, 상기 제3 마스크 공정은 상기 보호막, 데이터 패드 하부 전극, 반도체층을 관통하는 제3 컨택홀을 형성하고, 그 제3 컨택홀에 의해 노출된 상기 데이터 패드 하부 전극과 측면 접속되는 데이터 패드 상부 전극을 상기 화소 전극과 함께 형성하는 단계를 추가로 포함한다.
상기 보호막은 상기 화소 전극, 제2 스토리지 상부 전극, 게이트 패드 상부 전극, 데이터 패드 상부 전극과 상기 보호막과 경계를 이루도록 형성된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
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이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 11b를 참조하여 상세하게 설명하기로 한다.
도 4는 발명의 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 기판은 하부 기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극(118)과 접속된 스토리지 상부 전극(122)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에 접속되는 게이트 패드부(126)와, 데이터 라인(104)에 접속되는 데이터 패드부(134)를 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)과 접속된 게이트 전극(108)과, 데이터 라인(104)과 접속된 소스 전극(110)과, 소스 전극(110)과 대향하게 위치하여 화소 전극(118)과 접속된 드레인 전극(112)과, 게이트 절연막(144)을 사이에 두고 게이트 전극(108)과 중첩되게 형성되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(146)을 구비한다.
그리고, 활성층(114) 및 오믹 접촉층(146)은 데이터 라인(104), 데이터 패드 하부 전극(136), 제1 스토리지 상부 전극(122)과도 중첩되게 형성된다.
화소 전극(118)은 패터닝된 보호막(Passivation)(150)에 의해 측면이 노출된 드레인 전극(112)과 측면 접속된다. 이러한 화소 전극(118)은 박막 트랜지스터(106)로부터 공급된 화소 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 스토리지 하부 전극 역할을 하는 전단 게이트 라인(102)과, 그 스토리지 하부 전극과 게이트 절연층(144)을 사이에 두고 중첩된 제1 및 제2 스토리지 상부 전극(122, 125)을 구비한다. 스토리지 하부 전극 역할을 하는 전단 게이트 라인(102)은 큰 용량의 스토리지 캐패시터(120)를 위하여 스토리지 상부 전극(122)과의 중첩부가 다른 부분에 비해 넓게 형성된다. 화소 전극(118)은 패터닝된 보호막(150)에 의해 측면이 노출된 제1 스토리지 상부 전극(122)과 측면 접속된다. 제2 스토리지 상부 전극(125)은 전단 게이트 라인(102)과의 중첩부에서 오믹 접촉층(146), 활성층(114), 제1 스토리지 상부 전극(122)을 관통하는 제1 컨택홀(124)을 통해 제1 스토리지 상부 전극(122)과 측면 접속된다. 이에 따라, 제2 스토리지 상부 전극(125)은 게이트 라인(102)과의 사이에 게이트 절연막(144)만을 구비하게 됨으로써 전극 간격 감소로 스토리지 캐패시터(120)의 용량이 증가되는 장점을 가지게 된다. 이렇게 큰 용량을 가지게 된 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 더욱 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드부(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(126)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부 전극(128)과, 게이트 패드 하부 전극(128) 위에 접속된 게이트 패드 상부 전극(132)으로 구성된다. 여기서, 게이트 패드 상부 전극(132)은 보호막(150) 및 게이트 절연막(144)을 관통하는 제2 컨택홀(130) 내에 형성되어 게이트 패드 하부 전극(128)과 접속된다.
데이터 라인(104)은 데이터 패드부(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(134)는 데이터 라인(104)으로부터 연장되는 데이터 패드 하부 전극(136)과, 데이터 패드 하부 전극(136)과 측면 접속된 데이터 패드 상부 전극(140)으로 구성된다. 여기서, 데이터 패드 상부 전극(140)은 보호막(150), 데이터 패드 하부 전극(136), 오믹 접촉층(146), 활성층(114)을 관통하는 제3 컨택홀(138) 내에 형성되어 데이터 패드 하부 전극(136)과 측면 접속된다.
이러한 구조를 갖는 박막 트랜지스터 기판에서 화소 전극(118)과 게이트 패드 상부 전극(132) 및 데이터 패드 상부 전극(140)을 포함하는 투명 도전 패턴은 동일한 투명 도전층 패터닝 공정으로 형성된다. 이 경우, 투명 도전층은 이전 공정인 보호막(150) 및 게이트 절연막(144)의 패터닝시 이용된 포토레지스터 패턴을 제거하는 리프트-오프(Lift-off) 공정으로 패터닝되게 한다. 이에 따라, 상기 투명 도전 패턴은 보호막(150)과 경계를 이루며 형성된다. 한편, 패터닝된 게이트 절연막(144)은 데이터 패드 하부 전극(136)의 하부 부분을 제외하고는 패터닝된 보 호막(150)과 동일 형상을 갖는다. 이러한 리프트-오프 공정의 적용으로 본 발명에 따른 박막 트랜지스터 기판은 다음과 같이 3마스크 공정으로 마스크 공정수를 줄일 수 있게 된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102), 게이트 라인(102)과 접속된 게이트 전극(108) 및 게이트 패드 하부 전극(128)을 포함하는 게이트 금속 패턴이 형성된다.
상세히 하면, 하부 기판(142) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(128)을 포함하는 게이트 금속 패턴이 형성된다. 여기서, 게이트 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 8a 내지 도 8d는 제2 마스크 공정을 구체적으로 설명하기 위하 단면도들을 도시한 것이다.
우선, 게이트 금속 패턴이 형성된 하부 기판(142) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 전면적인 게이트 절연막(144A)이 형성된다. 게이트 절연막(144A)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
그리고, 제2 마스크 공정으로 전면적인 게이트 절연막(144A) 위에 적층된 활성층(114) 및 오믹 접촉층(146)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 데이터 패드 하부 전극(136), 게이트 라인(102)과 중첩된 제1 스토리지 상부 전극(122)을 포함하는 소스/드레인 금속 패턴이 형성된다.
상세히 하면, 도 8a와 같이 전면적인 게이트 절연막(144A) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 비정질 실리콘층(114A), n+ 비정질 실리콘층(146A), 소스/드레인 금속층(105)이 순차적으로 형성된다. 소스/드레인 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용 된다. 이어서, 소스/드레인 금속층(105) 위에 포토 레지스트를 전면 도포한 다음 부분 노광 마스크인 제2 마스크를 이용한 포토리쏘그래피 공정으로 도 8a와 같이 단차를 갖는 포토레지스트 패턴(148)이 형성된다. 이 경우, 제2 마스크로는 박막 트랜지스터의 채널이 형성될 부분에서 회절 노광부(또는 반투과부)를 갖는 부분 노광 마스크를 이용한다. 이에 따라, 제2 마스크의 회절 노광부(또는 반투과부)와 대응하는 포토레지스트 패턴(148)은 제2 마스크의 투과부(또는 차단부)와 대응하는 포토레지스트 패턴(148) 보다 낮은 높이를 갖게 된다. 다시 말하여, 채널 부분의 포토레지스트 패턴(148)이 다른 소스/드레인 금속 패턴 부분의 포토레지스트 패턴(148) 보다 낮은 높이를 갖게 된다.
이러한 포토레지스트 패턴(148)을 이용한 습식 식각 공정으로 소스/드레인 금속층(105)이 패터닝됨으로써 도 8b에 도시된 바와 같이 데이터 라인(104), 박막 트랜지스터부의 소스 전극(110) 및 그와 일체화된 드레인 금속 패턴(112), 게이트 라인(102)과의 중첩된 제1 스토리지 상부 전극(122)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그리고, 동일한 포토레지스트 패턴(148)을 이용한 건식 식각 공정으로 n+ 비정질 실리콘층(114A)과 비정질 실리콘층(146A)이 동시에 패터닝됨으로써 도 8b에 도시된 바와 같이 오믹 접촉층(146)과 활성층(114)이 상기 소스/드레인 금속 패턴을 따라 형성된 구조를 갖게 된다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 도 8c에 도시된 바와 같이 상대적으로 낮은 높이를 갖는 채널 부분의 포토레지스트 패턴(148)은 제거되고, 다른 소스/드레인 금속 패턴 부분의 포토레지스트 패턴(148)은 높이가 낮아지게 된다.
이렇게 남아 있는 포토레지스트 패턴(148)를 이용한 건식 식각 공정으로 도 8d에 도시된 바와 같이 채널이 형성될 부분에서 소스/드레인 금속 패턴 및 오믹 접촉층(146)이 식각됨으로써 소스 전극(110)과 드레인 전극(112)이 서로 분리되고 활성층(114)이 노출된다. 이에 따라, 소스 전극(110)과 드레인 전극(112) 사이에는 활성층(154)으로 이루어진 채널이 형성된다. 그리고, 스트립 공정으로 소스/드레인 금속 패턴 부분에 남아 있던 포토레지스트 패턴(148)이 모두 제거된다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 10a 내지 도 10d는 제3 마스크 공정을 구체적으로 설명하기 위하 단면도들을 도시한 것이다.
제3 마스크 공정으로 전면적인 보호막(150A) 및 게이트 절연막(144A)이 패터닝되면서 제1 스토리지 상부 전극(122)과 게이트 라인(102)과의 중첩부에 제1 컨택홀(124)이 형성되고, 이어서 화소 전극(118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(140), 제2 스토리지 상부 전극(125)을 포함하는 투명 도전 패턴이 형성된다. 여기서, 투명 도전 패턴은 패터닝된 보호막(150)과 중첩없이 경계를 이루며 형성된다.
상세히 하면, 도 10a과 같이 소스/드레인 금속 패턴이 형성된 전면적인 게이트 절연막(144A) 상에 전면적인 보호막(150A)이 형성된다. 보호막(150A)의 재료로는 상기 게이트 절연막(144A)과 유사한 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 전면적인 보호막(150A) 위에 제3 마스크를 이용한 포토리쏘그래피 공정으로 도 10a와 같이 보호막(150A)이 존재해야 하는 부분에 포토레지스트 패턴(152)이 형성된다.
그 다음, 상기 포토레지스트 패턴(152)을 이용한 식각 공정으로 전면적인 보호막(150A) 및 게이트 절연막(144A)이 패터닝됨으로써 도 10b와 같이 투명 도전 패턴들이 형성되어질 영역을 제외한 나머지 영역에 보호막(150) 및 게이트 절연막(144)이 존재하게 된다. 구체적으로, 패터닝된 보호막(150) 및 게이트 절연막(144)에 의해 화소 전극이 형성되어질 화소 영역에서는 기판(142)이 노출된다. 이때, 포토레지스트 패턴(152)과 중첩되지 않은 드레인 전극(112) 및 제1 스토리지 상부 전극(122)의 일부분과 그 아래의 오믹 접촉층(146) 및 활성층(114)이 보호막(150)과 함께 식각됨으로써 그 측면이 노출되게 된다. 스토리지 캐패시터(120)에서는 보호막(150), 제1 스토리지 하부 전극(122), 오믹 접촉층(146), 활성층(114)을 관통하는 제1 컨택홀(124)이 형성되어 제1 스토리지 상부 전극(122)의 측면이 노출된다. 그리고, 게이트 패드부에서는 보호막(150) 및 게이트 절연막(144)을 관통하는 제2 컨택홀(130)을 통해 게이트 패드 하부 전극(128)이 노출된다. 데이터 패드부에서는 보호막(150), 데이터 패드 하부 전극(136), 오믹 접촉층(146), 활성층(114)을 관통하는 제3 컨택홀(138)을 통해 데이터 패드 하부 전극(136)의 측면이 노출된다.
이어서, 도 10c와 같이 상기 포토레지스트 패턴(152)이 존재하는 박막 트랜지스터 기판 상에 투명 도전막(154)이 스퍼터링 등과 같의 증착 방법으로 전면 형성된다. 투명 도전막(154)으로는 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 주석 산화물(Tin Oxide : TO) 또는 인듐 아연 산화물(Indium Zinc Oxide : IZO), SnO2 등이 이용된다.
그리고, 리프트-오프 공정으로 포토레지스트 패턴(152)과 그 위의 투명 도전막(154)이 함께 제거됨으로써 그 투명 도전막(154)이 패터닝된다. 이에 따라, 도 10d와 같이 화소 전극(118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(140), 제2 스토리지 상부 전극(125)을 포함하는 투명 도전 패턴이 형성된다. 이러한 투명 도전 패턴은 패터닝된 보호막(150)과는 중첩없이 경계를 이루게 된다.
구체적으로, 화소 전극(118)은 게이트 라인(102), 데이터 라인(104), 박막 트랜지스터(106)을 덮도록 패터닝된 보호막(150)과 경계를 이루며 화소 영역에 형성되어, 드레인 전극(112) 및 제1 스토리지 상부 전극(122)과 측면 접속된다. 제2 스토리지 상부 전극(125)은 제1 컨택홀(124) 내에서 보호막(150)과 경계를 이루며 형성되어, 제1 스토리지 상부 전극(122)과 측면 접속된다. 게이트 패드 상부 전극(132)은 제2 컨택홀(130) 내에서 보호막(150)과 경계를 이루며 형성되어, 노출된 게이트 패드 하부 전극(128)과 접속된다. 데이터 패드 상부 전극(132)은 제3 컨택홀(138) 내에서 보호막(150)과 경계를 이루며 형성되어, 데이터 패드 하부 전극(136)과 측면 접속된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 기판 제조 방법은 리프트-오프 공정으로 투명 도전층을 패터닝함에 따라 3마스크 공정으로 박막 트랜지스터 기판을 제조할 수 있게 한다. 특히, 본 발명은 스토리지 캐패시터(120)는 오믹 접촉층(146), 활성층(114), 제1 스토리지 상부 전극(122)을 관통하는 제1 컨택홀(124)에 의해 게이트 라인(102)과의 간격이 감소된 제2 스토리지 상부 전극(125)을 구비함으로써 그 용량을 증가시킬 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 리프트-오프 공정을 적용하여 3마스크 공정으로 공정을 단순화시킴으로써 제조 원 가를 절감할 수 있음과 아울러 제조 수율을 향상시킬 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 공정수를 줄이면서도 제1 스토리지 상부 전극에의 컨택홀 형성으로 제2 스토리지 상부 전극과 게이트 라인과의 간격을 감소시킴으로써 스토리지 캐패시터의 용량을 증대시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (19)

  1. 게이트 절연막을 사이에 두고 교차하여 화소 영역을 결정하는 게이트 라인 및 데이터 라인과;
    상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 소스 전극과 대향하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이의 채널을 포함하는 반도체층을 포함하는 박막 트랜지스터와;
    상기 게이트 라인 및 데이터 라인과 박막 트랜지스터를 덮는 보호막과;
    상기 화소 영역에 형성되어 상기 박막 트랜지스터와 접속된 화소 전극과;
    상기 화소 전극과 접속된 제1 스토리지 상부 전극, 상기 게이트 라인과 제1 스토리지 상부 전극과의 중첩부에서 상기 보호막 및 제1 스토리지 상부 전극을 관통하는 제1 컨택홀을 통해 상기 제1 스토리지 상부 전극과 측면 접속하는 제2 스토리지 상부 전극을 포함하는 스토리지 캐패시터를 구비하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 보호막은 상기 화소 전극 및 상기 제2 스토리지 상부 전극과 경계를 이루며 나머지 영역에 형성되고,
    상기 게이트 절연막은 상기 보호막을 따라 형성되고 상기 제2 스토리지 상부 전극의 아래에도 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 제1 스토리지 상부 전극 및 드레인 전극은 상기 보호막에 의해 측면이 노출되어 상기 화소 전극과 측면 접속된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 게이트 라인으로부터 신장된 게이트 패드 하부 전극과;
    상기 게이트 패드 하부 전극이 노출되도록 상기 게이트 절연막 및 보호막에 형성된 제2 컨택홀과;
    상기 제2 컨택홀에 의해 노출된 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 데이터 라인으로부터 신장된 데이터 패드 하부 전극과;
    상기 보호막, 데이터 패드 하부 전극을 관통하여 형성된 제3 컨택홀과;
    상기 제3 컨택홀에 의해 노출된 상기 데이터 패드 하부 전극과 측면 접속된 데이터 패드 상부 전극을 추가로 구비하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 게이트 패드 상부 전극, 상기 데이터 패드 상부 전극은 상기 화소 전극 및 제2 스토리지 상부 전극과 동일한 투명 도전층으로 이루어진 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  7. 제 4 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 게이트 패드 상부 전극, 상기 데이터 패드 상부 전극 각각은 해당 컨택홀 내에서 상기 보호막과 경계를 이루도록 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  8. 제 1 항에 있어서,
    상기 게이트 라인은 상기 제1 스토리지 상부 전극과의 중첩부에서 다른 부분에 비해 넓게 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 반도체층은 상기 제1 스토리지 상부 전극과도 중첩되게 형성되고,
    상기 제1 컨택홀은 상기 반도체층을 관통하여 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판.
  10. 기판 상에 게이트 라인, 그 게이트 라인과 접속된 게이트 전극을 형성하는 단계와;
    상기 게이트 라인 및 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상의 소정 영역에 반도체층을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 게이트 라인과 교차하여 화소 영역을 결정하는 데이터 라인, 그 데이터 라인과 연결된 소스 전극, 그 소스 전극과 상기 반도체층을 사이에 두고 대향하는 드레인 전극, 상기 게이트 라인과 상기 게이트 절연막 및 반도체층을 사이에 두고 중첩하는 제1 스토리지 상부 전극을 형성하는 단계와;
    상기 화소 영역을 제외한 나머지 영역에 형성되고 상기 게이트 라인과의 중첩부에서 상기 제1 스토리지 상부 전극 및 반도체층까지 관통하는 제1 컨택홀을 갖는 보호막을 형성하는 단계와;
    상기 화소 영역에서 상기 드레인 전극 및 제1 스토리지 상부 전극과 측면 접속된 화소 전극과, 상기 제1 컨택홀을 통해 상기 제1 스토리지 상부 전극과 측면 접속된 제2 스토리지 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 게이트 라인과 함께 그와 접속된 게이트 패드 하부 전극을 형성하는 단계와;
    상기 게이트 절연막 및 보호막 패터닝시 상기 게이트 패드 하부 전극이 노출되도록 상기 게이트 절연막 및 보호막에 제2 컨택홀을 형성하는 단계와;
    상기 제2 컨택홀에 의해 노출된 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 상기 화소 전극과 함께 형성하는 단계를 추가로 포함하여 게이트 패드부를 마련하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 데이터 라인과 함께 그와 접속된 데이터 패드 하부 전극을 형성하는 단계와;
    상기 보호막 패터닝시 상기 보호막, 데이터 패드 하부 전극을 관통하는 제3 컨택홀을 형성하는 단계와;
    상기 제3 컨택홀에 의해 노출된 상기 데이터 패드 하부 전극과 측면 접속되는 데이터 패드 상부 전극을 상기 화소 전극과 함께 형성하는 단계를 추가로 포함하여 데이터 패드부를 마련하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  13. 기판 상에 게이트 금속층을 형성한 후 제1 마스크를 이용하여 게이트 라인을 형성하는 제1 마스크 공정과;
    게이트 절연막, 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층, 소스/ 드레인 금속층을 적층하는 공정과;
    부분 투과 마스크인 제2 마스크를 이용하여 상기 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층, 비정질 실리콘층을 패터닝하여 데이터 라인과 소스 전극 및 드레인 전극과, 반도체층, 상기 게이트 라인과 중첩하는 제1 스토리지 상부 전극을 형성하는 제2 마스크 공정과;
    보호막을 형성한 후 제3 마스크를 이용하여 상기 게이트 라인과 데이터 라인의 교차로 정의되는 화소 영역의 보호막과 게이트 절연막을 식각해내고, 상기 제1 스토리지 상부 전극 및 반도체층을 관통하는 제1 컨택홀을 형성하며, 상기 보호막과 경계를 이루면서 상기 드레인 전극 및 제1 스토리지 상부 전극과 측면 접속된 화소 전극 및 상기 제1 컨택홀을 통해 상기 제1 스토리지 상부 전극과 측면 접속된 제2 스토리지 상부 전극을 형성하는 제3 마스크 공정을 포함하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제2 마스크 공정은
    상기 부분 투과 마스크를 이용하여 소스/드레인 금속층 위에 두께가 다른 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여 상기 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층, 비정질 실리콘층을 패터닝하여 상기 데이터 라인, 소스전극과 일체화된 드레인 전극, 제1 스토리지 전극, 반도체층 형성하는 단계와;
    상기 포토레지스트 패턴을 애싱하여 상대적으로 얇은 포토레지스터 패턴을 제거하는 단계와;
    상기 얇은 포토레지스터 패턴이 제거된 부분을 통해 상기 소스 전극과 드레인 전극을 분리하고 상기 불순물이 도핑된 비정질 실리콘층을 제거하는 단계와;
    남아 있는 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제3 마스크 공정은
    보호막을 전면 형성하는 단계와;
    상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 통해 노출된 상기 화소 영역의 보호막 및 게이트 절연막을 식각하고, 상기 제1 컨택홀을 형성하는 단계와;
    상기 포토레지스트 패턴이 존재하는 보호막 위에 투명 도전막을 형성하는 단계와;
    상기 포토레지스트 패턴과 그 위의 투명 도전막을 리프트-오프 공정으로 제거하여 상기 화소 전극 및 제2 스토리지 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 보호막 및 게이트 절연막을 식각하는 단계는
    상기 포토레지스트 패턴의 바깥쪽으로 노출된 상기 드레인 전극 및 제1 스토리지 상부 전극의 일부분을 그 아래의 반도체층과 함께 식각하는 단계를 추가로 포함하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  17. 제 13 항에 있어서,
    상기 제1 마스크 공정은 상기 게이트 라인과 접속된 게이트 패드 하부 전극을 형성하는 단계를,
    상기 제3 마스크 공정은 상기 게이트 패드 하부 전극이 노출되도록 상기 게이트 절연막 및 보호막에 제2 컨택홀을 형성하고, 그 제2 컨택홀에 의해 노출된 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  18. 제 13 항에 있어서,
    상기 제2 마스크 공정은 데이터 라인과 접속된 데이터 패드 하부 전극과, 그 아래의 반도체층을 형성하는 단계를,
    상기 제3 마스크 공정은 상기 보호막, 데이터 패드 하부 전극, 반도체층을 관통하는 제3 컨택홀을 형성하고, 그 제3 컨택홀에 의해 노출된 상기 데이터 패드 하부 전극과 측면 접속되는 데이터 패드 상부 전극을 상기 화소 전극과 함께 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
  19. 제 12 항 및 제 18 항 중 어느 한 항에 있어서,
    상기 보호막은
    상기 화소 전극, 제2 스토리지 상부 전극, 게이트 패드 상부 전극, 데이터 패드 상부 전극과 상기 보호막과 경계를 이루도록 형성된 것을 특징으로 하는 표시 소자용 박막 트랜지스터 기판의 제조 방법.
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