KR102544323B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 향상된 화질의 영상을 표시할 수 있는 표시 장치에 관한 것으로, 서로 교차하는 제 1 게이트 라인 및 제 1 데이터 라인; 상기 제 1 게이트 라인과 교차하며 상기 제 1 데이터 라인에 인접한 제 2 데이터 라인; 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 사이의 제 1 부화소 전극; 상기 제 1 게이트 라인과 상기 제 1 부화소 전극 사이의 제 2 부화소 전극; 상기 제 1 게이트 라인, 상기 제 1 데이터 라인 및 상기 제 1 부화소 전극에 연결된 제 1 스위칭 소자; 상기 제 1 게이트 라인, 상기 제 1 데이터 라인 및 상기 제 2 부화소 전극에 연결된 제 2 스위칭 소자; 상기 제 1 부화소 전극과 상기 제 1 스위칭 소자를 연결하는 연결 전극; 상기 제 1 데이터 라인과 상기 제 2 부화소 전극 사이의 제 1 더미 전극; 상기 연결 전극으로부터 연장되며, 상기 제 1 및 제 2 데이터 라인들 중 상기 제 1 데이터 라인에 더 근접하게 위치한 제 2 더미 전극을 포함하며; 상기 제 1 더미 전극의 단부와 상기 제 2 더미 전극의 단부가 서로 마주본다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 향상된 화질의 영상을 표시할 수 있는 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
본 발명은 향상된 화질의 영상을 표시할 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 서로 교차하는 제 1 게이트 라인 및 제 1 데이터 라인; 상기 제 1 게이트 라인과 교차하며 상기 제 1 데이터 라인에 인접한 제 2 데이터 라인; 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 사이의 제 1 부화소 전극; 상기 제 1 게이트 라인과 상기 제 1 부화소 전극 사이의 제 2 부화소 전극; 상기 제 1 게이트 라인, 상기 제 1 데이터 라인 및 상기 제 1 부화소 전극에 연결된 제 1 스위칭 소자; 상기 제 1 게이트 라인, 상기 제 1 데이터 라인 및 상기 제 2 부화소 전극에 연결된 제 2 스위칭 소자; 상기 제 1 부화소 전극과 상기 제 1 스위칭 소자를 연결하는 연결 전극; 상기 제 1 데이터 라인과 상기 제 2 부화소 전극 사이의 제 1 더미 전극; 상기 연결 전극으로부터 연장되며, 상기 제 1 및 제 2 데이터 라인들 중 상기 제 1 데이터 라인에 더 근접하게 위치한 제 2 더미 전극을 포함하며; 상기 제 1 더미 전극의 단부와 상기 제 2 더미 전극의 단부가 서로 마주본다.
상기 제 1 더미 전극과 상기 제 1 데이터 라인의 서로 마주보는 변들 간의 거리는 상기 제 2 더미 전극과 상기 제 1 데이터 라인의 서로 마주보는 변들 간의 거리와 동일하다.
표시 장치는 상기 제 1 데이터 라인으로부터 연장되어 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자에 연결된 연장 전극을 더 포함하며; 상기 연장 전극의 적어도 일부가 상기 제 1 더미 전극과 상기 제 2 더미 전극 사이에 위치한다.
상기 제 1 더미 전극과 상기 연장 전극의 서로 마주보는 변들 사이의 거리는 상기 제 2 더미 전극과 상기 연장 전극의 서로 마주보는 변들 사이의 거리와 다르다.
상기 제 1 더미 전극과 상기 연장 전극의 서로 마주보는 변들 사이의 거리는 상기 제 2 더미 전극과 상기 연장 전극의 서로 마주보는 변들 사이의 거리보다 더 길다.
상기 연결 전극은 상기 제 1 데이터 라인 및 상기 연장 전극과 중첩하지 않는다
상기 제 1 더미 전극은 상기 제 2 더미 전극보다 더 긴 길이를 갖는다.
상기 제 1 더미 전극과 상기 제 1 데이터 라인의 서로 마주보는 변들 간의 거리는 상기 연결 전극과 상기 제 2 데이터 라인의 서로 마주보는 변들 간의 거리와 동일하다.
상기 제 1 더미 전극과 상기 제 2 부화소 전극의 서로 마주보는 변들 간의 거리는 상기 연결 전극과 상기 제 2 부화소 전극의 서로 마주보는 변들 간의 거리와 동일하다.
상기 연결 전극의 적어도 일부는 상기 제 2 부화소 전극과 상기 제 2 데이터 라인 사이에 위치한다.
표시 장치는 상기 제 1 데이터 라인을 따라 위치하며, 상기 제 1 데이터 라인과 중첩하는 제 1 차폐 라인을 더 포함한다.
표시 장치는 상기 제 1 차폐 라인과 교차하는 적어도 하나의 제 2 차폐 라인을 더 포함한다.
표시 장치는 상기 제 2 데이터 라인을 따라 위치하며, 상기 제 2 데이터 라인과 중첩하고, 상기 제 2 차폐 라인과 교차하는 제 3 차폐 라인; 및 상기 제 1 차폐 라인 및 상기 제 3 차폐 라인과 교차하며, 상기 제 2 차폐 라인에 평행한 제 4 차폐 라인을 더 포함한다.
상기 제 1 부화소 전극, 상기 제 2 부화소 전극, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 상기 제 1 내지 제 4 차폐 라인들에 의해 둘러싸인 영역에 위치한다.
표시 장치는 상기 제 1 더미 전극과 제 2 더미 전극을 서로 연결하는 더미 연결 전극을 더 포함한다.
상기 더미 연결 전극은 상기 연장 전극과 중첩한다.
상기 제 1 부화소 전극은 상기 제 2 부화소 전극보다 더 큰 면적을 갖는다.
표시 장치는 상기 제 1 게이트 라인에 인접하며, 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인과 교차하는 제 2 게이트 라인을 더 포함한다.
상기 제 2 게이트 라인, 상기 연결 전극 및 차지 쉐어 커패시터에 연결된 제 3 스위칭 소자를 더 포함한다.
상기 제 1 게이트 라인에 공급되는 제 1 게이트 신호의 인가 시점과 상기 제 2 게이트 라인에 공급되는 제 2 게이트 신호의 인가 시점이 서로 다르다.
본 발명에 따른 표시 장치는 다음과 같은 효과를 제공한다.
본 발명에 따른 표시 장치에 따르면 제 1 부화소 전극과 제 1 데이터 라인 간의 기생 커패시턴스와 제 1 부화소 전극과 제 2 데이터 라인 간의 기생 커패시턴스 간 편차가 최소화될 수 있다. 이에 따라 수직 크로스토크(crosstalk)가 감소하므로, 표시 장치의 화질이 향상될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치에 대한 평면도이다.
도 2는 도 1의 구조에 컬러 필터가 더 추가된 평면도이다.
도 3은 도 2의 구조에 차광층이 더 추가된 평면도이다.
도 4 내지 도 7은 도 3의 주요 구성 요소들을 각각 개별적으로 나타낸 도면이다.
도 8은 도 7의 제 1 부화소 전극에 대한 확대도이다.
도 9는 도 3의 I-I`의 선을 따라 자른 단면도이다.
도 10은 도 3의 II-II`의 선을 따라 자른 단면도이다.
도 11은 도 3의 III-III`의 선을 따라 자른 단면도이다.
도 12는 도 3의 IV-IV`의 선을 따라 자른 단면도이다.
도 13은 도 1과 같은 구조를 갖는 2개의 인접 화소들을 나타낸 도면이다.
도 14는 도 1의 화소에 대한 등가 회로를 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따른 표시 장치에 대한 평면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치에 대한 평면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 장치에 대한 평면도이다.
도 18은 본 발명의 효과를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 17을 참조로 본 발명에 따른 표시 장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치에 대한 평면도이고, 도 2는 도 1의 구조에 컬러 필터가 더 추가된 평면도이며, 도 3은 도 2의 구조에 차광층이 더 추가된 평면도이다.
도 4 내지 도 7은 도 3의 주요 구성 요소들을 각각 개별적으로 나타낸 도면이다. 즉, 도 4는 도 3의 구성 요소들 중 제 1 게이트 라인, 제 2 게이트 라인, 제 1 게이트 전극, 제 2 게이트 전극, 제 3 게이트 전극, 유지 라인, 제 1 유지 전극, 제 2 유지 전극, 제 3 유지 전극 및 제 4 유지 전극을 따로 나타낸 도면이다. 그리고, 도 5는 도 3의 구성 요소들 중 제 1 데이터 라인, 제 2 데이터 라인, 연장 전극, 제 1 소스 전극, 제 1 드레인 전극, 제 2 소스 전극, 제 2 드레인 전극, 제 3 소스 전극 및 제 3 드레인 전극을 따로 나타낸 도면이다. 그리고, 도 6은 도 3의 구성 요소들 중 컬러 필터를 따로 나타낸 도면이다. 그리고, 도 7은 도 3의 구성 요소들 중 제 1 부화소 전극, 제 2 부화소 전극, 제 1 연결 전극, 제 2 연결 전극, 제 1 더미 전극 및 제 2 더미 전극을 따로 나타낸 도면이다.
도 8은 도 7의 제 1 부화소 전극에 대한 확대도이고, 도 9는 도 3의 I-I`의 선을 따라 자른 단면도이고, 도 10은 도 3의 II-II`의 선을 따라 자른 단면도이고, 도 11은 도 3의 III-III`의 선을 따라 자른 단면도이고, 그리고 도 12는 도 3의 IV-IV`의 선을 따라 자른 단면도이다.
표시 장치는, 도 2 내지 도 12에 도시된 바와 같이, 제 1 기판(301), 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3), 유지 라인(750), 제 1 유지 전극(751), 제 2 유지 전극(752), 제 3 유지 전극(753), 제 4 유지 전극(754), 게이트 절연막(311), 제 1 반도체층(321), 제 2 반도체층(322), 제 3 반도체층(323), 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 제 5 저항성 접촉층(323a), 제 6 저항성 접촉층(323b), 제 1 데이터 라인(DL1), 제 2 데이터 라인(DL2), 연장 전극(999), 제 1 소스 전극(SE1), 제 1 드레인 전극(DE1), 제 2 소스 전극(SE2), 제 2 드레인 전극(DE2), 제 3 소스 전극(SE3), 제 3 드레인 전극(DE3), 보호막(320), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 1 연결 전극(551), 제 2 연결 전극(552), 제 1 더미 전극(881), 제 2 더미 전극(882), 제 2 기판(302), 차광층(376), 공통 전극(330) 및 액정층(333)을 포함한다.
본 발명의 표시 장치는 위와 같이 액정층(333)을 포함하는 액정 표시 장치일 수 있다.
전술된 표시 장치의 구성 요소들 중 제 1 저항성 접촉층(321a), 제 2 저항성 접촉층(321b), 제 3 저항성 접촉층(322a), 제 4 저항성 접촉층(322b), 제 5 저항성 접촉층(323a) 및 제 6 저항성 접촉층(323b)은 본 발명의 표시 장치로부터 제거될 수도 있다.
표시 장치는 복수의 화소(PX)들을 포함할 수 있다. 하나의 화소(PX)는 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2), 제 3 스위칭 소자(TFT3), 컬러 필터(354), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 공통 전극(330) 및 액정층(333)을 포함할 수 있다.
제 1 스위칭 소자(TFT1)는, 도 1 및 도 9에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 1 반도체층(321), 제 1 소스 전극(SE1) 및 제 1 드레인 전극(DE1)을 포함한다.
제 2 스위칭 소자(TFT2)는, 도 1 및 도 10에 도시된 바와 같이, 제 2 게이트 전극(GE2), 제 2 반도체층(322), 제 2 소스 전극(SE2) 및 제 2 드레인 전극(DE2)을 포함한다.
제 3 스위칭 소자(TFT3)는, 도 1 및 도 11에 도시된 바와 같이, 제 3 게이트 전극(GE3), 제 3 반도체층(323), 제 3 소스 전극(SE3) 및 제 3 드레인 전극(DE3)을 포함한다.
도 1에 도시된 바와 같이, 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)은 각각 X축에 평행한 방향(이하, X축 방향)으로 연장된다. 도 9에 도시된 바와 같이, 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)은 제 1 기판(301) 상에 위치한다.
제 1 게이트 라인(GL1)은, 도 1 및 도 4에 도시된 바와 같이, 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)에 연결된다. 제 1 게이트 라인(GL), 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)은 모두 일체로 이루어질 수 있다.
도시되지 않았지만, 제 1 게이트 라인(GL1)의 단부는, 다른 층 또는 외부 구동회로와의 접속을 위해, 그 제 1 게이트 라인(GL1)의 다른 부분보다 더 큰 면적을 가질 수 있다. 마찬가지로, 제 2 게이트 라인(GL2)의 단부는, 다른 층 또는 외부 구동회로와의 접속을 위해, 그 제 2 게이트 라인(GL2)의 다른 부분보다 더 큰 면적을 가질 수 있다.
제 1 게이트 라인(GL1)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 이 게이트 라인(GL)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 라인(GL)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
제 2 게이트 라인(GL2)은 제 1 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 게이트 라인(GL2) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 게이트 전극(GE1)은, 도 1 및 도 4에 도시된 바와 같이, 제 1 게이트 라인(GL1)으로부터 돌출된 형상을 가질 수 있다. 예를 들어, 제 1 게이트 전극(GE1)은 제 1 게이트 라인(GL1)으로부터 Y축에 평행한 방향(이하, Y축 방향)으로 돌출될 수 있다. 제 1 게이트 전극(GE1)은 제 1 게이트 라인(GL1)의 일부일 수도 있다. 제 1 게이트 전극(GE1)은 제 1 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 게이트 전극(GE1) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 게이트 전극(GE2)은, 도 1 및 도 4에 도시된 바와 같이, 제 1 게이트 전극(GE1)으로부터 돌출된 형상을 가질 수 있다. 예를 들어, 제 2 게이트 전극(GE2)은 제 1 게이트 전극(GE1)으로부터 Y축 방향으로 돌출될 수 있다. 제 2 게이트 전극(GE2)은 제 1 게이트 전극(GE1)의 일부 또는 제 1 게이트 라인(GL1)의 일부일 수도 있다. 제 2 게이트 전극(GE2)은 제 1 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 게이트 전극(GE2) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 게이트 전극(GE3)은, 도 1 및 도 4에 도시된 바와 같이, 제 2 게이트 라인(GL2)으로부터 돌출된 형상을 가질 수 있다. 예를 들어, 제 3 게이트 전극(GE3)은 제 2 게이트 라인(GL2)으로부터 Y축 방향으로 돌출될 수 있다. 제 3 게이트 전극(GE3)은 제 2 게이트 라인(GL2)의 일부일 수도 있다. 제 3 게이트 전극(GE3)은 제 1 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 3 게이트 전극(GE3) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
도 1 또는 도 4에서 제 2 게이트 라인(GL2)을 마주보는 제 1 게이트 라인(GL1)의 한 면을 제 1 인접 면으로 정의하고, 그 제 1 인접 면과 마주보는 제 2 게이트 라인(GL2)의 한 면을 제 2 인접 면으로 정의할 때, 전술된 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)은 제 1 인접 면의 반대쪽에 위치한 제 1 게이트 라인(GL1)의 다른 면으로부터 돌출되며, 제 3 게이트 전극(GE3)은 제 2 인접 면의 반대쪽에 위치한 제 2 게이트 라인(GL2)의 다른 면으로부터 돌출된다.
유지 라인(750)은, 도 1 및 도 4에 도시된 바와 같이, X축 방향으로 연장된다. 유지 라인(750)은 전원 공급부(도시되지 않음)로부터 유지 전압을 공급받는다. 유지 전압은 공통 전극의 공통 전압과 동일할 수 있다.
도시되지 않았지만, 유지 라인(750)의 단부는, 다른 층 또는 외부 구동회로와의 접속을 위해, 그 유지 라인(750)의 다른 부분보다 더 큰 면적을 가질 수 있다.
유지 라인(750)으로부터 제 1 유지 전극(751), 제 2 유지 전극(752) 및 제 3 유지 전극(753)이 돌출된다. 유지 라인(750), 제 1 유지 전극(751), 제 2 유지 전극(752) 및 제 3 유지 전극(753)은 일체로 이루어질 수 있다. 유지 라인(750), 제 1 유지 전극(751), 제 2 유지 전극(752) 및 제 3 유지 전극(753)은 각각 전술된 제 1 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 유지 라인(750), 제 1 유지 전극(751), 제 2 유지 전극(752), 제 3 유지 전극(753) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 유지 전극(751)은, 도 1 및 도 4에 도시된 바와 같이, 유지 라인(750)으로부터 Y축 방향으로 돌출된다. 제 1 유지 전극(751)은 적어도 하나의 홀을 가질 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제 1 유지 전극(750)은 제 1 홀(41) 및 제 2 홀(42)을 가질 수 있다. 제 1 홀(41)과 제 2 홀(42)은 서로 다른 크기를 가질 수 있다. 예를 들어, 제 1 홀(41)은 제 2 홀(42)보다 더 클 수 있다.
제 1 유지 전극(751)의 제 1 홀(41)은 제 1 부화소 전극(PE1)의 일부를 둘러싸며, 제 1 유지 전극(751)의 제 2 홀(42)은 제 2 부화소 전극(PE2)의 일부를 둘러싼다. 예를 들어, 제 1 부화소 전극(PE1)의 일측 가장자리를 제외한 나머지 부분이 제 1 홀(41)에 의해 둘러싸이고, 제 2 부화소 전극(PE2)의 일측 가장자리를 제외한 나머지 부분이 제 2 홀(41)에 의해 둘러싸일 수 있다.
제 2 유지 전극(752)은 제 1 유지 전극(751)으로부터 Y축 방향으로 돌출된다. 한 화소(이하, 제 1 화소; PX)에 포함된 제 2 유지 전극(752)의 적어도 일부는 이 제 1 화소에 인접한 다른 화소(이하, 제 2 화소)에 위치한다. 제 2 화소는 제 1 화소(PX)에 포함된 제 1 유지 전극(751)의 돌출 방향(예를 들어, 도 1의 화소(PX)의 상측 방향)에 위치한 화소로서, 이 제 2 화소와 제 1 화소(PX)는 동일한 데이터 라인(예를 들어, 제 1 데이터 라인(DL1))에 공통으로 연결된다.
제 3 유지 전극(753)은 유지 라인(750)으로부터 Y축 방향으로 돌출된다. 이때, 제 3 유지 전극(753)은 제 1 유지 전극(751)과 반대 방향으로 돌출된다. 즉, 제 3 유지 전극(753)은 제 1 게이트 라인(GL1)을 향해 돌출된다.
제 4 유지 전극(754)은, 도 1에 도시된 바와 같이, 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2) 중 제 2 게이트 라인(GL2)에 더 근접하게 위치한다. 제 1 화소(PX)의 제 4 유지 전극(754)은 제 1 화소에 인접한 다른 화소(이하, 제 3 화소)에 포함된 제 2 유지 전극의 일부일 수 있다. 제 3 화소는 제 1 화소(PX)에 포함된 제 3 유지 전극(753)의 돌출 방향(예를 들어, 도 1의 화소(PX)의 하측 방향)에 위치한 화소로서, 이 제 3 화소와 제 1 화소(PX)는 동일한 데이터 라인(예를 들어, 제 1 데이터 라인(DL1))에 공통으로 연결된다.
제 1 내지 제 4 유지 전극들(751 내지 754) 각각은 전술된 제 1 게이트 라인(GL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 각 유지 전극(751 내지 754) 및 제 1 게이트 라인(GL1)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 절연막(311)은, 도 3 및 도 4에 도시된 바와 같이, 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3), 유지 라인(750), 제 1 유지 전극(751), 제 2 유지 전극(752), 제 3 유지 전극(753) 및 제 4 유지 전극(754) 상에 위치한다. 이때, 게이트 절연막(311)은 그 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2), 제 3 게이트 전극(GE3), 유지 라인(750), 제 1 유지 전극(751), 제 2 유지 전극(752), 제 3 유지 전극(753) 및 제 4 유지 전극(754)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
제 1 반도체층(321)은, 도 1 및 도 9에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 1 소스 전극(SE1) 및 제 1 드레인 전극(DE1)과 중첩한다. 또한, 제 1 반도체층(321)은, 도 9에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 제 1 반도체층(321)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
제 2 반도체층(322)은, 도 1 및 도 10에 도시된 바와 같이, 제 2 게이트 전극(GE2), 제 2 소스 전극(SE2) 및 제 2 드레인 전극(DE2)과 중첩한다. 또한, 제 2 반도체층(322)은, 도 10에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 제 2 반도체층(322)은 제 1 반도체층(321)과 동일한 물질로 이루어질 수 있다. 제 2 반도체층(322) 및 제 1 반도체층(311)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 반도체층(323)은, 도 1 및 도 11에 도시된 바와 같이, 제 3 게이트 전극(GE3), 제 3 소스 전극(SE3) 및 제 3 드레인 전극(DE3)과 중첩한다. 또한, 제 3 반도체층(323)은, 도 11에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 제 3 반도체층(323)은 제 1 반도체층(321)과 동일한 물질로 이루어질 수 있다. 제 3 반도체층(323) 및 제 1 반도체층(311)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)은, 도 1 및 도 5에 도시된 바와 같이, 각각 Y축 방향으로 연장된다. 제 2 데이터 라인(DL2)은 제 1 데이터 라인(DL1)에 평행할 수 있다. 도 1에 도시된 바와 같이, 제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)은 전술된 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2) 및 유지 라인(750)과 교차한다.
도시되지 않았지만, 제 1 데이터 라인(DL1)과 제 1 게이트 라인(GL1)이 교차하는 곳에서 제 1 데이터 라인(DL1)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 또한, 제 1 데이터 라인(DL1)과 제 2 게이트 라인(GL2)이 교차하는 곳에서 제 1 데이터 라인(DL1)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 또한, 제 1 데이터 라인(DL1)과 유지 라인(750)이 교차하는 곳에서 제 1 데이터 라인(DL1)은 이의 다른 부분에 비하여 더 작은 선폭을 가질 수 있다.
마찬가지로, 제 2 데이터 라인(DL2)과 제 1 게이트 라인(GL1)이 교차하는 곳에서 제 2 데이터 라인(DL2)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 또한, 제 2 데이터 라인(DL2)과 제 2 게이트 라인(GL2)이 교차하는 곳에서 제 2 데이터 라인(DL2)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 또한, 제 2 데이터 라인(DL2)과 유지 라인(750)이 교차하는 곳에서 제 2 데이터 라인(DL2)은 이의 다른 부분에 비하여 더 작은 선폭을 가질 수 있다.
도시되지 않았지만, 제 1 데이터 라인(DL1)의 단부는, 다른 층 또는 외부 구동회로와의 접속을 위해, 그 제 1 데이터 라인(DL1)의 다른 부분보다 더 큰 면적을 가질 수 있다. 마찬가지로, 제 2 데이터 라인(DL2)의 단부는, 다른 층 또는 외부 구동회로와의 접속을 위해, 그 제 2 데이터 라인(DL2)의 다른 부분보다 더 큰 면적을 가질 수 있다.
이에 따라, 데이터 라인들(DL1, DL2)과 게이트 라인들(GL1, GL2) 간의 기생 커패시턴스와, 그리고 그 데이터 라인들(DL1, DL2)과 유지 라인(750) 간의 기생 커패시턴스의 크기가 줄어들 수 있다.
제 1 데이터 라인(DL1) 및 제 2 데이터 라인(DL2)은 각각, 도 12에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다.
제 1 데이터 라인(DL1)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 제 1 데이터 라인(DL1)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 제 1 데이터 라인(DL1)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제 2 데이터 라인(DL2)은 전술된 제 1 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 데이터 라인(DL2) 및 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
연장 전극(999)은, 도 1에 도시된 바와 같이, 제 1 데이터 라인(DL1)으로부터 X축 방향으로 돌출된다. 연장 전극(999)의 적어도 일부는 제 1 게이트 전극(GE1) 및 제 2 게이트 전극(GE2)과 중첩한다. 연장 전극(999)은 제 1 데이터 라인(DL1)과 일체로 이루어질 수 있다. 연장 전극(999)은 제 1 데이터 라인(DL1)의 일부일 수도 있다.
연장 전극(999)의 적어도 일부는 제 1 더미 전극(881)과 제 2 더미 전극(882) 사이에 위치한다.
제 1 소스 전극(SE1)은, 도 1 및 도 9에 도시된 바와 같이, 제 1 게이트 전극(GE1) 및 제 1 반도체층(321)과 중첩한다. 또한, 제 1 소스 전극(SE1)은, 도 9에 도시된 바와 같이, 게이트 절연막(311) 및 제 1 반도체층(321) 상에 위치한다.
제 1 소스 전극(SE1)은 연장 전극(999)으로부터 제 1 드레인 전극(DE1)을 향해 돌출된 형상을 가질 수 있다. 제 1 소스 전극(SE1)은 연장 전극(999)과 일체로 이루어질 수 있다. 제 1 소스 전극(SE1)은 연장 전극(999)의 일부일 수도 있다.
제 1 소스 전극(SE1)은 U자 형상을 가질 수 있다. 제 1 소스 전극(SE1)은 제 1 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 소스 전극(SE1) 및 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 드레인 전극(DE1)은, 도 1 및 도 9에 도시된 바와 같이, 제 1 소스 전극(SE1)으로부터 소정 간격 이격되어 게이트 절연막(311) 및 제 1 반도체층(321) 상에 위치한다. 제 1 드레인 전극(DE1)은 제 1 반도체층(321) 및 제 1 게이트 전극(GE1)과 중첩한다. 제 1 드레인 전극(DE1)과 제 1 소스 전극(SE1) 사이의 제 1 반도체층(321) 부분에 제 1 스위칭 소자(TFT1)의 채널 영역이 위치한다.
제 1 드레인 전극(DE1)은 I자 형상을 가질 수 있다. 제 1 드레인 전극(DE1)은 제 1 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 드레인 전극(DE1) 및 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 소스 전극(SE2)은, 도 1 및 도 10에 도시된 바와 같이, 제 2 게이트 전극(GE2) 및 제 2 반도체층(322)과 중첩한다. 또한, 제 2 소스 전극(SE2)은, 도 10에 도시된 바와 같이, 게이트 절연막(311) 및 제 2 반도체층(322) 상에 위치한다.
제 2 소스 전극(SE2)은 연장 전극(999)으로부터 제 2 드레인 전극(DE2)을 향해 돌출된 형상을 가질 수 있다. 제 2 소스 전극(SE2)은 연장 전극(999) 또는 제 1 소스 전극(SE1)과 일체로 이루어질 수 있다. 제 2 소스 전극(SE2)은 연장 전극(999)의 일부일 수도 있다.
제 2 소스 전극(SE2)은 U자 형상을 가질 수 있다. 이때, 제 2 소스 전극(SE2)은 제 1 소스 전극(SE1)에 대하여 180도 반전된 형상을 가질 수 있다. 제 2 소스 전극(SE2)은 제 1 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 소스 전극(SE2) 및 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 드레인 전극(DE2)은, 도 1 및 도 10에 도시된 바와 같이, 제 2 소스 전극(SE2)으로부터 소정 간격 이격되어 게이트 절연막(311) 및 제 2 반도체층(322) 상에 위치한다. 제 2 드레인 전극(DE2)은 제 2 반도체층(322) 및 제 2 게이트 전극(GE2)과 중첩한다. 제 2 드레인 전극(DE2)과 제 2 소스 전극(SE2) 사이의 제 2 반도체층(322) 부분에 제 2 스위칭 소자(TFT2)의 채널 영역이 위치한다.
제 2 드레인 전극(DE2)은 I자 형상을 가질 수 있다. 제 2 드레인 전극(DE2)은 제 1 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 드레인 전극(DE2) 및 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 소스 전극(SE3)은, 도 1 및 도 11에 도시된 바와 같이, 제 3 게이트 전극(GE3) 및 제 3 반도체층(323)과 중첩한다. 또한, 제 3 소스 전극(SE3)은, 도 11에 도시된 바와 같이, 게이트 절연막(311) 및 제 3 반도체층(323) 상에 위치한다.
제 3 소스 전극(SE3)은 제 2 드레인 전극(DE2)으로부터 제 3 게이트 전극(GE3)을 향해 돌출된 형상을 가질 수 있다. 제 3 소스 전극(SE3)은 제 2 드레인 전극(DE2)과 일체로 이루어질 수 있다.
제 3 소스 전극(SE3)은 I자 형상을 가질 수 있다. 제 3 소스 전극(SE3)은 제 1 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 3 소스 전극(SE3) 및 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 드레인 전극(DE3)은, 도 1 및 도 11에 도시된 바와 같이, 제 3 소스 전극(SE3)으로부터 소정 간격 이격되어 게이트 절연막(311) 및 제 3 반도체층(323) 상에 위치한다. 제 3 드레인 전극(DE3)은 제 3 반도체층(323) 및 제 3 게이트 전극(GE3)과 중첩한다. 제 3 드레인 전극(DE3)과 제 3 소스 전극(SE3) 사이의 제 3 반도체층(322) 부분에 제 3 스위칭 소자(TFT3)의 채널 영역이 위치한다.
제 3 드레인 전극(DE3)은 I자 형상을 가질 수 있다. 제 3 드레인 전극(DE3)의 일부는 다른 화소에 위치할 수 있다. 구체적으로, 제 1 화소의 제 3 드레인 전극은 제 3 화소의 제 1 유지 전극 및 제 2 유지 전극과 중첩할 수 있다. 제 3 드레인 전극(DE3)은 제 1 데이터 라인(DL1)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 3 드레인 전극(DE3) 및 제 1 데이터 라인(DL1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 저항성 접촉층(321a)은 제 1 반도체층(321)과 제 1 소스 전극(SE1) 사이에 위치한다. 제 1 저항성 접촉층(321a)은 제 1 반도체층(321)과 제 1 소스 전극(SE1) 간의 계면 저항을 낮춘다.
제 1 저항성 접촉층(321a)은 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 2 저항성 접촉층(321b)은 제 1 반도체층(321)과 제 1 드레인 전극(DE1) 사이에 위치한다. 제 2 저항성 접촉층(321b)은 제 1 반도체층(321)과 제 1 드레인 전극(DE1) 간의 계면 저항을 낮춘다. 제 2 저항성 접촉층(321b)은 전술된 제 1 저항성 접촉층(321a)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 저항성 접촉층(321b)과 제 1 저항성 접촉층(321a)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 저항성 접촉층(322a)은 제 2 반도체층(322)과 제 2 소스 전극(SE2) 사이에 위치한다. 제 3 저항성 접촉층(322a)은 제 2 반도체층(322)과 제 2 소스 전극(SE2) 간의 계면 저항을 낮춘다. 제 3 저항성 접촉층(322a)은 전술된 제 1 저항성 접촉층(321a)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 3 저항성 접촉층(322a)과 제 1 저항성 접촉층(321a)은 동일한 공정으로 동시에 만들어질 수 있다.
제 4 저항성 접촉층(322b)은 제 2 반도체층(322)과 제 2 드레인 전극(DE2) 사이에 위치한다. 제 4 저항성 접촉층(322b)은 제 2 반도체층(322)과 제 2 드레인 전극(DE2) 간의 계면 저항을 낮춘다. 제 4 저항성 접촉층(322b)은 전술된 제 1 저항성 접촉층(321a)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 4 저항성 접촉층(322b)과 제 1 저항성 접촉층(321a)은 동일한 공정으로 동시에 만들어질 수 있다.
제 5 저항성 접촉층(323a)은 제 3 반도체층(323)과 제 3 소스 전극(SE3) 사이에 위치한다. 제 5 저항성 접촉층(323a)은 제 3 반도체층(323)과 제 3 소스 전극(SE3) 간의 계면 저항을 낮춘다. 제 5 저항성 접촉층(323a)은 전술된 제 1 저항성 접촉층(321a)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 5 저항성 접촉층(323a)과 제 1 저항성 접촉층(321a)은 동일한 공정으로 동시에 만들어질 수 있다.
제 6 저항성 접촉층(323b)은 제 3 반도체층(323)과 제 3 드레인 전극(DE3) 사이에 위치한다. 제 6 저항성 접촉층(323b)은 제 3 반도체층(323)과 제 3 드레인 전극(DE3) 간의 계면 저항을 낮춘다. 제 6 저항성 접촉층(323b)은 전술된 제 1 저항성 접촉층(321a)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 6 저항성 접촉층(323b)과 제 1 저항성 접촉층(321a)은 동일한 공정으로 동시에 만들어질 수 있다.
도시되지 않았지만, 게이트 절연막(311)과 제 1 소스 전극(SE1) 사이에 반도체층(이하, 제 1 추가 반도체층)이 더 위치할 수 있다. 또한, 게이트 절연막(311)과 제 1 드레인 전극(DE1) 사이에 반도체층(이하, 제 2 추가 반도체층)이 더 위치할 수 있다. 또한, 게이트 절연막(311)과 제 2 소스 전극(SE2) 사이에 반도체층(이하, 제 3 추가 반도체층)이 더 위치할 수 있다. 또한, 게이트 절연막(311)과 제 2 드레인 전극(DE2) 사이에 반도체층(이하, 제 4 추가 반도체층)이 더 위치할 수 있다. 또한, 게이트 절연막(311)과 제 3 소스 전극(SE3) 사이에 반도체층(이하, 제 5 추가 반도체층)이 더 위치할 수 있다. 또한, 게이트 절연막(311)과 제 3 드레인 전극(DE3) 사이에 반도체층(이하, 제 6 추가 반도체층)이 더 위치할 수 있다. 또한, 게이트 절연막(311)과 제 1 데이터 라인(DL1) 사이에 반도체층(이하, 제 7 추가 반도체층)이 더 위치할 수 있다. 또한, 게이트 절연막(311)과 제 2 데이터 라인(DL2) 사이에 반도체층(이하, 제 8 추가 반도체층)이 더 위치할 수 있다. 또한, 게이트 절연막(311)과 연장 전극(999) 사이에 반도체층(이하, 제 9 추가 반도체층)이 더 위치할 수 있다.
또한, 도시되지 않았지만, 제 1 추가 반도체층과 제 1 소스 전극(SE1) 사이에 저항성 접촉층이 더 위치할 수 있다. 또한, 제 2 추가 반도체층과 제 1 드레인 전극(DE1) 사이에 저항성 접촉층이 더 위치할 수 있다. 또한, 제 3 추가 반도체층과 제 2 소스 전극(SE2) 사이에 저항성 접촉층이 더 위치할 수 있다. 또한, 제 4 추가 반도체층과 제 2 드레인 전극(DE2) 사이에 저항성 접촉층이 더 위치할 수 있다. 또한, 제 5 추가 반도체층과 제 3 소스 전극(SE3) 사이에 저항성 접촉층이 더 위치할 수 있다. 또한, 제 6 추가 반도체층과 제 3 드레인 전극(DE3) 사이에 저항성 접촉층이 더 위치할 수 있다. 또한, 제 7 추가 반도체층과 제 1 데이터 라인(DL1) 사이에 저항성 접촉층이 더 위치할 수 있다. 또한, 제 8 추가 반도체층과 제 2 데이터 라인(DL2) 사이에 저항성 접촉층이 더 위치할 수 있다. 또한, 제 9 추가 반도체층과 연장 전극(999) 사이에 저항성 접촉층이 더 위치할 수 있다.
보호막(320)은, 도 9 내지 도 12에 도시된 바와 같이, 게이트 절연막(311), 제 1 데이터 라인(DL1), 제 2 데이터 라인(DL2), 연장 전극(999), 제 1 소스 전극(SE1), 제 2 소스 전극(SE2), 제 3 소스 전극(SE3), 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2) 및 제 3 드레인 전극(DE3) 상에 위치한다. 이때, 보호막(320)은 그 게이트 절연막(311), 제 1 데이터 라인(DL1), 제 2 데이터 라인(DL2), 연장 전극(999), 제 1 소스 전극(SE1), 제 2 소스 전극(SE2), 제 3 소스 전극(SE3), 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2) 및 제 3 드레인 전극(DE3)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다.
보호막(320)은 이를 관통하는 제 1 드레인 콘택홀(11) 및 제 2 드레인 콘택홀(12)을 갖는다. 보호막(320)의 제 1 드레인 콘택홀(11)은 제 1 드레인 전극(DE1)에 대응되게 위치하며, 보호막(320)의 제 2 드레인 콘택홀(12)은 제 2 드레인 전극(DE2)에 대응되게 위치한다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물로서 감광성(photosensitivity) 및 4.0의 유전 상수(dielectric constant)를 갖는 물질이 사용될 수 있다. 이와 달리, 보호막(320)은 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
컬러 필터(354)는, 도 2에 도시된 바와 같이, 서로 교차하는 제 1 차폐 라인(961) 및 제 2 차폐 라인(962)에 의해 둘러싸인 영역에 위치한다. 컬러 필터(354)의 가장자리는 제 1 차폐 라인(961) 및 제 2 차폐 라인(962) 상에 위치할 수 있다. 또한, 컬러 필터(354)는, 도 9 내지 12에 도시된 바와 같이, 보호막(320) 상에 위치한다.
컬러 필터(354)는, 도 6, 도 9 및 도 10에 도시된 바와 같이, 제 1 드레인 콘택홀(31) 및 제 2 드레인 콘택홀(32)을 갖는다. 컬러 필터(354)의 제 1 드레인 콘택홀(31)은 보호막(320)의 제 1 드레인 콘택홀(11)에 대응되게 위치하며, 컬러 필터(354)의 제 2 드레인 콘택홀(32)은 보호막(320)의 제 2 드레인 콘택홀(12)에 대응되게 위치한다.
컬러 필터(354)의 제 1 드레인 콘택홀(31) 및 보호막(320)의 제 1 드레인 콘택홀(11)을 통해 제 1 드레인 전극(DE1)의 일부 및 제 3 드레인 전극(DE3)의 일부가 노출되며, 컬러 필터(354)의 제 2 드레인 콘택홀(32) 및 보호막(320))의 제 2 드레인 콘택홀(12)을 통해 제 2 드레인 전극(DE2)의 일부가 노출된다.
컬러 필터(354)의 제 1 드레인 콘택홀(31)은 보호막(320)의 제 1 드레인 콘택홀(11)보다 더 클 수 있다. 예들 들어, 컬러 필터(354)에 의해 정의된 제 1 드레인 콘택홀(31)의 지름은 보호막(320)에 의해 정의된 제 1 드레인 콘택홀(11)의 지름보다 더 클 수 있다. 이와 같은 경우, 도 2에 도시된 바와 같이, 컬러 필터(354)의 제 1 드레인 콘택홀(31)은 보호막(320)의 제 1 드레인 콘택홀(11)을 둘러싸는 형상을 가질 수 있다.
컬러 필터(354)의 제 2 드레인 콘택홀(32)은 보호막(320)의 제 2 드레인 콘택홀(12)보다 더 클 수 있다. 예들 들어, 컬러 필터(354)에 의해 정의된 제 2 드레인 콘택홀(32)의 지름은 보호막(320)에 의해 정의된 제 2 드레인 콘택홀(12)의 지름보다 더 클 수 있다. 이와 같은 경우, 도 2에 도시된 바와 같이, 컬러 필터(354)의 제 2 드레인 콘택홀(32)은 보호막(320)의 제 2 드레인 콘택홀(12)을 둘러싸는 형상을 가질 수 있다.
제 1 부화소 전극(PE1)은, 도 7에 도시된 바와 같이, 제 1 부화소 영역(P1)에 위치한다. 여기서, 제 1 부화소 영역(P1)은 전술된 제 1 유지 전극(751)의 제 1 홀(41)에 의해 정의된 영역을 포함한다. 예를 들어, 제 1 부화소 영역(P1)은 제 1 홀(41)에 의해 정의된 영역 외에도 도 1의 제 1 유지 전극(751)과 제 1 부화소 전극(PE1)의 중첩 영역을 더 포함한다.
제 1 부화소 전극(PE1)의 적어도 일부는, 도 1에 도시된 바와 같이, 전술된 제 1 유지 전극(751)에 의해 정의된 제 1 홀(41)에 위치할 수 있다. 예를 들어, 제 1 부화소 전극(PE1)의 일측 가장자리를 제외한 나머지 부분은 제 1 홀(41)에 위치할 수 있다. 제 1 부화소 전극(PE1)의 일측 가장자리는 제 1 유지 전극(751)과 중첩할 수 있다. 또한, 제 1 부화소 전극(PE1)은, 도 12에 도시된 바와 같이, 컬러 필터(354) 상에 위치한다.
제 1 부화소 전극(PE1)은 제 1 연결 전극(551)을 통해 제 1 스위칭 소자(TFT1) 및 제 3 스위칭 소자(TFT3)에 연결된다. 다시 말하여, 제 1 연결 전극(551)은 제 1 부화소 전극(PE1)과 제 1 스위칭 소자(TFT1)의 제 1 드레인 전극(DE1)을 전기적으로 연결한다. 또한, 제 1 연결 전극(551)은 제 1 부화소 전극(PE1)과 제 3 스위칭 소자(TFT3)의 제 3 드레인 전극(DE3)을 전기적으로 연결한다.
제 1 부화소 전극(PE1)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있다. IZO 역시 다결정 또는 단결정의 물질일 수 있다. 이와 달리, IZO는 비정질(amorphous) 물질일 수 있다.
제 1 부화소 전극(PE1)은, 도 8에 도시된 바와 같이, 줄기 전극(613) 및 복수의 가지 전극들(601a, 601b, 601c, 601d)을 포함한다. 줄기 전극(613)과 가지 전극들(601a, 601b, 601c, 601d)은 일체로 구성될 수 있다.
줄기 전극(613)은 제 1 부화소 영역(P1)을 복수의 도메인(domain)들로 분할한다. 예를 들어, 줄기 전극(613)은 서로 교차하는 수평부(611) 및 수직부(612)를 포함한다. 수평부(611)는 제 1 부화소 영역(P1)을 2개의 도메인들로 분할하며, 그리고 수직부(612)는 그 분할된 2개의 도메인들 각각을 또 다른 2개의 더 작은 도메인들로 분할한다. 수평부(611) 및 수직부(612)로 구성된 줄기 전극(613)에 의해 화소 영역(P)은 4개의 도메인들(A, B, C, D)로 나뉜다.
가지 전극들은 줄기 전극(613)에서 서로 다른 방향으로 연장된 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)을 포함한다. 즉, 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)은 줄기 전극(613)에서 각 도메인(A, B, C, D) 내로 연장된다. 예를 들어, 제 1 가지 전극(601a)은 제 1 도메인(A)에 위치하고, 제 2 가지 전극(601b)은 제 2 도메인(B)에 위치하고, 제 3 가지 전극(601c)은 제 3 도메인(C)에 위치하고, 그리고 제 4 가지 전극(601d)은 제 4 도메인(D)에 위치한다.
수직부(612)에 대하여 제 1 가지 전극(601a)과 제 2 가지 전극(601b)은 서로 대칭적인 형태를 이루며, 수직부(612)에 대하여 제 3 가지 전극(601c)과 제 4 가지 전극(601d)은 서로 대칭적인 형태를 이룬다. 또한, 수평부(611)에 대하여 제 1 가지 전극(601a)과 제 4 가지 전극(601d)은 서로 대칭적인 형태를 이루며, 수평부(611)에 대하여 제 2 가지 전극(601b)과 제 3 가지 전극(601c)은 서로 대칭적인 형태를 이룬다.
제 1 도메인(A)에 제 1 가지 전극(601a)이 복수로 구비될 수 있는 바, 이때 복수의 제 1 가지 전극(601a)들은 서로 평행하게 배열된다. 여기서, 제 1 가지 전극(601a)들 중 일부 가지 전극들은, 제 1 도메인(A)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 1 가지 전극(601a)들 중 나머지 가지 전극들은 제 1 도메인(A)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 2 도메인(B)에 제 2 가지 전극(601b)이 복수로 구비될 수 있는 바, 이때 복수의 제 2 가지 전극(601b)들은 서로 평행하게 배열된다. 여기서, 제 2 가지 전극(601b)들 중 일부 가지 전극들은, 제 2 도메인(B)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 2 가지 전극(601b)들 중 나머지 가지 전극들은 제 2 도메인(B)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 3 도메인(C)에 제 3 가지 전극(601c)이 복수로 구비될 수 있는 바, 이때 복수의 제 3 가지 전극(601c)들은 서로 평행하게 배열된다. 여기서, 제 3 가지 전극(601c)들 중 일부 가지 전극들은, 제 3 도메인(C)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 3 가지 전극(601c)들 중 나머지 가지 전극들은 제 3 도메인(C)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 4 도메인(D)에 제 4 가지 전극(601d)이 복수로 구비될 수 있는 바, 이때 복수의 제 4 가지 전극(601d)들은 서로 평행하게 배열된다. 여기서, 제 4 가지 전극(601d)들 중 일부 가지 전극들은, 제 4 도메인(D)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 4 가지 전극(601d)들 중 나머지 가지 전극들은 제 4 도메인(D)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
한편, 전술된 줄기 전극(613)은 제 1 연결부(614a) 및 제 2 연결부(614b)를 더 포함할 수 있다. 제 1 연결부(614a)는 수평부(611)의 일측 끝단에 연결되며, 제 2 연결부(614b)는 수평부(611)의 타측 끝단에 연결된다. 제 1 연결부(614a) 및 제 2 연결부(614b)는 수직부(612)에 평행하게 배열될 수 있다. 제 1 연결부(614a) 및 제 2 연결부(614b)는 줄기 전극(613)과 일체로 구성될 수 있다.
제 1 도메인(A)에 위치한 적어도 2개의 제 1 가지 전극(601a)들의 단부들과 제 4 도메인(D)에 위치한 적어도 2개의 제 4 가지 전극(601d)들의 단부들은 제 2 연결부(614b)에 의해 서로 연결될 수 있다. 마찬가지로, 제 2 도메인(B)에 위치한 적어도 2개의 제 2 가지 전극(601b)들의 단부들과 제 3 도메인(C)에 위치한 적어도 2개의 제 3 가지 전극(601c)들의 단부들이 제 1 연결부(614a)에 의해 서로 연결될 수 있다.
또한, 도시되지 않았지만, 제 1 도메인(A)에 위치한 적어도 2개의 제 1 가지 전극(601a)들의 단부들과 제 2 도메인(B)에 위치한 적어도 2개의 제 2 가지 전극(601b)들의 단부들이 다른 연결부에 의해 서로 연결될 수 있다. 또한, 제 3 도메인(C)에 위치한 적어도 2개의 제 3 가지 전극(601c)들의 단부들과 제 4 도메인(D)에 위치한 적어도 2개의 제 4 가지 전극(601d)들의 단부들이 또 다른 연결부에 의해 서로 연결될 수 있다.
제 1 부화소 전극(PE1)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있다. IZO 역시 다결정 또는 단결정의 물질일 수 있다. 이와 달리, IZO는 비정질(amorphous) 물질일 수 있다.
제 2 부화소 전극(PE2)은, 도 7에 도시된 바와 같이, 제 2 부화소 영역(P2)에 위치한다. 여기서, 제 2 부화소 영역(P2)은 전술된 제 1 유지 전극(751)의 제 2 홀(42)에 의해 정의된 영역을 포함한다. 예를 들어, 제 2 부화소 영역(P2)은 제 2 홀(42)에 의해 정의된 영역 외에도 도 1의 제 1 유지 전극(751)과 제 2 부화소 전극(PE2)의 중첩 영역을 더 포함한다.
제 2 부화소 전극(PE2)은, 도 1에 도시된 바와 같이, 제 1 부화소 전극(PE1)과 제 1 게이트 라인(GL1) 사이에 위치한다. 이때, 제 2 부화소 전극(PE2)의 적어도 일부는, 도 1에 도시된 바와 같이, 전술된 제 1 유지 전극(751)에 의해 정의된 제 2 홀에 위치할 수 있다. 예를 들어, 제 2 부화소 전극(PE2)의 일측 가장자리를 제외한 나머지 부분은 제 2 홀에 위치할 수 있다. 제 2 부화소 전극(PE2)의 일측 가장자리는 제 1 유지 전극(751)과 중첩할 수 있다. 또한, 제 2 부화소 전극(PE2)은, 도 12에 도시된 바와 같이, 컬러 필터(354) 상에 위치한다.
제 2 부화소 전극(PE2)은 제 2 연결 전극(552)을 통해 제 2 스위칭 소자(TFT2)에 연결된다. 다시 말하여, 제 2 연결 전극(552)은 제 2 부화소 전극(PE2)과 제 2 스위칭 소자(TFT2)의 제 2 드레인 전극(DE2)을 전기적으로 연결한다.
제 2 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다. 즉, 제 2 부화소 전극(PE2)과 제 1 부화소 전극(PE1)은 동일한 공정으로 동시에 제조될 수 있다.
제 2 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 실질적으로 동일한 구조를 갖는다. 예를 들어, 제 2 부화소 전극(PE2)은, 제 2 부화소 영역(P2)을 복수의 도메인들로 분할하는 줄기 전극과, 그리고 그 줄기 전극에서 각 도메인 내로 연장된 가지 전극을 포함한다. 또한, 제 2 부화소 전극(PE2)은 제 1 연결부 및 제 2 연결부를 더 포함할 수 있다.
제 2 부화소 전극(PE2)에 포함된 줄기 전극, 가지 전극, 제 1 연결부 및 제 2 연결부는 전술된 제 1 부화소 전극(PE1)에 포함된 그것들과 동일하므로, 이들에 대한 설명은 도 5 및 관련 내용을 참조한다.
제 1 부화소 전극(PE1)은 제 2 부화소 전극(PE2)과 동일하거나 또는 이 보다 더 큰 면적을 가질 수 있다. 제 1 부화소 전극(PE1)의 면적은, 예를 들어, 제 2 부화소 전극(PE2)의 면적의 1 내지 2배 일수 있다.
제 1 연결 전극(551)은, 도 1, 도 7 및 도 8에 도시된 바와 같이, 제 1 부화소 전극(PE1)으로부터 연장되어 제 1 드레인 전극(DE1) 및 제 3 드레인 전극(DE3)에 연결된다. 예를 들어, 제 1 연결 전극(551)은 제 1 부화소 전극(PE1)의 제 4 가지 전극(601d)으로부터 연장될 수 있다. 이때, 제 1 연결 전극(551)은 컬러 필터(354)의 제 1 드레인 콘택홀(31) 및 보호막(320)의 제 1 드레인 콘택홀(11)을 통해 제 1 드레인 전극(DE1) 및 제 3 드레인 전극(DE3)에 연결된다.
제 1 연결 전극(551)은, 도 10에 도시된 바와 같이, 컬러 필터(354) 상에 위치한다.
제 1 연결 전극(551)은, 도 1에 도시된 바와 같이, 제 1 유지 전극(751), 유지 라인(750), 제 4 유지 전극(754), 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)과 중첩한다.
도 1에 도시된 바와 같이, 제 1 연결 전극(551)의 적어도 일부는 제 2 부화소 전극(PE2)과 제 2 데이터 라인(DL2) 사이에 위치한다. 제 2 부화소 전극(PE2) 및 제 2 데이터 라인(DL2) 사이에 위치한 제 1 연결 전극(551) 부분은 제 2 데이터 라인(DL2)과 평행할 수 있다.
제 1 연결 전극(551)은 제 1 데이터 라인(DL1) 및 연장 전극(999)과 중첩하지 않는다. 또한, 제 1 연결 전극(551)은 그 연장 전극(999)에 연결된 제 1 소스 전극(SE1) 및 제 2 소스 전극(SE2)과도 중첩하지 않는다.
제 1 연결 전극(551)은, 도 7에 도시된 바와 같이, 제 1 연결부(551a) 및 제 2 연결부(551b)를 포함할 수 있다.
제 1 연결부(551a)는 제 2 데이터 라인(DL2)과 평행하게 제 1 부화소 전극(PE1)으로부터 연장된다. 제 1 연결부(551a)의 적어도 일부는 제 2 부화소 전극(PE2)과 제 2 데이터 라인(DL2) 사이에 위치한다. 그 제 2 부화소 전극(PE2)과 제 2 데이터 라인(DL2) 사이에 위치한 제 1 연결부(551a) 부분은 제 1 유지 전극(751) 및 유지 라인(750)과 중첩할 수 있다.
제 2 연결부(551b)는 제 1 연결부(551a)로부터 사선으로 연장되어 제 1 드레인 전극(DE1)에 연결된다. 제 2 연결부(551b)는 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2) 및 제 4 유지 전극(754)과 중첩한다.
도 1에 도시된 바와 같이, 제 2 연결부(551b)와 제 1 게이트 라인(GL1)이 이루는 각들 중 더 큰 각(θ1)은 둔각일 수 있다.
도 1에 도시된 바와 같이, 제 2 연결부(551b)와 제 1 연결부(551a)가 이루는 각(θ2)은 둔각일 수 있다.
제 1 더미 전극(881)은, 도 1, 도 7 및 도 8에 도시된 바와 같이, 제 1 부화소 전극(PE1)으로부터 연장된다. 예를 들어, 제 1 더미 전극(881)은 제 1 부화소 전극(PE1)의 제 3 가지 전극(601c)으로부터 연장될 수 있다.
도 1에 도시된 바와 같이, 제 1 더미 전극(881)의 적어도 일부는 제 2 부화소 전극(PE2)과 제 1 데이터 라인(DL1) 사이에 위치한다. 제 1 더미 전극(881)은 제 1 데이터 라인(DL1)과 평행할 수 있다. 또한, 제 1 더미 전극(881)은 제 1 연결 전극(551)의 제 1 연결부(551a)와 평행할 수 있다.
도 1에 도시된 바와 같이, 제 1 데이터 라인(DL1)과 제 1 더미 전극(881) 간의 거리(d1)는 제 2 데이터 라인(DL2)과 제 1 연결 전극(551)의 제 1 연결부(551a) 간의 거리(d2)와 동일할 수 있다. 여기서, 도 1에서의 d1은 제 1 데이터 라인(DL1)과 제 1 더미 전극(881)의 서로 마주보는 변들 간의 거리를 의미하며, d2는 제 2 데이터 라인(DL2)과 제 1 연결 전극(551)의 서로 마주보는 변들 간의 거리를 의미한다.
또한, 도 1에 도시된 바와 같이, 제 1 더미 전극(881)과 제 2 부화소 전극(PE2) 간의 거리(d11)는 제 1 연결 전극(551)의 제 1 연결부(551a)와 제 2 부화소 전극(PE2) 간의 거리(d22)와 동일할 수 있다. 여기서, 도 1에서의 d11은 제 1 더미 전극(881)과 제 2 부화소 전극(PE2)의 서로 마주보는 변들 간의 거리를 의미하며, d22는 제 1 연결 전극(551)과 제 2 부화소 전극(PE2)의 서로 마주보는 변들 간의 거리를 의미한다.
도 7에 도시된 바와 같이, 제 2 부화소 전극(PE2)은 제 1 더미 전극(881) 및 제 1 연결 전극(551) 사이에 위치할 수 있다.
도 1 및 도 7에 도시된 바와 같이, 제 2 더미 전극(882)은 제 1 연결 전극(551)으로부터 연장된다. 예를 들어, 제 1 연결 전극(551)과 제 1 드레인 전극(DE1) 간의 연결부는 제 1 드레인 콘택홀(11, 31)에 위치하는 바, 제 2 더미 전극(882)은 그 제 1 연결 전극(551)의 연결부로부터 제 1 더미 전극(881)을 향해 연장된다.
제 2 더미 전극(882)은, 도 1에 도시된 바와 같이, 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)과 중첩한다.
제 2 더미 전극(882)은, 도 7에 도시된 바와 같이, 제 1 더미부(882a) 및 제 2 더미부(882b)를 포함할 수 있다.
제 1 더미부(882a)는 제 1 연결 전극(551)의 연결부로부터 사선 방향으로 연장된다. 제 1 더미부(882a)는 제 1 및 제 2 데이터 라인들(DL1, DL2) 중 제 1 데이터 라인(DL1)에 더 근접하게 위치한다.
제 2 더미부(882b)는 제 1 더미부(882a)로부터 제 1 더미 전극(881)을 향해 연장된다. 제 2 더미부(882b)는 제 1 게이트 라인(GL1) 및 제 2 게이트 라인(GL2)과 중첩한다. 제 2 더미부(882b)는 제 1 및 제 2 데이터 라인들(DL1, DL2) 중 제 1 데이터 라인(DL1)에 더 근접하게 위치한다. 제 2 더미부(882b)는 제 1 데이터 라인(DL1) 또는 제 2 데이터 라인(DL2)에 평행할 수 있다.
도 1에 도시된 바와 같이, 제 1 데이터 라인(DL1)과 제 2 더미 전극(882)의 제 2 더미부(882b) 간의 거리(d3)는 전술된 제 1 데이터 라인(DL1)과 제 1 더미 전극(881) 간의 거리(d1)와 동일할 수 있다. 또한, 제 1 데이터 라인(DL1)과 제 2 더미 전극(882)의 제 2 더미부(882b) 간의 거리(d3)는 제 2 데이터 라인(DL2)과 제 1 연결 전극(551)의 제 1 연결부(551a) 간의 거리(d2)와 동일할 수 있다. 여기서, 도 1에서의 d3은 제 1 데이터 라인(DL1)과 제 2 더미 전극(882)의 서로 마주보는 변들 간의 거리를 의미한다.
도 1에 도시된 바와 같이, 제 1 더미 전극(881)의 단부와 제 2 더미 전극(882)의 단부는 연장 전극(999)을 사이에 두고 서로 마주본다.
제 1 더미 전극(881)과 연장 전극(999)의 서로 마주보는 변들 사이의 거리는 제 2 더미 전극(882)과 연장 전극(999)의 서로 마주보는 변들 사이의 거리와 다르다. 예를 들어, 제 1 더미 전극(881)과 연장 전극(999)의 서로 마주보는 변들 사이의 거리는 제 2 더미 전극(882)과 연장 전극(999)의 서로 마주보는 변들 사이의 거리보다 더 길 수 있다.
도 1에 도시된 바와 같이, 제 2 더미부(882b)와 제 1 게이트 라인(GL1)이 이루는 각(θ3)은 90도일 수 있다.
도 1에 도시된 바와 같이, 제 1 더미부(882a)와 제 2 더미부(882b)가 이루는 각(θ4)은 둔각일 수 있다.
제 2 연결 전극(552)은, 도 1, 도 7 및 도 8에 도시된 바와 같이, 제 2 부화소 전극(PE2)으로부터 연장되어 제 2 드레인 전극(DE2)에 연결된다. 예를 들어, 제 2 연결 전극(552)은 제 2 부화소 전극(PE2)의 제 3 가지 전극으로부터 연장될 수 있다. 이때, 제 2 연결 전극(552)은 컬러 필터(354)의 제 2 드레인 콘택홀(32) 및 보호막(320)의 제 2 드레인 콘택홀(12)을 통해 제 2 드레인 전극(DE2)에 연결된다.
제 2 연결 전극(552)은, 도 10에 도시된 바와 같이, 컬러 필터(354) 상에 위치한다.
제 2 연결 전극(552)은, 도 1에 도시된 바와 같이, 제 1 유지 전극(751), 유지 라인(750) 및 제 3 유지 전극(753)과 중첩한다.
도 1에 도시된 바와 같이, 제 1 연결 전극(551)의 적어도 일부는 제 1 더미 전극(881)과 제 1 연결 전극(551) 사이에 위치한다.
제 1 연결 전극(551), 제 1 더미 전극(881) 및 제 2 더미 전극(882)은 각각 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다. 즉, 제 1 연결 전극(551), 제 1 더미 전극(881), 제 2 더미 전극(882)은 제 1 부화소 전극(PE1)은 동일한 공정으로 동시에 제조될 수 있다.
제 1 부화소 전극(PE1), 제 1 연결 전극(551), 제 1 더미 전극(881) 및 제 2 더미 전극(882)은 일체로 이루어진다.
제 2 부화소 전극(PE2) 및 제 2 연결 전극(552)은 일체로 이루어진다.
이와 같이, 제 2 부화소 전극(PE2)과 제 1 데이터 라인(DL1) 사이에 제 1 더미 전극(881)이 위치하고, 제 2 부화소 전극(PE2)과 제 2 데이터 라인(DL2) 사이에 제 1 연결 전극(551)이 위치한다. 즉, 제 1 더미 전극(881)은 제 1 데이터 라인(DL1)에 근접하게 위치하고, 제 1 연결 전극(551)은 제 2 데이터 라인(DL2)에 근접하게 위치한다. 제 1 더미 전극(881) 및 제 1 연결 전극(551)은 제 1 부화소 전극(PE2)에 연결된다. 제 1 더미 전극(881) 및 제 1 연결 전극(551)은 제 1 부화소 전극(PE1)의 양측에 위치한 제 1 및 제 2 데이터 라인들(DL1, DL2)에 근접하게 위치하는 바, 이에 따라 제 1 데이터 라인(DL1)과 제 1 더미 전극(881) 사이의 기생 커패시턴스와 제 2 데이터 라인(DL2)과 제 1 연결 전극(551) 사이의 기생 커패시턴스 간 편차가 최소화될 수 있다. 다시 말하여, 제 1 부화소 전극(PE1)과 제 1 데이터 라인(DL1) 사이의 기생 커패시턴스와 제 1 부화소 전극(PE1)과 제 2 데이터 라인(DL2) 사이의 기생 커패시턴스 간 편차가 최소화될 수 있다. 한편, 제 1 연결 전극(551)이 연장 전극(999)과 중첩하지 않으므로 이들이 중첩할 경우 발생되는 기생 커패시턴스에 의해 전술된 편차가 증가하는 것이 방지될 수 있다.
또한, 제 1 데이터 라인(DL1)에 근접하게 제 2 더미 전극(882)이 더 위치할 경우, 제 1 데이터 라인(DL1)에 근접한 총 더미 전극의 길이(제 1 더미 전극(881)의 길이 및 제 2 더미 전극(882)의 길이)와 제 2 데이터 라인(DL2)에 근접한 제 1 연결 전극(551)의 길이 간 편차가 더욱 줄어들 수 있다. 그러면, 제 1 부화소 전극(PE1)과 제 1 데이터 라인(DL1) 간의 기생 커패시턴스와 제 1 부화소 전극(PE1)과 제 2 데이터 라인(DL2) 간의 기생 커패시턴스 간 편차가 더욱 최소화될 수 있다.
제 1 차폐 라인(961) 및 제 2 차폐 라인(962)은 인접한 화소들 간의 경계를 정의한다. 서로 인접한 제 1 차폐 라인(961)들 및 제 2 차폐 라인(962)들에 의해 둘러싸여 정의된 영역(예를 들어, 화소 영역)에 화소가 위치한다.
제 1 차폐 라인(961)은, 도 1에 도시된 바와 같이, 데이터 라인을 따라 위치한다. 예를 들어, 제 1 차폐 라인(961)은 제 1 데이터 라인(DL1)과 중첩되게 그 제 1 데이터 라인(DL1)을 따라 위치한다. 이때, 제 1 차폐 라인(961)은 제 1 데이터 라인(DL1)의 전체를 중첩할 수 있다. 또한, 제 1 차폐 라인(961)은, 도 9 및 도 12에 도시된 바와 같이, 컬러 필터(354) 상에 위치한다.
제 1 차폐 라인(961)은 제 1 데이터 라인(DL1)보다 더 넓은 선폭을 가질 수 있다.
제 1 차폐 라인(961)은 제 1 데이터 라인(DL1)에 평행한 방향으로 연장된다. 예를 들어, 제 1 차폐 라인(961)은 Y축 방향으로 연장될 수 있다.
제 1 차폐 라인(961)은 공통 전극(330)의 전압과 동일한 전압을 공급받을 수 있다. 예를 들어, 제 1 차폐 라인(961)은 전원 공급부로부터 공통 전압을 공급받을 수 있다.
제 1 차폐 라인(961)은 제 2 데이터 라인(DL2) 상에도 위치한다. 제 2 데이터 라인(DL2) 상의 제 1 차폐 라인(961)은 전술된 제 1 데이터 라인(DL1) 상의 제 1 차폐 라인(961)과 동일한 구성을 갖는다.
제 1 차폐 라인(961)은 데이터 라인(예를 들어, DL1 또는 DL2)과 부화소 전극(예를 들어, PE1 또는 PE2) 간에 전계가 형성되는 것을 방지한다. 또한, 제 1 차폐 라인(961)과 공통 전극은 동일한 전압, 즉 공통 전압을 공급받으므로 이 제 1 차폐 라인(961)(707)과 공통 전극(330) 간에 등전위가 형성된다. 그러므로, 제 1 차폐 라인(961)(707)과 공통 전극(330) 사이에 위치한 액정층(333)을 통과한 광은 차단된다. 따라서, 데이터 라인에 대응되는 부분에서의 빛샘이 방지된다. 게다가, 제 1 차폐 라인(961)은 데이터 라인 상의 차광층(376) 부분을 대신할 수 있으므로, 이러한 제 1 차폐 라인(961)이 사용될 경우 데이터 라인 상의 차광층(376) 부분은 제거될 수 있다. 그러므로, 차폐 라인(707)이 사용될 경우 화소(PX)의 개구율이 더욱 증가할 수 있다.
제 2 차폐 라인(962)은, 도 1에 도시된 바와 같이, 제 1 차폐 라인(961)과 교차한다. 제 1 차폐 라인(961)은 제 1 게이트 라인(GL1)에 평행한 방향으로 연장된다. 예를 들어, 제 2 차폐 라인(962)은 X축 방향으로 연장될 수 있다.
제 2 차폐 라인(962)은 인접한 화소들 사이의 경계부에 위치한다.
제 2 차폐 라인(962)은, 도 1에 도시된 바와 같이, 제 1 유지 전극(751) 및 제 2 유지 전극(752)과 중첩할 수 있다.
제 2 차폐 라인(962)은 제 1 차폐 라인(961)에 연결된다. 제 2 차폐 라인(962)과 제 1 차폐 라인(961)은 일체로 이루어질 수 있다.
제 2 차폐 라인(962)과 공통 전극은 동일한 전압, 즉 공통 전압을 공급받으므로 이 제 2 차폐 라인(962)과 공통 전극(330) 간에 등전위가 형성된다. 그러므로, 제 2 차폐 라인(962)과 공통 전극(330) 사이에 위치한 액정층(333)을 통과한 광은 차단된다. 따라서, 인접 화소들 사이의 경계부에 대응되는 부분에서의 빛샘이 방지된다. 게다가, 제 2 차폐 라인(962)은 전술된 경계부 상의 차광층(376) 부분을 대신할 수 있으므로, 이러한 제 2 차폐 라인(962)이 사용될 경우 경계부 상의 차광층(376) 부분은 제거될 수 있다. 그러므로, 제 2 차폐 라인(962)이 사용될 경우 화소(PX)의 개구율이 더욱 증가할 수 있다.
제 1 차폐 라인(961) 및 제 2 차폐 라인(962)은 각각 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다. 즉, 제 1 차폐 라인(961), 제 2 차폐 라인(962) 및 제 1 부화소 전극(PE1)은 동일한 공정으로 동시에 제조될 수 있다.
차광층(376)은, 도 3에 도시된 바와 같이, 유지 라인(750)과 제 1 부화소 전극(PE1)의 일측 가장자리 사이에 위치한 영역을 제외한 나머지 영역에 위치할 수 있다. 여기서, 제 1 부화소 전극(PE1)의 일측 가장자리는 전술된 바와 같이 제 1 유지 전극(751)과 중첩하는 제 1 부화소 전극 부분을 의미한다.
차광층(376)은, 도 9 내지 도 11에 도시된 바와 같이, 제 2 기판(302) 상에 위치할 수 있다. 이와 달리 차광층(376)은 제 1 기판(301)의 컬러 필터(354) 상에 위치할 수도 있다.
공통 전극(330)은, 도 9 내지 도 12에 도시된 바와 같이, 차광층(376) 및 제 2 기판(302) 상에 위치한다. 이때, 공통 전극(330)은 그 차광층(376)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 이와 달리, 공통 전극(330)은 제 1 부화소 영역(P1) 및 제 2 부화소 영역(P2)에 대응되게 제 2 기판(302) 상에 위치할 수도 있다. 공통 전극(330)은 전원 공급부로부터 공통 전압을 공급받는다.
액정층(333)은 제 1 기판(301)과 제 2 기판(302) 사이에 위치한다. 액정층(333)은 음의 유전 이방성을 가지며 수직 배향된 액정 분자들을 포함할 수 있다. 이와 달리, 액정층(333)은 광중합 물질을 포함할 수 있는 바, 이때 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
도 13은 도 1과 같은 구조를 갖는 2개의 인접 화소들을 나타낸 도면이다. 도 13에는 제 1 화소의 일부 및 제 2 화소의 일부가 도시되어 있다. 한편, 제 1 화소 및 제 2 화소는 각각 전술된 도 1의 화소와 동일한 구조를 갖는다.
도 13에 도시된 바와 같이, 제 1 화소(PX1)에 위치한 제 4 유지 전극(754)은 제 2 화소(PX2)의 제 1 유지 전극(751)과 연결될 수 있다. 다시 말하여, 제 1 화소(PX1)의 제 4 유지 전극(754)은 제 2 화소(PX2)의 제 2 유지 전극(752)의 일부일 수 있다.
예를 들어, 제 2 차폐 라인(962)을 사이에 두고 인접한 제 1 화소(PX1)의 제 4 유지 전극(754)과 제 2 화소(PX2)의 제 1 유지 전극(751)은 서로 연결될 수 있다. 이때, 제 1 화소(PX1)의 제 4 유지 전극(754)과 제 2 화소(PX2)의 제 1 유지 전극(751)은 일체로 이루어질 수 있다.
도 14는 도 1의 화소에 대한 등가 회로를 나타낸 도면이다.
화소(PX)는, 도 14에 도시된 바와 같이, 제 1 스위칭 소자(TFT1), 제 2 스위칭 소자(TFT2), 제 3 스위칭 소자(TFT3), 제 1 부화소 전극(PE1), 제 2 부화소 전극(PE2), 제 1 액정 용량 커패시터(Clc1), 제 2 액정 용량 커패시터(Clc2), 차지 쉐어링 커패시터(charge sharing capacitor; Ccs), 제 1 보조 용량 커패시터(Cst1) 및 제 2 보조 용량 커패시터(Cst2)를 포함한다.
제 1 스위칭 소자(TFT1)는 제 1 게이트 라인(GL1), 제 1 데이터 라인(DL1) 및 제 1 부화소 전극(PE1)에 접속된다. 제 1 스위칭 소자(TFT1)는 제 1 게이트 라인(GL1)으로부터의 제 1 게이트 신호에 따라 제어되며, 제 1 데이터 라인(DL1)과 제 1 부화소 전극(PE1) 사이에 접속된다. 제 1 스위칭 소자(TFT1)는 제 1 게이트 신호의 게이트 고전압에 의해 턴-온되며, 턴-온시 제 1 데이터 라인(DL1)으로부터의 데이터 전압을 제 1 부화소 전극(PE1)으로 인가한다. 한편, 제 1 스위칭 소자(TFT1)는 제 1 게이트 신호의 게이트 저전압에 의해 턴-오프된다. 여기서, 데이터 전압은 영상 데이터 전압이다.
제 1 액정 용량 커패시터(Clc1)는 제 1 부화소 전극(PE1)과 공통 전극(330) 사이에 형성된다. 제 1 액정 용량 커패시터(Clc1)는 제 1 부화소 전극(PE1)에 접속된 제 1 전극과, 공통 전극(330)에 접속된 제 2 전극과, 제 1 전극과 제 2 전극 사이에 위치한 액정층을 포함한다. 제 1 액정 용량 커패시터(Clc1)의 제 1 전극은 제 1 부화소 전극(PE1)의 일부일 수 있고, 제 1 액정 용량 커패시터(Clc1)의 제 2 전극은 공통 전극(330)의 일부일 수 있다.
공통 전극(330)으로 공통 전압(Vcom)이 인가된다.
제 1 보조 용량 커패시터(Cst1)는 제 1 부화소 전극(PE1)과 제 1 유지 전극(751) 사이에 형성된다. 제 1 보조 용량 커패시터(Cst1)는 제 1 부화소 전극(PE1)에 접속된 제 1 전극과, 제 1 유지 전극(751)에 접속된 제 2 전극과, 제 1 보조 용량 커패시터(Cst1)의 제 1 전극과 제 1 보조 용량 커패시터(Cst1)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 1 보조 용량 커패시터(Cst1)의 제 1 전극은 제 1 부화소 전극(PE1)의 일부일 수 있고, 제 1 보조 용량 커패시터(Cst1)의 제 2 전극은 제 1 유지 전극(751)의 일부일 수 있다.
제 1 유지 전극(751)으로 유지 전압(Vcst)이 인가된다. 유지 전압(Vcst)은 공통 전압(Vcom)과 동일할 수 있다.
제 2 스위칭 소자(TFT2)는 제 1 게이트 라인(GL1), 제 1 데이터 라인(DL1) 및 제 2 부화소 전극(PE2)에 접속된다. 제 2 스위칭 소자(TFT2)는 제 1 게이트 라인(GL1)으로부터의 제 1 게이트 신호에 따라 제어되며, 제 1 데이터 라인(DL1)과 제 1 부화소 전극(PE1) 사이에 접속된다. 제 2 스위칭 소자(TFT2)는 제 1 게이트 신호의 게이트 고전압에 의해 턴-온되며, 턴-온시 제 1 데이터 라인(DL1)으로부터의 데이터 전압을 제 2 부화소 전극(PE2)으로 인가한다. 한편, 제 2 스위칭 소자(TFT2)는 제 1 게이트 신호의 게이트 저전압에 의해 턴-오프된다. 여기서, 데이터 전압은 영상 데이터 전압이다.
제 2 액정 용량 커패시터(Clc2)는 제 2 부화소 전극(PE2)과 공통 전극(330) 사이에 형성된다. 제 2 액정 용량 커패시터(Clc2)는 제 2 부화소 전극(PE2)에 접속된 제 1 전극과, 공통 전극(330)에 접속된 제 2 전극과, 제 1 전극과 제 2 전극 사이에 위치한 액정층을 포함한다. 제 2 액정 용량 커패시터(Clc2)의 제 1 전극은 제 2 부화소 전극(PE2)의 일부일 수 있고, 제 2 액정 용량 커패시터(Clc2)의 제 2 전극은 공통 전극(330)의 일부일 수 있다.
제 2 보조 용량 커패시터(Cst2)는 제 2 부화소 전극(PE2)과 제 1 유지 전극(751) 사이에 형성된다. 제 2 보조 용량 커패시터(Cst2)는 제 2 부화소 전극(PE2)에 접속된 제 1 전극과, 제 1 유지 전극(751)에 접속된 제 2 전극과, 제 2 보조 용량 커패시터(Cst2)의 제 1 전극과 제 2 보조 용량 커패시터(Cst2)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 제 2 보조 용량 커패시터(Cst2)의 제 1 전극은 제 2 부화소 전극(PE2)의 일부일 수 있고, 제 2 보조 용량 커패시터(Cst2)의 제 2 전극은 제 1 유지 전극(751)의 일부일 수 있다.
제 3 스위칭 소자(TFT3)는 제 2 게이트 라인(GL2), 제 1 부화소 전극(PE1) 및 차지 쉐어링 커패시터(Ccs)에 접속된다. 제 3 스위칭 소자(TFT3)는 제 2 게이트 라인(GL2)으로부터의 제 2 게이트 신호에 따라 제어되며, 제 1 부화소 전극(PE1)과 차지 쉐어링 커패시터(Ccs) 사이에 접속된다. 제 3 스위칭 소자(TFT3)는 제 2 게이트 신호의 게이트 고전압에 의해 턴-온되며, 턴-온시 제 1 부화소 전극(PE1)의 전하를 차지 쉐어링 커패시터(Ccs)로 공급한다. 이에 따라, 제 1 부화소 전극(PE1)의 데이터 전압이 제 2 부화소 전극(PE2)의 데이터 전압보다 더 낮아진다. 제 3 스위칭 소자(TFT3)는 제 2 게이트 신호의 게이트 저전압에 의해 턴-오프된다. 즉, 제 1 부화소 전극(PE1)은 제 2 부화소 전극(PE2)보다 더 작은 데이터 전압을 공급받는다. 다시 말하여, 제 1 부화소 전극(PE1)은 제 2 부화소 전극(PE2)보다 더 작은 데이터 전압을 공급받는 저계조용 부화소 전극이며, 제 2 부화소 전극(PE2)은 제 1 부화소 전극(PE1)보다 더 큰 데이터 전압을 공급받는 고계조용 부화소 전극이다.
차지 쉐어링 커패시터(Ccs)는 제 3 스위칭 소자(TFT3)의 제 3 드레인 전극(DE3)과 제 4 유지 전극(754) 사이에 형성된다. 차지 쉐어링 커패시터(Ccs)는 제 3 스위칭 소자(TFT3)의 제 3 드레인 전극(DE3)에 접속된 제 1 전극과, 제 4 유지 전극(754)에 접속된 제 2 전극과, 차지 쉐어링 커패시터(Ccs)의 제 1 전극과 차지 쉐어링 커패시터(Ccs)의 제 2 전극 사이에 위치한 유전체를 포함한다. 유전체는 적어도 하나의 절연막을 포함한다. 차지 쉐어링 커패시터(Ccs)의 제 1 전극은 제 3 드레인 전극(DE3)의 일부일 수 있고, 차지 쉐어링 커패시터(Ccs)의 제 2 전극은 제 4 유지 전극(754)의 일부일 수 있다.
전술된 제 1 게이트 신호의 게이트 고전압은 제 1 스위칭 소자(TFT1)의 문턱 전압 및 제 2 스위칭 소자(TFT2)의 문턱 전압 이상으로 설정된 제 1 게이트 신호의 하이 논리 전압이고, 그리고 제 1 게이트 신호의 게이트 저전압은 제 1 스위칭 소자(TFT1)의 오프 전압 및 제 2 스위칭 소자(TFT2)의 오프 전압으로 설정된 제 1 게이트 신호의 로우 논리 전압이다.
전술된 제 2 게이트 신호의 게이트 고전압은 제 3 스위칭 소자(TFT3)의 문턱 전압 이상으로 설정된 제 2 게이트 신호의 하이 논리 전압이고, 그리고 제 2 게이트 신호의 게이트 저전압은 제 3 스위칭 소자(TFT3)의 오프 전압으로 설정된 제 2 게이트 신호의 로우 논리 전압이다.
한 프레임 기간 중 제 2 게이트 신호는 제 1 게이트 신호보다 더 늦은 출력 타이밍을 갖는다. 예를 들어, 제 2 게이트 신호의 라이징 에지(rising edge)의 시점은 적어도 제 1 게이트 신호의 폴링 에지(falling edge)의 시점보다 더 늦다. 다시 말하여, 제 1 게이트 신호가 게이트 고전압 레벨에서 게이트 저전압 레벨로 천이된 이후에 제 2 게이트 신호가 게이트 저전압 레벨에서 게이트 고전압 레벨로 천이된다. 따라서, 하나의 화소(PX)에 포함된 제 1 내지 제 3 스위칭 소자들(TFT1 내지 TFT3) 중 제 3 스위칭 소자(TFT3)가 가장 늦게 턴-온된다. 즉, 제 1 내지 제 3 스위칭 소자들(TFT1 내지 TFT3) 중 제 1 및 제 2 스위칭 소자들(TFT1, TFT2)이 먼저 동시에 턴-온되는 바, 이 제 1 및 제 2 스위칭 소자들(TFT1, TFT2)이 동시에 턴-오프된 후 제 3 스위칭 소자(TFT3)가 턴-온된다.
도 15는 본 발명의 다른 실시예에 따른 표시 장치에 대한 평면도이다.
도 15의 표시 장치는 전술된 도 1 내지 도 12의 표시 장치와 동일하다. 단, 도 15의 표시 장치는, 도 15에 도시된 바와 같이, 제 1 차폐 라인(961) 및 제 2 차폐 라인(962)을 포함하지 않을 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치에 대한 평면도이다.
도 16의 표시 장치는 전술된 도 1 내지 도 12의 표시 장치와 동일하다. 단, 도 16의 표시 장치는, 도 16에 도시된 바와 같이, 제 2 더미 전극(882)을 포함하지 않을 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 장치에 대한 평면도이다.
도 17의 표시 장치는 전술된 도 1 내지 도 12의 표시 장치와 동일하다. 단, 도 17의 표시 장치는, 도 17에 도시된 바와 같이, 더미 연결 전극(883)을 더 포함할 수 있다.
더미 연결 전극(883)은 제 1 더미 전극(881)과 제 2 더미 전극(882)을 서로 연결한다. 이에 따라, 제 1 더미 전극(881)과 제 2 더미 전극(882)은 서로 연결된다. 더미 연결 전극(883)은 전술된 연장 전극(999)과 중첩한다. 제 1 더미 전극(881), 제 2 더미 전극(881) 및 더미 연결 전극(883)은 일체로 이루어질 수 있다.
더미 연결 전극(883)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질 및 구조를 가질 수 있다. 더미 연결 전극(883)과 제 1 부화소 전극(PE1)은 동일한 공정으로 동시에 만들어질 수 있다.
이와 같이, 제 1 더미 전극(881)과 제 2 더미 전극(882)이 더미 연결 전극(883)에 의해 연결될 경우 제 1 데이터 라인(DL1)에 근접한 총 더미 전극의 길이(제 1 더미 전극(881)의 길이, 제 2 더미 전극(882)의 길이 및 더미 연결 전극(883)의 길이)와 전술된 제 1 연결 전극(551)의 길이가 거의 동일하게 될 수 있다. 이와 같은 경우 제 1 부화소 전극(PE1)과 제 1 데이터 라인(DL1) 사이의 기생 커패시턴스와 제 1 부화소 전극(PE1)과 제 2 데이터 라인(DL2) 사이의 기생 커패시턴스 간 편차가 더 더욱 최소화될 수 있다.
도 18은 본 발명의 효과를 설명하기 위한 도면이다.
제 1 화소(EVEN)와 제 2 화소(ODD)는 서로 다른 게이트 라인들 및 서로 다른 데이터 라인들에 각각 연결되며 수직으로 인접한다. 예를 들어, 제 1 화소(EVEN)는 제 1 게이트 라인 및 제 1 데이터 라인에 연결되며, 제 2 화소(ODD)는 제 2 게이트 라인 및 제 2 데이터 라인에 연결될 수 있다. 이때, 제 1 화소(EVEN)와 제 2 화소(ODD)는 서로 수직으로 인접한다. 예를 들어, 제 1 화소(EVEN)는 전술된 도 13의 제 1 화소(PX1)에 대응되며, 제 2 화소(ODD)는 전술된 도 13의 제 2 화소(PX2)에 대응된다.
제 1 화소(EVEN) 및 제 2 화소(ODD)는 각각 전술된 도 1에 도시된 화소와 동일한 구조를 갖는다.
도 18의 제 1 화소(ODD)와 관련된“High_Cdp_L”은 그 제 1 화소(ODD)의 제 2 부화소 전극과 제 1 데이터 라인 사이의 커패시턴스를 의미하며, 제 1 화소(ODD)와 관련된 제 1 화소(ODD)의 “High_Cdp_R”은 그 제 1 화소(ODD)의 제 2 부화소 전극과 제 2 데이터 라인 사이의 커패시턴스를 의미하며, 제 1 화소(ODD)와 관련된“Low_Cdp_L”은 그 제 1 화소(ODD)의 제 1 부화소 전극과 제 1 데이터 라인 사이의 커패시턴스(이하, 제 1 커패시턴스)를 의미하며, 그리고 제 1 화소(ODD)와 관련된“Low_Cdp_R”은 그 제 1 화소(ODD)의 제 1 부화소 전극과 제 2 데이터 라인 사이의 커패시턴스(이하, 제 2 커패시턴스)를 의미한다.
도 18의 제 2 화소(EVEN)와 관련된“High_Cdp_L”은 그 제 2 화소(EVEN)의 제 2 부화소 전극과 제 1 데이터 라인 사이의 커패시턴스를 의미하며, 제 2 화소(EVEN)와 관련된“High_Cdp_R”은 그 제 2 화소(EVEN)의 제 2 부화소 전극과 제 2 데이터 라인 사이의 커패시턴스를 의미하며, 제 2 화소(EVEN)와 관련된“Low_Cdp_L”은 그 제 2 화소(EVEN)의 제 1 부화소 전극과 제 1 데이터 라인 사이의 커패시턴스(이하, 제 3 커패시턴스)를 의미하며, 그리고 제 2 화소(EVEN)와 관련된“Low_Cdp_R”은 그 제 2 화소(EVEN)의 제 1 부화소 전극과 제 2 데이터 라인 사이의 커패시턴스(이하, 제 4 커패시턴스)를 의미한다.
제 1 화소(EVEN)와 관련된“ΔLow_Cdp(L-R)”은 제 1 커패시턴스와 제 2 커패시턴스 간의 편차를 의미하며, 제 2 화소(ODD)와 관련된 “ΔLow_Cdp(L-R)”은 제 3 커패시턴스와 제 4 커패시턴스 간의 편차를 의미한다.
“-3um”는 제 1 화소 의 제 1 부화소 전극 및 제 2 부화소 전극, 그리고 제 2 화소의 제 1 부화소 전극 및 제 2 부화소 전극이 좌측(즉, 제 1 데이터 라인)으로 3um 만큼 쉬프트된 것을 의미한다.
“+3um”는 제 1 화소 및 의 제 1 부화소 전극 및 제 2 부화소 전극, 그리고 제 2 화소의 제 1 부화소 전극 및 제 2 부화소 전극이 우측(즉, 제 2 데이터 라인)으로 3um 만큼 쉬프트된 것을 의미한다.
“0”은 제 1 화소 및 의 제 1 부화소 전극 및 제 2 부화소 전극, 그리고 제 2 화소의 제 1 부화소 전극 및 제 2 부화소 전극이 쉬프트되지 않은 것을 의미한다.
도 18에 도시된 수치는 커패시턴스 편차 값을 의미하는 것으로, 쉬프트되지 않은 상태에서의 평균 커패시턴스 편차(AVG)가 0.013으로 상당히 작다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
TFT1: 제 1 스위칭 소자 TFT2: 제 2 스위칭 소자
TFT3: 제 3 스위칭 소자 PX: 화소
GE1: 제 1 게이트 전극 GE2: 제 2 게이트 전극
GE3: 제 3 게이트 전극 SE1: 제 1 소스 전극
SE2: 제 2 소스 전극 SE3: 제 3 소스 전극
DE1: 제 1 드레인 전극 DE2: 제 2 드레인 전극
DE3: 제 3 드레인 전극 GL1: 제 1 게이트 라인
GL2: 제 2 게이트 라인 DL1: 제 1 데이터 라인
DL2: 제 2 데이터 라인 PE1: 제 1 부화소 전극
PE2: 제 2 부화소 전극 321: 제 1 반도체층
322: 제 2 반도체층 323: 제 3 반도체층
750: 유지 라인 751: 제 1 유지 전극
752: 제 2 유지 전극 753: 제 3 유지 전극
754: 제 4 유지 전극 551: 제 1 연결 전극
552: 제 2 연결 전극 881: 제 1 더미 전극
882: 제 2 더미 전극 551a: 제 1 연결부
551b: 제 2 연결부 882a: 제 1 더미부
882b: 제 2 더미부 961: 제 1 차폐 라인
962: 제 2 차폐 라인 11: 제 1 드레인 콘택홀
12: 제 2 드레인 콘택홀 999: 연장 전극

Claims (20)

  1. 서로 교차하는 제 1 게이트 라인 및 제 1 데이터 라인;
    상기 제 1 게이트 라인과 교차하며 상기 제 1 데이터 라인에 인접한 제 2 데이터 라인;
    상기 제 1 데이터 라인과 상기 제 2 데이터 라인 사이의 제 1 부화소 전극;
    상기 제 1 게이트 라인과 상기 제 1 부화소 전극 사이의 제 2 부화소 전극;
    상기 제 1 게이트 라인, 상기 제 1 데이터 라인 및 상기 제 1 부화소 전극에 연결된 제 1 스위칭 소자;
    상기 제 1 게이트 라인, 상기 제 1 데이터 라인 및 상기 제 2 부화소 전극에 연결된 제 2 스위칭 소자;
    상기 제 1 부화소 전극과 상기 제 1 스위칭 소자를 연결하는 연결 전극;
    상기 제 1 데이터 라인과 상기 제 2 부화소 전극 사이의 제 1 더미 전극;
    상기 연결 전극으로부터 연장되며, 상기 제 1 및 제 2 데이터 라인들 중 상기 제 1 데이터 라인에 더 근접하게 위치한 제 2 더미 전극을 포함하며;
    상기 제 1 더미 전극의 단부와 상기 제 2 더미 전극의 단부가 서로 마주보는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 더미 전극과 상기 제 1 데이터 라인의 서로 마주보는 변들 간의 거리는 상기 제 2 더미 전극과 상기 제 1 데이터 라인의 서로 마주보는 변들 간의 거리와 동일한 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 1 데이터 라인으로부터 연장되어 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자에 연결된 연장 전극을 더 포함하며;
    상기 연장 전극의 적어도 일부가 상기 제 1 더미 전극과 상기 제 2 더미 전극 사이에 위치한 표시 장치.
  4. 제 3 항에 있어서,
    상기 제 1 더미 전극과 상기 연장 전극의 서로 마주보는 변들 사이의 거리는 상기 제 2 더미 전극과 상기 연장 전극의 서로 마주보는 변들 사이의 거리와 다른 표시 장치.
  5. 제 4 항에 있어서,
    상기 제 1 더미 전극과 상기 연장 전극의 서로 마주보는 변들 사이의 거리는 상기 제 2 더미 전극과 상기 연장 전극의 서로 마주보는 변들 사이의 거리보다 더 긴 표시 장치.
  6. 제 3 항에 있어서,
    상기 연결 전극은 상기 제 1 데이터 라인 및 상기 연장 전극과 중첩하지 않는 표시 장치.
  7. 제 1 항에 있어서,
    상기 제 1 더미 전극은 상기 제 2 더미 전극보다 더 긴 길이를 갖는 표시 장치.
  8. 제 1 항에 있어서,
    상기 제 1 더미 전극과 상기 제 1 데이터 라인의 서로 마주보는 변들 간의 거리는 상기 연결 전극과 상기 제 2 데이터 라인의 서로 마주보는 변들 간의 거리와 동일한 표시 장치.
  9. 제 1 항에 있어서,
    상기 제 1 더미 전극과 상기 제 2 부화소 전극의 서로 마주보는 변들 간의 거리는 상기 연결 전극과 상기 제 2 부화소 전극의 서로 마주보는 변들 간의 거리와 동일한 표시 장치.
  10. 제 1 항에 있어서,
    상기 연결 전극의 적어도 일부는 상기 제 2 부화소 전극과 상기 제 2 데이터 라인 사이에 위치하는 표시 장치.
  11. 제 1 항에 있어서,
    상기 제 1 데이터 라인을 따라 위치하며, 상기 제 1 데이터 라인과 중첩하는 제 1 차폐 라인을 더 포함하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제 1 차폐 라인과 교차하는 적어도 하나의 제 2 차폐 라인을 더 포함하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제 2 데이터 라인을 따라 위치하며, 상기 제 2 데이터 라인과 중첩하고, 상기 제 2 차폐 라인과 교차하는 제 3 차폐 라인; 및
    상기 제 1 차폐 라인 및 상기 제 3 차폐 라인과 교차하며, 상기 제 2 차폐 라인에 평행한 제 4 차폐 라인을 더 포함하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 1 부화소 전극, 상기 제 2 부화소 전극, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 상기 제 1 내지 제 4 차폐 라인들에 의해 둘러싸인 영역에 위치한 표시 장치.
  15. 제 3 항에 있어서,
    상기 제 1 더미 전극과 제 2 더미 전극을 서로 연결하는 더미 연결 전극을 더 포함하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 더미 연결 전극은 상기 연장 전극과 중첩하는 표시 장치.
  17. 제 1 항에 있어서,
    상기 제 1 부화소 전극은 상기 제 2 부화소 전극보다 더 큰 면적을 갖는 표시 장치.
  18. 제 1 항에 있어서,
    상기 제 1 게이트 라인에 인접하며, 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인과 교차하는 제 2 게이트 라인을 더 포함하는 표시 장치.
  19. 제 18 항에 있어서,
    상기 제 2 게이트 라인, 상기 연결 전극 및 차지 쉐어 커패시터에 연결된 제 3 스위칭 소자를 더 포함하는 표시 장치.
  20. 제 18 항에 있어서,
    상기 제 1 게이트 라인에 공급되는 제 1 게이트 신호의 인가 시점과 상기 제 2 게이트 라인에 공급되는 제 2 게이트 신호의 인가 시점이 서로 다른 표시 장치.














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