KR102526110B1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

개시된 표시 장치는, 표시 영역, 상기 표시 영역을 둘러싸는 주변 영역, 상기 표시 영역에 의해 적어도 일부가 둘러싸여지는 기능 부가 영역, 및 상기 표시 영역과 상기 기능 부가 영역 사이에 배치되는 우회 영역을 포함하는 기판을 포함한다. 상기 표시 장치는, 상기 표시 영역 상에 배치되는 복수의 화소 회로들, 상기 화소 회로들과 전기적으로 연결되며 상기 표시 영역 상에서, 제1 방향을 따라 연장되는 복수의 구동 라인들, 상기 우회 영역 상에 배치되며, 제1 구동 라인과 전기적으로 연결되는 제1 우회 라인 및 상기 우회 영역 상에 배치되며, 제2 구동 라인과 전기적으로 연결되고, 상기 제1 우회 라인과 다른 층에 배치되는 제2 우회 라인을 포함한다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY APPARATUS AND METHOD OF MANUFACTURING DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
표시 장치는, 광을 방출하여 이미지를 표시하는 표시 영역 및 비표시 영역을 포함할 수 있다. 예를 들어, 상기 비표시 영역은 상기 표시 영역을 둘러싸는 주변 영역일 수 있다.
상기 표시 장치에서, 좁은 베젤(narrow bezel)을 구현하기 위해서는, 상기 주변 영역의 크기를 감소시킬 필요가 있는데, 상기 표시 장치가 좁은 베젤을 가지면서, 동시에 카메라 모듈, 버튼 모듈 등의 부가 장치를 포함하는 경우, 상기 부가 장치를 위한 영역이 상기 표시 영역을 침입하여 표시 영역의 크기가 감소될 수 있다.
또한, 상기 부가 장치를 위한 영역의 주변에서, 배선 연결 구조의 불균일성으로 인하여 표시 품질의 저하가 나타날 수 있다.
본 발명의 일 과제는 표시 영역의 크기를 증가시킬 수 있는 표시 기판을 제공하는 것이다.
본 발명의 다른 과제는 표시 영역의 크기를 증가시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 또 다른 과제는 표시 영역의 크기를 증가시킬 수 있는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제가 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는, 표시 영역, 상기 표시 영역을 둘러싸는 주변 영역, 상기 표시 영역에 의해 적어도 일부가 둘러싸여지는 기능 부가 영역, 및 상기 표시 영역과 상기 기능 부가 영역 사이에 배치되는 우회 영역을 포함하는 기판을 포함한다. 상기 표시 장치는, 상기 표시 영역 상에 배치되는 복수의 화소 회로들, 상기 화소 회로들과 전기적으로 연결되며 상기 표시 영역 상에서, 제1 방향을 따라 연장되는 복수의 구동 라인들, 상기 우회 영역 상에 배치되며, 제1 구동 라인과 전기적으로 연결되는 제1 우회 라인 및 상기 우회 영역 상에 배치되며, 제2 구동 라인과 전기적으로 연결되고, 상기 제1 우회 라인과 다른 층에 배치되는 제2 우회 라인을 포함한다.
일 실시예에서, 상기 제1 우회 라인 및 상기 제2 우회 라인은, 평면도 상에서, 상기 기능 부가 영역의 가장자리를 따라 연장된다.
일 실시예에서, 상기 제1 우회 라인 및 상기 제2 우회 라인은, 상기 제1 방향과 교차하는 제2 방향을 따라 교호적으로 배열된다.
일 실시예에서, 상기 구동 라인들은 데이터 라인들을 포함한다.
일 실시예에서, 상기 표시 장치는, 상기 표시 영역 상에서 상기 화소 회로들과 전기적으로 연결되며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 스캔 라인, 및 상기 스캔 라인과 전기적으로 연결되며, 상기 우회 영역 상에 배치되는 제3 우회 라인을 더 포함한다.
일 실시예에서, 상기 제3 우회 라인은, 상기 스캔 라인과 다른 층에 배치된다.
일 실시예에서, 상기 스캔 라인은, 상기 우회 영역에 의해 서로 이격된 제1 부분과 제2 부분을 포함하며, 상기 제3 우회 라인은, 상기 제1 부분과 상기 제2 부분을 전기적으로 연결한다.
일 실시예에서, 상기 스캔 라인은, 상기 데이터 라인을 통해 데이터 신호가 인가되는 스위칭 트랜지스터의 게이트 전극에 전기적으로 연결된다.
일 실시예에서, 상기 표시 장치는, 상기 표시 영역 상에서, 상기 화소 회로들과 전기적으로 연결되며, 상기 제1 방향으로 연장되는 전원 라인, 상기 주변 영역 상에서, 상기 제2 방향으로 연장되는 전원 버스 라인, 및 상기 우회 영역 상에서, 상기 전원 라인과 상기 전원 버스 라인을 전기적으로 연결하는 우회 버스 라인을 더 포함한다.
일 실시예에서, 상기 우회 버스 라인은, 평면도 상에서, 상기 기능 부가 영역의 가장자리를 따라 연장된다.
일 실시예에서, 상기 전원 버스 라인은, 상기 우회 영역에 의해 서로 이격된 제1 부분과 제2 부분을 포함하며, 상기 우회 버스 라인은, 상기 제1 부분과 상기 제2 부분을 전기적으로 연결한다.
일 실시예에서, 상기 표시 장치는, 상기 화소 회로들을 커버하고 상기 표시 영역 및 상기 우회 영역 상에서 연속적으로 연장되는 절연 구조물을 더 포함한다. 상기 절연 구조물은 상기 기판 위에 순차적으로 적층된 게이트 절연막, 층간 절연막 및 비아 절연막을 포함한다. 상기 화소 회로는, 상기 게이트 절연막 아래에 배치되는 액티브 패턴, 상기 게이트 절연막 상에 배치되며, 상기 액티브 패턴과 중첩되는 게이트 전극, 상기 층간 절연막 위에 배치되며, 상기 액티브 패턴과 전기적으로 연결되는 소스 전극, 상기 소스 전극과 이격된 드레인 전극 및 상기 비아 절연막 위에 배치되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.
일 실시예에서, 상기 게이트 절연막은 순차적으로 적층되는 제1 및 제2 게이트 절연막들을 포함하며, 상기 제1 우회 라인은, 상기 제1 게이트 절연막 상에 배치되고, 상기 제2 우회 라인은, 상기 제2 게이트 절연막 상에 배치된다.
일 실시예에서, 상기 제3 우회 라인은, 상기 층간 절연막과 상기 비아 절연막 사이에 배치된다.
일 실시예에서, 상기 우회 버스 라인은, 상기 비아 절연막 상에 배치된다.
일 실시예에서, 상기 제1 및 상기 제2 우회 라인들은, 상기 주변 영역 상으로 연장되며, 상기 전원 버스 라인과 교차한다.
일 실시예에서, 상기 표시 장치는, 상기 표시 영역 상에서, 상기 화소 회로들과 전기적으로 연결되며, 상기 제1 방향으로 연장되는 전원 라인, 상기 주변 영역 상에서, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 전원 버스 라인 및 상기 우회 영역 상에서, 상기 전원 라인과 상기 전원 버스 라인을 전기적으로 연결하는 우회 버스 라인을 더 포함한다. 상기 우회 버스 라인, 상기 전원 라인 및 상기 전원 버스 라인은, 상기 층간 절연막과 상기 비아 절연막 사이에 배치된다.
일 실시예에서, 상기 기능 부가 영역은, 상기 기판을 관통하는 개구부에 의해 정의된다.
일 실시예에서, 상기 화소 회로들과 전기적으로 연결되는 발광층을 더 포함한다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 따르면, 기판 상에 제1 우회 라인 및 스캔 라인을 포함하는 제1 게이트 패턴을 형성한다. 상기 제1 게이트 패턴을 커버하는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 제2 우회 라인을 포함하는 제2 게이트 패턴을 형성한다. 상기 제2 게이트 패턴을 커버하는 층간 절연막을 형성한다. 상기 층간 절연막 위에 배치되며, 상기 제1 우회 라인과 전기적으로 연결되는 제1 데이터 라인, 상기 제2 우회 라인과 전기적으로 연결되는 제2 데이터 라인, 및 상기 스캔 라인과 전기적으로 연결되며, 상기 제1 우회 라인 및 상기 제2 우회 라인과 교차하는 제3 우회 라인을 포함하는 소스 패턴을 형성한다. 상기 소스 패턴을 커버하는 비아 절연막을 형성한다.
본 발명의 일 실시예에 있어서, 기능 부가 영역을 둘러싸는 우회 영역에서, 복수의 구동 라인들과 전기적으로 각각 연결되는 복수의 우회 라인들은 서로 다른 층에 배치될 수 있다. 따라서, 상기 우회 라인들의 간격을 감소시킴으로써, 상기 우회 영역 전체의 크기를 줄일 수 있다. 따라서, 상대적으로, 표시 영역의 크기를 증가시킬 수 있다.
또한, 상기 우회 영역에 배치된 우회 라인을 통해, 스캔 라인의 분리를 방지함으로써, 표시 품질의 저하를 방지할 수 있다.
또한, 상기 우회 영역에 배치된 우회 버스 라인을 통해, 전원 라인과 전원 버스 라인을 연결시킴으로써, 전원 라인의 저항 증가에 따른 단선, 손상 또는 전압 강하를 방지할 수 있다.
도 1은 일 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 2는 도 1의 A 영역을 확대한 확대도이다.
도 3은 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 4는 도 1의 II-II' 라인을 따라 절단한 단면도이다.
도 5는 일 실시예에 따른 도 1의 화소 회로를 나타내는 회로도이다.
도 6은 일 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 7은 도 6의 B 영역을 확대한 확대도이다.
도 8은 도 6의 III-III' 라인을 따라 절단한 단면도이다.
도 9는 도 6의 IV-IV' 라인을 따라 절단한 단면도이다.
도 10 및 도 11은 일 실시예에 따른 표시 장치를 나타내는 단면도들이다.
도 12 내지 도 21은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 이 때, 도면상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서는 중복되는 설명을 생략하기로 한다.
도 1은 일 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 2는 도 1의 A 영역을 확대한 확대도이다. 도 3은 도 1의 I-I' 라인을 따라 절단한 단면도이다. 도 4는 도 1의 II-II' 라인을 따라 절단한 단면도이다. 도 5는 일 실시예에 따른 도 1의 화소 회로를 나타내는 회로도이다.
도 1 내지 도 5를 참조하면, 상기 표시 기판은 베이스 기판(100), 화소 회로, 절연 구조물, 화소 전극(170), 구동 라인, 및 우회 라인을 포함할 수 있다.
베이스 기판(100)은 표시 영역(AA), 주변 영역(PA), 기능 부가 영역및 우회 영역(WA)을 포함할 수 있다.
상기 표시 영역(AA)은 영상이 표시되는 영역일 수 있으며, 복수의 화소들(PX)이 배치될 수 있다. 예를 들어, 상기 표시 영역(AA)은 서로 인접하게 교대로 연속적으로 배치되는 적색 화소, 녹색 화소 및 청색 화소를 포함할 수 있다. 각 화소(PX)는 화소 회로를 포함할 수 있다.
상기 주변 영역(PA)은 영상이 표시되지 않는 영역이며 상기 표시 영역(AA)에 인접하게 배치될 수 있다. 예를 들어, 상기 주변 영역(PA)은 상기 표시 영역(AA)을 둘러싸는 형상을 가질 수 있다. 상기 주변 영역(PA)에는 각 화소(PX)에 구동 신호를 제공하는 구동부가 배치될 수 있다. 예를 들어, 상기 구동부는 데이터 구동부, 스캔 구동부 및 발광 구동부를 포함할 수 있다. 상기 구동부는 IC 칩에 실장되거나, 상기 베이스 기판(100) 상에 집적될 수 있다.
상기 기능 부가 영역은, 영상을 표시되지 않는 영역이며, 상기 표시 영역(AA)에 의해 적어도 일부가 둘러싸여지는 형상을 갖는다. 예를 들어, 상기 기능 부가 영역은, 상기 표시 영역(AA)의 경계선으로부터 함입된 비표시 영역일 수 있다.
예를 들어, 상기 기능 부가 영역은, 베이스 기판(100)을 관통하는 개구부(HO)에 의해 정의될 수 있다. 예를 들어, 상기 개구부(HO)는 표시 영역(AA)과 주변 영역(PA) 사이에 배치될 수 있다.
예를 들어, 상기 기능 부가 영역에는, 버튼 모듈, 카메라 모듈과 같은 다른 장치가 제공될 수 있다.
상기 우회 영역(WA)은 영상이 표시되지 않는 영역이며, 상기 기능 부가 영역과 상기 표시 영역(AA) 사이에 배치된다. 상기 우회 영역(WA)에는, 상기 구동부와 상기 화소(PX)를 전기적으로 연결하는 배선들이 배치된다.
일 실시예에서, 상기 기능 부가 영역은, 표시 기판 하단의 버튼 영역일 수 있으나, 이에 한정되지 않으며, 예를 들어, 표시 기판 상단의 카메라 영역(CC)으로 정의될 수 있으며, 상기 카메라 영역(CC)을 둘러싸는 영역이 우회 영역으로 정의될 수 있다.
일 실시예에 있어서, 상기 표시 영역(AA) 상에는, 제1 방향(D1)으로 연장되는 복수의 데이터 라인들(DL1, DL2) 및 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 스캔 라인들(SL1)이 배치될 수 있다.
또한, 표시 영역(AA)의 각 화소(PX)에는, 화로 회소를 구성하는 박막 트랜지스터(Thin Film Transistor: TFT)와 같은 트랜지스터가 배치되며, 상기 박막 트랜지스터는 각각의 데이터 라인들(DL1, DL2) 및 각각의 스캔 라인들(SL1)과 전기적으로 연결될 수 있다.
또한, 상기 화소 회로는 각각의 데이터 라인들(DL1, DL2)과 평행하게 배치되는 전원 라인(VDD1)과 전기적으로 연결될 수 있다.
도 3에서는 하나의 트랜지스터만을 도시하였으나, 적어도 2 이상의 트랜지스터들이 각 화소(PX)마다 배치될 수 있다. 예를 들면, 각 화소(PX)는, 도 5에 도시된 바와 같이, 스위칭 트랜지스터(SW)를 포함한 복수의 트랜지스터 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 화소 회로는, 데이터 신호를 제공하는, 데이터 라인(DL1, DL2), 상기 데이터 라인(DL1, DL2)와 연결된 스위칭 트랜지스터(SW)의 게이트 전극과 연결된 게이트 기록 라인(GW), 초기화 전압을 제공하는 초기화 전압 라인(Vint), 상기 초기화 전압 라인(Vint)과 연결된 트랜지스터를 제어하기 위한 게이트 초기화 라인(GI), 유기 발광 다이오드(OLED)에 제1 전원 전압(ELVDD)을 제공하기 위한 제1 전원 라인(ELVDD, VDD1), 상기 유기 발광 다이오드(OLED)에 제2 전원 전압(ELVSS)을 제공하기 위한 제2 전원 라인 및 발광 신호를 제공하기 위한 발광 제어 라인(EM)과 전기적으로 연결될 수 있다. 상기 유기 발광 다이오드(OLED)는 화소 전극(170), 발광층(180) 및 대향 전극(190)을 포함할 수 있다.
일 실시예에서, 상기 우회 영역(WA)에는, 제1 우회 라인(DT1) 및 제2 우회 라인(DT2)가 배치된다. 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)은 서로 다른 층에 배치된다. 상기 제1 우회 라인(DT1)은, 상기 표시 영역(AA)에 배치되는 제1 구동 라인과 전기적으로 연결되며, 상기 제2 우회 라인(DT2)은, 상기 표시 영역(AA)에 배치되는 제2 구동 라인과 전기적으로 연결된다.
일 실시예에서, 상기 제1 구동 라인은, 제1 데이터 라인(DL1)이고, 상기 제2 구동 라인은, 제2 데이터 라인(DL2)이다. 따라서, 데이터 신호가, 데이터 구동부로부터, 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)을 통해, 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)로 전달될 수 있다.
상기 우회 영역(WA)은, 상기 기능 부가 영역을 둘러싸는, 고리 또는 반고리 형상을 가질 수 있다. 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)은 상기 기능 부가 영역의 가장자리를 따라 연장될 수 있다. 예를 들어, 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)은 상기 기능 부가 영역의 가장자리를 따라 절곡되는 형상을 가질 수 있다.
상기 제1 우회 라인(DT1)과 상기 제2 우회 라인(DT2)은 위치에 따라 서로 다른 길이를 가질 수 있다. 예를 들어, 상기 제2 우회 라인(DT2)가 상기 제1 우회 라인(DT1) 보다 상기 기능 부가 영역에 가까운 경우, 상기 제2 우회 라인(DT2)의 길이가 상기 제1 우회 라인(DT1)의 길이보다 길 수 있다.
상기 제1 우회 라인(DT1)과 상기 제2 우회 라인(DT2)이 서로 동일한 층에 배치될 경우, 노광 공정의 한계 등에 의해 상기 제1 우회 라인(DT1)과 상기 제2 우회 라인(DT2)의 간격을 감소시키는 것이 용이하지 않다. 그러나, 일 실시예의 표시 기판에서, 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)은, 서로 다른 층에 배치되며, 상기 제2 방향(D2)을 따라 교호로 배치됨으로써, 노광 한계 보다 배선 간격을 감소시킬 수 있다. 따라서, 비표시 영역인 우회 영역(WA)의 크기를 감소시킬 수 있다.
일 실시예에서, 상기 우회 영역(WA)에는, 제3 우회 라인(DT3)이 배치된다. 상기 제3 우회 라인(DT3)은, 상기 표시 영역(AA)에서, 상기 제2 방향(D2)으로 연장되는 스캔 라인(SL1)과 전기적으로 연결된다. 예를 들어, 상기 스캔 라인(SL1)은, 상기 기능 부가 영역에 의해 분리되는 제1 부분과 제2 부분을 포함하고, 상기 제3 우회 라인(DT3)은, 상기 제1 부분 및 상기 제2 부분과 연결될 수 있다. 상기 제3 우회 라인(DT3)은, 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)과 다른 층에 배치되며, 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)과 교차한다.
예를 들어, 상기 제3 우회 라인(DT3)은, 상기 기능 부가 영역의 가장자리를 따라 연장될 수 있다. 예를 들어, 상기 제3 우회 라인(DT3)은 상기 기능 부가 영역의 가장자리를 따라 절곡되는 형상을 가질 수 있다.
상기 스캔 라인(SL1)이 상기 기능 부가 영역에 의해 분리될 경우, 서로 분리된 부분들은, 상기 주변 영역(PA) 양측에 배치된 게이트 구동부에 연결됨으로써, 각각 구동이 가능하다.
그러나, 상기 스캔 라인(SL1)이 상기 기능 부가 영역에 의해 분리되거나, 분리된 부분들이 서로 다른 길이를 갖는 경우, 분리되지 않는 정상 배선들과의 RC 값의 차이에 의해, 화소 회로에 전달되는 신호의 전압 편차가 증가함으로써 화질 저하가 발생할 수 있다.
예를 들어, 상기 스캔 라인(SL1)은, 상기 표시 영역(AA) 내에서, 상기 제2 방향(D2)으로 연장되는 배선, 예를 들어, 상기 게이트 기록 라인(GW), 상기 초기화 전압 라인(Vint), 상기 게이트 초기화 라인(GI) 및 상기 발광 제어 라인(EM) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 스캔 라인(SL1)은, 상기 게이트 기록 라인(GW)일 수 있다. 상기 게이트 기록 라인(GW)은 다른 배선들에 비하여, 로드(load)에 의한 전압 변동이 화질에 미치는 영향이 크다. 따라서, 상기 게이트 기록 라인(GW)을 상기 제3 우회 라인(DT3)을 통해 연속적으로 연결하고, 나머지 배선, 예를 들어, 상기 초기화 전압 라인(Vint), 상기 게이트 초기화 라인(GI) 및 상기 발광 제어 라인(EM)은 분리 구동할 경우, 상기 우회 영역(WA)에 배치되는 우회 라인의 수를 줄임으로써, 상기 우회 영역(WA)의 크기를 최소화하면서 화질 저하를 방지할 수 있다.
일 실시예에서, 상기 우회 영역(WA)에는, 우회 버스 라인(VDD2)이 배치된다. 상기 주변 영역(PA)에는 전원 버스 라인(ELVDD)가 배치된다. 상기 우회 버스 라인(VDD)은, 주변 영역(PA)에 배치되는 전원 버스 라인(ELVDD)과 전기적으로 연결된다. 상기 전원 버스 라인(ELVDD) 및 상기 우회 버스 라인(VDD2)은, 상기 전원 라인(VDD1) 보다 큰 선 폭을 가질 수 있다.
일 실시예에서, 상기 전원 버스 라인(ELVDD)는 상기 제2 방향으로 연장되며, 상기 기능 부가 영역에 의해 이격되는 제1 부분 및 제2 부분을 포함할 수 있다. 상기 우회 버스 라인(VDD2)은, 상기 제1 부분 및 상기 제2 부분에 연결될 수 있다.
예를 들어, 상기 우회 버스 라인(VDD2)은, 상기 기능 부가 영역의 가장자리를 따라 연장될 수 있다. 예를 들어, 상기 우회 버스 라인(VDD2)은, 상기 기능 부가 영역의 가장자리를 따라 절곡되는 형상을 가질 수 있다. 상기 우회 버스 라인(VDD2)은, 상기 우회 영역(WA) 상에서, 상기 제1 내지 제3 우회 라인들(DT1, DT2, DT3)과 중첩하며, 상기 제1 내지 제3 우회 라인들(DT1, DT2, DT3)과 다른 층에 배치될 수 있다.
상기 기능 부가 영역에 인접한 전원 라인(VDD1)들이 상기 전원 버스 라인(ELVDD) 또는 상기 우회 버스 라인(VDD2)과 직접 연결되지 않는 경우, 인접하는 전원 라인들과 메쉬 구조만으로 연결되거나, 전원 버스 라인(ELVDD)과의 연결 길이가 증가한다. 따라서, 저항 증가에 의해 버닝으로 인한 단선 또는 손상이 나타나거나, 화소 회로에 공급되는 전원 편차가 증가할 수 있다.
일 실시예에서, 상기 우회 버스 라인(VDD2)은, 상기 전원 라인(VDD1)과 전기적으로 연결된다. 따라서, 상기 기능 부가 영역에 인접한 전원 라인(VDD1)들에 전원이 안정적으로 공급될 수 있다.
일 실시예에서, 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)은, 상기 주변 영역(PA)으로 연장되어, 상기 전원 버스 라인(ELVDD)과 교차할 수 있다.
도 3에 도시된 바와 같이, 상기 트랜지스터 및 상기 커패시터는, 상기 표시 영역(AA) 상에서, 상기 베이스 기판(100) 상에 형성된 배리어막(barrier layer)(110) 상에 배치될 수 있다. 상기 트랜지스터는 액티브 패턴(120), 게이트 전극(135), 소스 전극(150) 및 드레인 전극(155)을 포함할 수 있다. 상기 트랜지스터는, 발광 소자에 구동 전원을 제공하는 구동 트랜지스터일 수 있다.
상기 트랜지스터를 커버하는 비아 절연막(160)이 형성되며, 상기 비아 절연막(160) 상에는, 예를 들면, 상기 트랜지스터의 드레인 전극(155)과 전기적으로 연결되는 화소 전극(170)이 배치될 수 있다.
상기 베이스 기판(100)으로서 절연 기판을 사용될 수 있다. 예를 들면, 상기 베이스 기판(100)은 폴리머 재질의 물질을 포함할 수 있다. 예를 들면, 상기 베이스 기판(100)은 폴리이미드, 폴리실록산, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 고분자 물질을 포함할 수 있다. 일 실시예에 있어서, 상기 베이스 기판(100)은 폴리이미드를 포함할 수 있다.
또한, 상기 베이스 기판(100)은 유리 기판 또는 석영(quartz) 기판일 수 있다.
상기 배리어막(110)은 베이스 기판(100)의 상면 프로파일을 따라 컨포멀하게 형성될 수 있다. 상기 배리어막(110)에 의해 베이스 기판(100)을 통해 침투하는 수분이 차단될 수 있으며, 상기 베이스 기판(100) 및 그 위에 형성된 구조물 사이의 불순물 확산이 차단될 수 있다.
예를 들어, 상기 배리어막(110)은 베이스 기판(100)의 표시 영역(AA) 및 우회 영역(WA) 상에 형성될 수 있다.
또한, 상기 배리어막(110)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 상기 배리어막(110)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수도 있다.
상기 액티브 패턴(120)은 상기 배리어막(110) 상에 배치될 수 있다. 또한, 액티브 패턴(120)은 폴리실리콘과 같은 실리콘 화합물을 포함할 수 있다. 일 실시예에 있어서, 액티브 패턴(120)의 양 단부에는 p형 혹은 n형 불순물을 포함하는 소스 영역 및 드레인 영역이 형성될 수 있다.
다른 실시예서, 상기 액티브 패턴(120)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 아연-주석 산화물(Zinc Tin Oxide: ZTO), 또는 인듐-주석-아연 산화물(Indium Tin Zinc Oxide: ITZO)과 같은 산화물 반도체를 포함할 수도 있다.
제1 및 제2 게이트 절연막들(130, 132)은 상기 배리어막(110) 상에 형성되어 상기 액티브 패턴(120)을 커버할 수 있다. 일 실시예에 있어서, 상기 게이트 절연막(130, 132)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 일 실시예에 있어서, 제1 게이트 절연막(130)은 실리콘 산화막을 포함하고, 제2 게이트 절연막(132)은 실리콘 질화막을 포함할 수 있다.
상기 제1 및 제2 게이트 절연막들(130, 132)은 상기 배리어막(110)과 유사하게 상기 표시 영역(AA) 및 상기 우회 영역(WA) 상에서 연장될 수 있다.
상기 제1 게이트 절연막(130) 상에는 상기 게이트 전극(135)이 배치될 수 있다. 상기 게이트 전극(135)은 제1 및 제2 게이트 절연막들(130, 132) 사이에 배치될 수 있으며, 상기 액티브 패턴(120)과 실질적으로 중첩될 수 있다.
예를 들어, 상기 게이트 전극(135)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc) 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 게이트 전극(135)은 물리적, 화학적 성질이 다른 2개 이상의 금속층이 적층된 구조를 가질 수 있다. 예를 들어, 게이트 전극(135)은 저저항화를 위해, Al/Mo 구조 혹은 Ti/Cu 구조와 같은 복층 구조를 가질 수 있다.
상기 게이트 전극(135)은, 상기 스캔 라인(SL1)과 동일한 층으로부터 형성될 수 있다. 따라서, 상기 스캔 라인(SL1)은, 상기 제1 게이트 절연막(130) 및 상기 제2 게이트 절연막(132) 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 제2 게이트 절연막(132)과 상기 층간 절연막(140) 사이에는 스토리지 커패시터(Cst)를 형성하기 위한 스토리지 전극이 배치될 수 있다.
상기 층간 절연막(140)은 제2 게이트 절연막(132) 상에 형성되어 게이트 전극(135)을 커버할 수 있다. 상기 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 상기 층간 절연막(140)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층 구조를 가질 수도 있다.
상기 층간 절연막(140)은 상기 제1 및 제2 게이트 절연막들(130, 132)과 유사하게 표시 영역(AA) 및 우회 영역(WA) 상에서 연장될 수 있다.
상기 소스 전극(150) 및 상기 드레인 전극(155)은 상기 층간 절연막(140) 및 제1 및 제2 게이트 절연막들(130, 132)을 관통하여 상기 액티브 패턴(120)과 접촉할 수 있다. 예를 들어, 상기 소스 전극(150) 및 상기 드레인 전극(155)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 상기 소스 전극(150) 및 상기 드레인 전극(155)은 예를 들면, Al 층 및 Mo 층과 같은 서로 다른 2개 이상의 금속층이 적층된 구조를 가질 수도 있다.
상기 소스 전극(150) 및 상기 드레인 전극(155)은 각각 액티브 패턴(120)의 소스 영역 및 드레인 영역에 각각 접촉될 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 사이의 영역은, 전하가 이동하는 채널로서 제공될 수 있다.
상기 데이터 라인(DL1, DL2)들은, 상기 소스 전극(150) 및 상기 드레인 전극(155)와 동일한 층으로부터 형성될 수 있다. 따라서, 상기 데이터 라인(DL1, DL2)들은 상기 층간 절연막(140)과 상기 비아 절연막(160) 사이에 배치될 수 있다.
상기 전원 라인(VDD1) 및 상기 전원 버스 라인(ELVDD)은, 상기 소스 전극(150) 및 상기 드레인 전극(155)와 동일한 층으로부터 형성될 수 있다. 따라서, 상기 전원 라인(VDD1) 및 상기 전원 버스 라인(ELVDD)은 상기 층간 절연막(140)과 상기 비아 절연막(160) 사이에 배치될 수 있다.
도 3에서는 게이트 전극(135)이 액티브 패턴(120) 상부에 배치되는 탑 게이트(Top Gate) 구조의 트랜지스터가 도시되었으나, 상기 트랜지스터는 게이트 전극(135)이 액티브 패턴(120) 하부에 배치되는 바텀 게이트(Bottom Gate) 구조를 가질 수도 있다.
상기 비아 절연막(160)은 상기 층간 절연막(140) 상에 형성되어 상기 소스 전극(150) 및 상기 드레인 전극(155)을 커버할 수 있다. 상기 비아 절연막(160)은 상기 화소 전극(170)과 상기 드레인 전극(155)을 전기적으로 연결시키는 관통 홀을 가질 수 있다. 또한, 비아 절연막(160)은 상기 표시 기판의 평탄화 막으로 제공될 수도 있다.
예를 들어, 상기 비아 절연막(160)은 폴리이미드, 페놀계 수지, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 유기 물질을 포함할 수 있다.
상기 화소 전극(170)은 상기 비아 절연막(160) 상에 배치되며, 상기 비아 절연막(160)을 관통하여 상기 드레인 전극(155)과 접촉할 수 있다. 상기 화소 전극(170)은 상기 표시 영역(AA) 상에 배치되며, 각 화소(PX) 마다 독립적으로 배치될 수 있다.
예를 들어, 상기 화소 전극(170)은 인듐 주석 화합물(Indium Tin Oxide: ITO), 인듐 아연 화합물(Indium Zinc Oxide: IZO), 아연 산화물 또는 인듐 산화물을 포함할 수도 있다.
일 실시예에 있어서, 상기 화소 전극(170)은 반사 전극으로 제공될 수 있다. 이 경우, 상기 화소 전극(170)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질 또는 이들 금속의 합금을 포함할 수 있다.
일 실시예에 있어서, 상기 화소 전극(170)은 상기 투명 도전성 물질 및 상기 금속을 포함하는 복층 구조를 가질 수도 있다.
상기 절연 구조물은 상기 제1 및 제2 게이트 절연막들(130, 132), 상기 층간 절연막(140) 및 상기 비아 절연막(160)을 포함할 수 있다.
상기 제1 우회 라인(DT1)은, 상기 제2 우회 라인(DT2)과 다른 층에 배치된다. 예를 들어, 상기 제1 우회 라인(DT1)은, 상기 스캔 라인(SL1) 또는 상기 게이트 전극(135)와 동일한 층에 배치될 수 있다. 따라서, 상기 제1 우회 라인(DT1)은, 상기 제1 게이트 절연막(130) 및 상기 제2 게이트 절연막(132) 사이에 배치될 수 있다.
예를 들어, 상기 제2 우회 라인(DT1)은, 상기 제2 게이트 절연막(132)과 상기 층간 절연막(140) 사이에 배치될 수 있다.
상기 제1 우회 라인(DT1)과 상기 제1 데이터 라인(DL1)은 전기적으로 연결된다. 예를 들어, 상기 제1 데이터 라인(DL1)의 단부와, 상기 제1 우회 라인(DT1)의 단부가 중첩하고, 상기 제1 데이터 라인(DL1)의 단부가, 상기 층간 절연막(140) 및 상기 제2 게이트 절연막(132)를 관통하여, 상기 제1 우회 라인(DT1)의 단부와 접촉할 수 있다.
상기 제2 우회 라인(DT2)과 상기 제2 데이터 라인(DL2)은 전기적으로 연결된다. 예를 들어, 상기 제2 데이터 라인(DL2)의 단부와, 상기 제2 우회 라인(DT2)의 단부가 중첩하고, 상기 제2 데이터 라인(DL2)의 단부가, 상기 층간 절연막(140)을 관통하여, 상기 제2 우회 라인(DT2)의 단부와 접촉할 수 있다.
상기 제3 우회 라인(DT3)은, 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)과 다른 층에 배치된다. 예를 들어, 상기 제3 우회 라인(DT3)은, 상기 데이터 라인(DL1, DL2)들과 동일한 층에 배치될 수 있다. 따라서, 상기 제3 우회 라인(DT3)은, 상기 층간 절연막(140)과 상기 비아 절연막(160) 사이에 배치될 수 있다.
상기 제3 우회 라인(DT3)과 상기 스캔 라인(SL1)은 전기적으로 연결된다. 예를 들어, 상기 제3 우회 라인(DT3)의 단부와, 상기 스캔 라인(SL1)의 단부가 중첩하고, 상기 제3 우회 라인(DT3)의 단부가, 상기 층간 절연막(140) 및 상기 제2 게이트 절연막(132)을 관통하여, 상기 상기 스캔 라인(SL1)의 단부와 접촉할 수 있다.
상기 우회 버스 라인(VDD2)은, 상기 제1 내지 제3 우회 라인들(DT1, DT2, DT3)과 다른 층에 배치된다. 예를 들어, 상기 우회 버스 라인(VDD2)은, 상기 화소 전극(170)과 동일한 층에 배치될 수 있다. 따라서, 상기 우회 버스 라인(VDD2)은 상기 비아 절연막(160) 상에 배치될 수 있다.
상기 우회 버스 라인(VDD2)의 단부는, 상기 비아 절연막(160)을 관통하여, 상기 전원 라인(VDD1)의 단부와 접촉하여, 전기적으로 연결될 수 있다.
도 6은 일 실시예에 따른 표시 기판을 나타내는 평면도이다. 도 7은 도 6의 B 영역을 확대한 확대도이다. 도 8은 도 6의 III-III' 라인을 따라 절단한 단면도이다. 도 9는 도 6의 IV-IV' 라인을 따라 절단한 단면도이다. 도 1 내지 도 5를 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대해서는 상세한 설명이 생략된다. 또한, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 6 내지 도 9를 참조하면, 상기 표시 기판은, 표시 영역(AA)의 화소 회로와 전기적으로 연결되는 구동 라인 및 상기 절연 구조물을 적어도 부분적으로 관통하여 상기 구동 라인과 전기적으로 연결되는 우회 라인을 포함한다.
예를 들어, 상기 구동 라인은 상기 표시 영역(AA) 상에 배치되며 상기 절연 구조물의 층간 절연막(140) 상에 배치될 수 있다. 또한, 상기 우회 라인은 우회 영역(WA) 상에 배치되며 상기 절연 구조물의 제1 게이트 절연막(130) 또는 제2 게이트 절연막(132) 상에 배치될 수 있다. 일 실시예에 있어서, 상기 우회 라인은 개구부(HO)로 정의되는 기능 부가 영역의 가장자리를 따라 연장되는 형상을 가질 수 있다.
일 실시예에서, 상기 구동 라인은 제1 방향(D1)으로 연장되는 데이터 라인들(DL1, DL2)들을 포함한다. 제1 우회 라인(DT1)은, 제1 데이터 라인(DL1)과 전기적으로 연결되며, 제2 우회 라인(DT2)은, 제2 데이터 라인(DL2)과 전기적으로 연결된다. 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)은, 서로 다른 층에 배치된다. 예를 들어, 상기 제1 우회 라인(DT1) 및 상기 제2 우회 라인(DT2)은, 일 방향을 따라 서로 교호로 배열될 수 있다.
상기 제1 우회 라인(DT1)은, 상기 제2 우회 라인(DT2)과 다른 층에 배치된다. 예를 들어, 상기 제1 우회 라인(DT1)은, 상기 스캔 라인(SL1) 또는 상기 게이트 전극(135)과 동일한 층에 배치될 수 있다. 따라서, 상기 제1 우회 라인(DT1)은, 상기 제1 게이트 절연막(130) 및 상기 제2 게이트 절연막(132) 사이에 배치될 수 있다.
예를 들어, 상기 제2 우회 라인(DT1)은, 상기 제2 게이트 절연막(132)과 상기 층간 절연막(140) 사이에 배치될 수 있다.
일 실시예에서, 상기 표시 기판은 분리된 스캔 라인(SL1)을 전기적으로 연결하는 제3 우회 라인을 포함하지 않는다. 상기 스캔 라인(SL1)의 분리된 부분들은, 상기 주변 영역(PA)의 양 측부에 배치되는 스캔 구동부에 의해 구동될 수 있다. 이러한 구성은, 상기 스캔 라인(SL1)을 연결하기 위한 우회 라인을 사용하지 않음으로써, 상기 우회 영역(WA)의 크기를 감소시킬 수 있다.
상기 표시 영역(AA)을 둘러싸는 주변 영역에는, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는, 전원 버스 라인(ELVDD)가 배치된다. 상기 우회 영역(WA)에는, 상기 기능 부가 영역의 가장자리를 따라 연장되며, 상기 전원 버스 라인(ELVDD) 및 전원 라인(VDD1)과 연결되는 우회 버스 라인(VDD2)가 배치된다.
일 실시예에서, 상기 표시 기판은, 상기 스캔 라인(SL1)을 전기적으로 연결하기 위한 우회 라인을 포함하지 않으므로, 상기 우회 버스 라인(VDD2)은, 소스 패턴으로부터 형성될 수 있다. 따라서, 상기 전원 버스 라인(ELVDD), 상기 우회 버스 라인(VDD2) 및 상기 전원 라인(VDD1)은 동일한 층으로부터 형성될 수 있으며, 서로 연속적으로 연결될 수 있다.
도 10은 일 실시예에 따른 표시 장치를 나타내는 단면도이다. 예를 들면, 도 10은 도 1 내지 도 5를 참조로 설명한 표시 기판을 포함하는 유기 발광 표시(Organic Light Emitting Display: OLED) 장치를 도시하고 있다.
한편, 도 1 내지 도 5를 참조로 설명한 표시 기판의 구성 및/또는 구조에 대한 상세한 설명은 생략하며, 실질적으로 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 10을 참조하면, 상기 표시 장치는 예를 들면, 도 3을 참조로 설명한 표시 기판 상에 적층되는 발광층(180), 대향 전극(190) 및 봉지층(encapsulation film)(195)을 포함할 수 있다. 추가적으로, 화소 정의막(175)이 표시 영역(AA)의 비아 절연막(160) 상에 배치되어 각 화소에 배치된 화소 전극(170)을 적어도 부분적으로 노출시킬 수 있다.
예를 들면, 상기 화소 정의막(175)은 상기 화소 전극(170)의 주변부를 커버할 수 있다. 상기 화소 정의막(175)은 폴리이미드 수지 또는 아크릴 수지와 같은 투명 유기 물질을 포함할 수 있다. 화소 정의막(175)에 의해 커버되지 않은 상기 화소 전극(170)의 면적이 실질적으로 상기 각 화소의 발광 영역의 면적에 해당될 수 있다.
상기 발광층(180)은 상기 화소 정의막(175) 및 상기 화소 전극(170) 상에 배치될 수 있다. 상기 발광층(180)은 적색 화소, 녹색 화소 및 청색 화소마다 독립적으로 패터닝되어 각 화소별로 다른 색광들을 발생시키는 유기 발광층을 포함할 수 있다. 상기 유기 발광층은 정공 및 전자에 의해 여기되는 호스트(host) 물질, 및 에너지의 흡수 및 방출을 통해 발광효율을 증가시키는 도펀트(dopant) 물질을 포함할 수 있다.
다른 실시예에서, 표시 장치는 발광층(180) 대신에, 액정층을 포함할 수도 있다. 이 경우, 상기 표시 장치는 액정 표시 장치(Liquid Crystal Display: LCD)로 제공될 수 있다.
도 10에 도시된 바와 같이, 상기 발광층(180)은 상기 화소 정의막(175)의 측벽 및 상기 화소 정의막(175)에 의해 노출된 상기 화소 전극(170)의 상면 상에 형성되며, 상기 화소 정의막(175)의 상면 상에도 일부 연장될 수 있다. 일 실시예에 있어서, 상기 발광층(180)은 상기 화소 정의막(175)의 측벽에 의해 분리되어, 상기 각 화소 마다 독립적으로 배치될 수도 있다.
상기 대향 전극(190)은 상기 발광층(180) 상에 배치될 수 있다. 상기 대향 전극(190)은 상기 발광층(180)을 사이에 두고 상기 화소 전극(170)과 서로 마주보도록 배치될 수 있다.
일 실시예에 있어서, 상기 대향 전극(190)은 복수의 상기 화소들 상에서 연속적으로 연장되는 공통 전극으로 제공될 수 있다. 또한, 상기 화소 전극(170) 및 상기 대향 전극(190)은 각각 상기 표시 장치의 양극(anode) 및 음극(cathode)으로 제공되거나, 반대로 제공될 수 있다.
상기 대향 전극(190)은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc, Mg 등과 같은 일 함수가 낮은 금속 물질 또는 이들 금속의 합금을 포함할 수 있다. 상기 대향 전극(190)은 ITO, IZO, 아연 산화물 또는 인듐 산화물과 같은 투명 도전성 물질을 포함할 수도 있다.
일 실시예에 있어서, 상기 대향 전극(190)은 상기 표시 영역(PA) 및 상기 우회 영역(WA) 상에 연속적으로 연장될 수 있다. 예를 들면, 상기 대향 전극(190)은 상기 화소 정의막(175) 및 상기 발광층(180)의 표면들을 따라 컨포멀하게 형성될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 대향 전극(190) 방향으로 화상이 구현되는 전면 발광형(top emission type)일 수 있다. 이 경우, 상기 화소 전극(170)은 금속을 포함하는 반사 전극으로 제공되고, 상기 대향 전극(190)은 ITO와 같은 상기 투명 도전성 물질을 포함할 수 있다.
상기 대향 전극(190) 상에는 상기 봉지층(195)이 형성되어 상기 표시 장치를 보호할 수 있다. 상기 봉지층(195)은 예를 들면, 실리콘 질화물 및/또는 금속 산화물과 같은 무기 물질을 포함할 수 있다. 일 실시예에 있어서, 대향 전극(190) 및 봉지층(195) 사이에 캡핑층이 더 배치될 수도 있다. 상기 캡핑층은 폴리이미드 수지, 에폭시 수지, 아크릴 수지 등과 같은 유기 물질, 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 포함할 수 있다.
도 11은 일 실시예에 따른 표시 장치를 나타내는 단면도들이다. 도 10을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략한다.
도 11을 참조하면, 발광층(180a)은 화소 전극(170) 상면으로부터 순차적으로 적층되는 정공 수송층(hole transport layer: HTL)(182), 유기 발광층(184) 및 전자 수송층(electron transport layer: ETL)(186)을 포함할 수 있다.
일 실시예에 있어서, 상기 정공 수송층(182) 및 상기 전자 수송층(186)은 표시 영역(AA) 및 우회 영역(WA) 상에서 연속적으로 형성될 수 있다. 예를 들면, 상기 정공 수송층(182) 및 상기 전자 수송층(186)은 상기 화소 정의막(175) 및 상기 화소 전극(170)의 표면들을 따라 컨포멀하게 형성될 수 있다.
상기 정공 수송층(182)은 예를 들면, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD), N,N-디-1-나프틸-N,N-디페닐-1,1-비페닐-4,4-디아민(NPD), N-페닐카바졸, 폴리비닐카바졸 등의 정공 수송 물질을 포함할 수 있다.
상기 전자 수송층(186)은 예를 들면, 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 2-(4-비페닐릴)-5-(4-터트-부틸페닐-1,3,4-옥시디아졸(PBD), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(BAlq), 바쏘쿠프로인(BCP), 트리아졸(TAZ), 페닐퀴노잘린(phenylquinozaline) 등의 전자 수송 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 정공 수송층(182) 및 상기 전자 수송층(186)은 표시 영역(AA)에 포함된 복수의 화소들에 대해 공통으로 제공될 수 있다.
상기 유기 발광층(184)은 표시 영역(AA) 상에 선택적으로 배치될 수 있다. 예를 들면, 상기 유기 발광층(184)은 상기 화소 전극(170)과 실질적으로 중첩되며, 각 화소마다 독립적으로 패터닝될 수 있다. 상기 유기 발광층(184)은 상기 표시 영역(AA) 상에서 상기 정공 수송층(182) 및 상기 전자 수송층(186) 사이에 게재될 수 있다.
상기 대향 전극(190) 및 상기 봉지층(195)은 도 10을 참조로 설명한 바와 같이 상기 표시 영역(AA) 및 상기 우회 영역(WA) 상에서 연속적으로 제공될 수 있다.
도 12 내지 도 21은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 캐리어 기판(50) 상에 베이스 기판(100)을 형성할 수 있다.
상기 캐리어 기판(50)은 상기 표시 장치의 제조 공정이 진행되는 동안 상기 베이스 기판(100)의 지지체 역할을 수행할 수 있다. 예를 들면, 상기 캐리어 기판(50)으로서 유리 기판 혹은 금속 기판을 사용할 수 있다.
상기 베이스 기판(100)은 폴리이미드 계열 수지와 같은 고분자 수지를 포함할 수 있다. 예를 들면, 상기 캐리어 기판(50) 상에 폴리이미드 전구체를 포함하는 전구체 조성물을 스핀 코팅(spin coating) 공정을 통해 도포하여 코팅막을 형성할 수 있다. 이후, 상기 코팅막을 열 경화시켜 베이스 기판(100)을 형성할 수 있다.
이와는 달리, 상기 베이스 기판(100)은 유리 기판 또는 석영(quartz) 기판으로 구비될 수 있다.
상기 베이스 기판(100)은 기능 부가를 위한 개구부(HO)를 포함할 수 있다. 상기 베이스 기판(100)의 소정의 영역은 표시 영역(AA)으로 할당되며, 상기 개구부(HO) 및 상기 표시 영역(AA)을 제외한 나머지 부분은 주변 영역(PA) 및 우회 영역(WA)으로 정의될 수 있다.
이하에서는 상기 베이스 기판(100)이 개구부(HO)를 포함한 상태에서 공정이 진행되는 것으로 설명되나, 다른 실시예에 따르면, 상기 개구부(HO)는, 표시 장치가 제조된 후, 패터닝 등을 통해 형성될 수도 있다.
도 13을 참조하면, 상기 베이스 기판(100) 상에 순차적으로 배리어막(110), 액티브 패턴(120) 및 제1 게이트 절연막(130)을 형성할 수 있다.
상기 배리어막(110)은 베이스 기판(100)의 상면을 전체적으로 커버할 수 있다. 상기 배리어막(110)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
상기 액티브 패턴(120)은 표시 영역(AA)의 배리어막(110) 상에 형성될 수 있다. 예를 들면, 배리어막(110) 상에 비정질 실리콘 또는 폴리실리콘을 사용하여 반도체 층을 형성한 후, 상기 반도체 층을 패터닝하여 상기 액티브 패턴(120)을 형성할 수 있다.
일 실시예에 있어서, 상기 반도체 층 형성 후, 저온 폴리실리콘(Low Temperature Polycrystalline silicon: LTPS) 공정 또는 레이저 결정화 공정과 같은 결정화 공정을 수행할 수 있다.
일 실시예에 있어서, 상기 반도체 층은 IGZO, ZTO, ITZO 등과 같은 산화물 반도체를 사용하여 형성될 수도 있다.
상기 배리어막(110) 상에 액티브 패턴(120)을 덮는 제1 게이트 절연막(130)을 형성할 수 있다. 상기 제1 게이트 절연막(130)은 표시 영역(AA) 및 우회 영역(WA) 상에서 연속적으로 연장할 수 있다. 상기 배리어막(110)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
도 14를 참조하면, 상기 제1 게이트 절연막(130) 상에 제1 우회 라인(DT1), 게이트 전극(135) 및 스캔 라인(SL1)을 포함하는 제1 게이트 패턴을 형성할 수 있다.
예를 들어, 상기 제1 게이트 절연막(130) 상에 제1 게이트 금속층을 형성한 후, 사진 식각 공정을 통해 상기 제1 게이트 금속층을 패터닝하여, 상기 제1 게이트 패턴을 형성할 수 있다. 상기 제1 우회 라인(DT1)은 상기 우회 영역(WA) 상에 배치되며, 상기 게이트 전극(135) 및 상기 스캔 라인(SL1)은 상기 표시 영역(AA) 상에 배치된다.
상기 제1 게이트 금속층은 금속, 합금 또는 금속 질화물을 포함할 수 있다. 상기 제1 게이트 금속층은 복수의 금속층을 적층하여 형성될 수도 있다.
도 15를 참조하면, 상기 제1 우회 라인(DT1), 상기 게이트 전극(135), 및 상기 스캔 라인(SL1)을 덮는 제2 게이트 절연막(132)을 형성할 수 있다. 상기 제2 게이트 절연막(132) 위에, 제2 우회 라인(DT2)을 포함하는, 제2 게이트 패턴을 형성할 수 있다. 다음으로, 상기 제2 우회 라인(DT2)을 커버하는, 층간 절연막(140)을 형성할 수 있다.
상기 제2 게이트 절연막(132)은 표시 영역(AA) 및 우회 영역(WA) 상에서 연속적으로 연장할 수 있다. 상기 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
예를 들면, 제2 게이트 절연막(132) 상에 제2 게이트 금속층을 형성한 후, 예를 들면 사진 식각 공정을 통해 상기 제2 게이트 금속층을 패터닝함으로써 제2 우회 라인(DT2)을 형성할 수 있다. 상기 제2 게이트 금속층은 금속, 합금 또는 금속 질화물을 포함할 수 있다. 상기 제2 게이트 금속층은 복수의 금속층을 적층하여 형성될 수도 있다.
일 실시예에 있어서, 상기 제2 게이트 패턴은, 상기 게이트 전극(135)과 중첩하는 스토리지 전극을 더 포함할 수 있다.
도 16을 참조하면, 상기 층간 절연막(140)을 부분적으로 제거하여 제1 콘택 홀(142), 제2 콘택 홀(144) 및 제3 콘택 홀(146)를 형성할 수 있다.
일 실시예에 있어서, 상기 제1 콘택 홀(142), 상기 제2 콘택 홀(144) 및 상기 제3 콘택 홀(146)은 실질적으로 단일 식각 마스크를 사용하는 동일한 포토 공정을 통해 형성될 수 있다.
상기 제1 콘택 홀(142) 및 상기 제2 콘택 홀(144)은 상기 층간 절연막(140) 및 제1 및 제2 게이트 절연막들(130, 132)을 관통하며 상기 액티브 패턴(120)의 상면을 부분적으로 노출시킬 수 있다. 예를 들면, 상기 제1 콘택 홀(142) 및 상기 제2 콘택 홀(144)을 통해 각각 액티브 패턴(120)의 소스 영역 및 드레인 영역이 노출될 수 있다.
상기 제3 콘택 홀(146)은 상기 층간 절연막(140) 및 상기 제2 게이트 절연막(132)을 관통하여 상기 스캔 라인(SL1)의 상면을 부분적으로 노출시킬 수 있다.
도시되지는 않았지만, 상기 층간 절연막(140) 및 상기 제2 게이트 절연막(132)을 관통하여 상기 제1 우회 라인(DT1)의 상면을 부분적으로 노출시키는 콘택홀이 더 형성될 수 있다. 또한, 상기 층간 절연막(140)을 관통하여 제2 우회 라인(DT2)의 상면을 부분적으로 노출시키는 콘택홀이 더 형성될 수 있다.
도 17을 참조하면, 소스 전극(150) 및 드레인 전극(155)을 포함하는소스 패턴을 형성할 수 있다. 상기 소스 전극(150) 및 상기 드레인 전극(155)은, 상기 제1 콘택홀(142) 및 상기 제2 콘택홀(144)을 통하여, 액티브 패턴(120)의 상기 소스 영역 및 상기 드레인 영역과 접촉할 수 있다.
상기 소스 패턴은 제3 우회 라인(DT3)을 더 포함한다. 상기 제3 우회 라인(DT3)은, 상기 우회 영역(WA) 상에 형성되며, 상기 제3 콘택홀(146)을 통해, 상기 스캔 라인(SL1)과 접촉할 수 있다.
상기 소스 패턴은 데이터 라인을 더 포함할 수 있다. 제1 데이터 라인은 상기 제1 우회 라인(DT1)과 접촉하고, 제2 데이터 라인은 상기 제2 우회 라인(DT2)과 접촉한다.
상기 소스 패턴은 전원 라인 및 전원 버스 라인을 더 포함할 수 있다. 상기 전원 라인은, 상기 표시 영역(AA)에 배치되어, 상기 데이터 라인과 평행한 방향으로 연장되며, 상기 전원 버스 라인은, 주변 영역에 배치되어, 상기 스캔 라인(SL1)과 평행한 방향으로 연장된다.
예를 들면, 상기 층간 절연막(140) 상에 소스 금속층을 형성하고, 상기 소스 금속층을 사진 식각 공정을 통해 패터닝하여 상기 소스 패턴을 형성할 수 있다. 상기 소스 금속층은 예를 들면, 금속, 금속 질화물 또는 합금을 포함할 수 있다.
이후, 상기 소스 패턴을 커버하는 비아 절연막(160)을 형성할 수 있다. 상기 비아 절연막(160)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 비아 절연막(160)은 예를 들면, 폴리이미드, 에폭시계 수지, 아크릴계 수지, 폴리에스테르와 같은 유기 물질을 사용하여 스핀 코팅 공정 또는 슬릿 코팅 공정을 통해 형성될 수 있다.
도 18을 참조하면, 상기 비아 절연막(160)을 부분적으로 식각하여 제1 비아 홀(via hole)(163)를 형성할 수 있다. 상기 제1 비아 홀(163)을 통해 예를 들면, 상기 드레인 전극(155)의 상면이 노출될 수 있다.
또한, 상기 비아 절연막(160)을 부분적으로 식각하여 상기 전원 버스 라인과 상기 전원 라인의 상면을 부분적으로 노출하는 제2 비아홀을 형성할 수 있다.
도 19를 참조하면, 비아 절연막(160) 상에, 상기 드레인 전극(155)과 전기적으로 연결되는 화소 전극(170) 및 우회 버스 라인(VDD2)을 형성한다. 상기 우회 버스 라인(VDD2)은, 상기 우회 영역(WA) 상에 형성되며, 상기 전원 라인 및 상기 전원 버스 라인과 전기적으로 연결된다.
예를 들면, 상기 비아 절연막(160) 상에 화소 금속층을 형성하고, 상기 화소 금속층을 사진 식각 공정을 통해 패터닝하여 상기 화소 전극(170) 및 상기 전원 버스 라인(VDD2)을 형성할 수 있다.
상기 화소 금속층은, 금속, 합금, 금속 질화물 또는 ITO 등과 같은 투명 도전성 물질을 포함할 수 있다.
도 20을 참조하면, 도 19에 도시된 상기 표시 기판 상에 발광 구조물을 적층할 수 있다.
상기 화소 정의막(175)은 상기 표시 영역(AA)의 비아 절연막(160) 상에 형성되어, 예를 들면 상기 화소 전극(170)의 주변부를 커버할 수 있다. 상기 화소 정의막(175)은 예를 들면, 폴리이미드 수지 또는 아크릴 수지와 같은 감광성유기물질을도포한후, 노광 및 현상 공정을 통해 형성될 수 있다.
상기 발광층(180)은, 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층, 및 전자 주입층 중에서 선택된 적어도 하나를 포함할 수 있다.
예를 들면, 상기 발광층(180)은, 적색, 녹색 또는 청색 발광을 위한 유기 발광 물질을 사용하여 상기 화소 정의막(175)에 의해 노출된 각 화소 전극(170) 상에 형성될 수 있다. 예를 들면, 발광층(180)은 적색 화소, 녹색 화소 및 청색 화소가 형성될 영역을 노출시키는 개구부를 포함하는 파인 메탈 마스크(Fine Metal Mask: FMM)를 사용하여 스핀 코팅 공정, 롤 프린팅 공정, 노즐 프린팅 공정, 잉크젯 프린팅 공정 등을 통해 형성될 수 있다. 이에 따라, 각 화소별로 상기 유기 발광 물질을 포함하는 유기 발광층이 형성될 수 있다.
다른 실시예에서, 상기 발광층(180)은 상기 표시 영역(AA) 상에 연속적으로 형성될 수 있으며, 백색 광을 방출하도록, 녹색 발광층, 적색 발광층 및 청색 발광층이 적층된 구조를 가질 수도 있다.
상기 발광층(180) 상에는 예를 들면, Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc, Mg 등과 같은 일 함수가 낮은 금속 물질 또는 이들 금속의 합금을 증착하여 상기 대향 전극(190)을 형성할 수 있다. 상기 대향 전극(190)은 ITO, IZO 등과 같은 투명 도전성 물질을 증착하여 형성될 수도 있다.
상기 대향 전극(190) 상에는 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 금속 산화물과 같은 무기 물질을 사용하여 상기 봉지층(195)을 형성할 수 있다. 상기 봉지층(195)은 상기 표시 영역(AA) 및 상기 우회 영역(WA) 상에서 연속적으로 연장될 수 있다.
이후, 상기 캐리어 기판(50)을 베이스 기판(100)으로부터 분리하여 예를 들면, 도 10에 도시된 바와 같은 표시 장치를 제조할 수 있다. 상기 캐리어 기판(50)은 레이저-리프팅(laser-lifting) 공정 또는 기계적 장력을 통해 베이스 기판(100)으로부터 박리될 수 있다.
도 21을 참조하면, 일 실시예에 있어서, 발광층(180a)은 표시 기판 상에 순차적으로 적층된 정공 수송층(182), 유기 발광층 (184) 및 전자 수송층(186)을 포함할 수 있다.
상기 유기 발광층(184)은, 상기 정공 수송층(182)을 형성한 후, 표시 영역(AA) 상의 각 화소를 선택적으로 노출시키는 파인 메탈 마스크를 사용하여 발광 물질을 프린팅함으로써 형성될 수 있다.
이후, 캐리어 기판(50)을 베이스 기판(100)으로부터 박리시켜 예를 들면, 도 11에 도시된 표시 장치를 제조할 수 있다.
본 발명의 일 실시예에 따른 표시 기판 및 표시 장치는 모바일 표시 장치에 활용될 수 있다. 예를 들면, 상기 표시 기판 및 표시 장치는 컴퓨터, 휴대폰, 스마트폰, 스마트패드, MP3 플레이어 등의 전자 기기뿐만 아니라, 자동차용 네비게이션 또는 헤드 업(Head up) 디스플레이 등에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
AA: 표시 영역 PA: 주변 영역
HO: 장착 홀 WA: 우회 영역
50: 캐리어 기판 100: 베이스 기판
110: 배리어 막 120: 액티브 패턴
130: 제1 게이트 절연막 132: 제2 게이트 절연막
135: 게이트 전극 140: 층간 절연막
142: 제1 콘택 홀 144: 제2 콘택 홀
146: 제3 콘택 홀 150: 소스 전극
155: 드레인 전극 160: 비아 절연막
163: 비아 홀 170: 화소 전극
175: 화소 정의막 180, 180a: 발광층
182: 정공 수송층 184: 유기 발광층
186: 전자 수송층 190: 대향 전극
195: 봉지층

Claims (23)

  1. 표시 영역, 상기 표시 영역을 둘러싸는 주변 영역, 상기 표시 영역에 의해 적어도 일부가 둘러싸여지는 기능 부가 영역, 및 상기 표시 영역과 상기 기능 부가 영역 사이에 배치되는 우회 영역을 포함하는 기판;
    상기 표시 영역 상에 배치되는 복수의 화소 회로들;
    상기 화소 회로들과 전기적으로 연결되며 상기 표시 영역 상에서, 제1 방향을 따라 연장되는 복수의 구동 라인들;
    상기 우회 영역 상에 배치되며, 제1 구동 라인과 전기적으로 연결되는 제1 우회 라인; 및
    상기 우회 영역 상에 배치되며, 제2 구동 라인과 전기적으로 연결되고, 상기 제1 우회 라인과 다른 층에 배치되는 제2 우회 라인을 포함하는 표시 장치.
  2. 제 1 항에 있어서, 상기 제1 우회 라인 및 상기 제2 우회 라인은, 평면도 상에서, 상기 기능 부가 영역의 가장자리를 따라 연장되는 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서, 상기 제1 우회 라인 및 상기 제2 우회 라인은, 상기 제1 방향과 교차하는 제2 방향을 따라 교호적으로 배열되는 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서, 상기 구동 라인들은 데이터 라인들을 포함하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서, 상기 표시 영역 상에서 상기 화소 회로들과 전기적으로 연결되며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 스캔 라인; 및
    상기 스캔 라인과 전기적으로 연결되며, 상기 우회 영역 상에 배치되는 제3 우회 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서, 상기 제3 우회 라인은, 상기 스캔 라인과 다른 층에 배치되는 것을 특징으로 하는 표시 장치.
  7. 제 6 항에 있어서, 상기 스캔 라인은, 상기 우회 영역에 의해 서로 이격된 제1 부분과 제2 부분을 포함하며, 상기 제3 우회 라인은, 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 것을 특징으로 하는 표시 장치.
  8. 제 5 항에 있어서, 상기 스캔 라인은, 상기 데이터 라인을 통해 데이터 신호가 인가되는 스위칭 트랜지스터의 게이트 전극에 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  9. 제 5 항에 있어서,
    상기 표시 영역 상에서, 상기 화소 회로들과 전기적으로 연결되며, 상기 제1 방향으로 연장되는 전원 라인;
    상기 주변 영역 상에서, 상기 제2 방향으로 연장되는 전원 버스 라인; 및
    상기 우회 영역 상에서, 상기 전원 라인과 상기 전원 버스 라인을 전기적으로 연결하는 우회 버스 라인을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제 9 항에 있어서, 상기 우회 버스 라인은, 평면도 상에서, 상기 기능 부가 영역의 가장자리를 따라 연장되는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서, 상기 전원 버스 라인은, 상기 우회 영역에 의해 서로 이격된 제1 부분과 제2 부분을 포함하며, 상기 우회 버스 라인은, 상기 제1 부분과 상기 제2 부분을 전기적으로 연결하는 것을 특징으로 하는 표시 장치.
  12. 제 9 항에 있어서, 상기 화소 회로들을 커버하고 상기 표시 영역 및 상기 우회 영역 상에서 연속적으로 연장되는 절연 구조물을 더 포함하고,
    상기 절연 구조물은 상기 기판 위에 순차적으로 적층된 게이트 절연막, 층간 절연막 및 비아 절연막을 포함하며,
    각각의 상기 화소 회로는,
    상기 게이트 절연막 아래에 배치되는 액티브 패턴;
    상기 게이트 절연막 상에 배치되며, 상기 액티브 패턴과 중첩되는 게이트 전극;
    상기 층간 절연막 위에 배치되며, 상기 액티브 패턴과 전기적으로 연결되는 소스 전극;
    상기 소스 전극과 이격된 드레인 전극; 및
    상기 비아 절연막 위에 배치되며, 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서, 상기 게이트 절연막은 순차적으로 적층되는 제1 및 제2 게이트 절연막들을 포함하며,
    상기 제1 우회 라인은, 상기 제1 게이트 절연막 상에 배치되고, 상기 제2 우회 라인은, 상기 제2 게이트 절연막 상에 배치되는 것을 특징으로 하는 표시 장치.
  14. 제 12 항에 있어서, 상기 제3 우회 라인은, 상기 층간 절연막과 상기 비아 절연막 사이에 배치되는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 우회 버스 라인은, 상기 비아 절연막 상에 배치되는 것을 특징으로 하는 표시 장치.
  16. 제 9 항에 있어서, 상기 제1 및 상기 제2 우회 라인들은, 상기 주변 영역 상으로 연장되며, 상기 전원 버스 라인과 교차하는 것을 특징으로 하는 표시 장치.
  17. 제 12 항에 있어서,
    상기 표시 영역 상에서, 상기 화소 회로들과 전기적으로 연결되며, 상기 제1 방향으로 연장되는 전원 라인;
    상기 주변 영역 상에서, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 전원 버스 라인; 및
    상기 우회 영역 상에서, 상기 전원 라인과 상기 전원 버스 라인을 전기적으로 연결하는 우회 버스 라인을 더 포함하며,
    상기 우회 버스 라인, 상기 전원 라인 및 상기 전원 버스 라인은, 상기 층간 절연막과 상기 비아 절연막 사이에 배치되는 것을 특징으로 하는 표시 장치.
  18. 제 1 항에 있어서, 상기 기능 부가 영역은, 상기 기판을 관통하는 개구부에 의해 정의되는 것을 특징으로 하는 표시 장치.
  19. 제 1 항에 있어서, 상기 화소 회로들과 전기적으로 연결되는 발광층을 더 포함하는 것을 특징으로 하는 표시 장치.
  20. 기판 상에 제1 우회 라인 및 스캔 라인을 포함하는 제1 게이트 패턴을 형성하는 단계;
    상기 제1 게이트 패턴을 커버하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제2 우회 라인을 포함하는 제2 게이트 패턴을 형성하는 단계;
    상기 제2 게이트 패턴을 커버하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 위에 배치되며, 상기 제1 우회 라인과 전기적으로 연결되는 제1 데이터 라인, 상기 제2 우회 라인과 전기적으로 연결되는 제2 데이터 라인, 및 상기 스캔 라인과 전기적으로 연결되며, 상기 제1 우회 라인 및 상기 제2 우회 라인과 교차하는 제3 우회 라인을 포함하는 소스 패턴을 형성하는 단계; 및
    상기 소스 패턴을 커버하는 비아 절연막을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  21. 제 20 항에 있어서, 상기 기판은, 상기 기판을 관통하는 개구부에 의해 정의되는 기능 부가 영역을 포함하며, 상기 제1 우회 라인, 상기 제2 우회 라인 및 상기 제3 우회 라인은, 평면도 상에서, 상기 기능 부가 영역의 가장자리를 따라 연장되는 것을 특징으로 하는 표시 장치의 제조 방법.
  22. 제 20 항에 있어서, 소스 패턴은, 상기 데이터 라인들과 동일한 방향으로 연장되는 전원 라인 및 상기 전원 라인과 교차하는 방향으로 연장되며, 상기 전원 라인과 전기적으로 연결되는 전원 버스 라인을 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  23. 제 22 항에 있어서, 상기 비아 절연막 상에 배치되며, 상기 전원 라인과 상기 전원 버스 라인을 전기적으로 연결하는 우회 버스 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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