CN112599561A - 显示装置及其制造方法 - Google Patents

Abstract

公开了一种显示装置及其制造方法，该显示装置包括：基底；第一半导体图案；第一栅极绝缘膜，覆盖第一半导体图案；第一导电层和第二半导体图案，位于第一栅极绝缘膜上；第二栅极绝缘膜，位于第二半导体图案上；第三栅极绝缘膜，覆盖第一栅极绝缘膜和第二栅极绝缘膜；第二导电层，位于第三栅极绝缘膜上；层间绝缘膜，覆盖第二导电层；以及第三导电层，位于层间绝缘膜上，其中，第一半导体图案和第二半导体图案分别形成第一晶体管和第二晶体管的半导体层，其中，第一导电层包括第一晶体管的栅电极和电容器的第一电极，其中，第二导电层包括第二晶体管的栅电极和电容器的第二电极。

Description

显示装置及其制造方法

本申请要求于2019年10月2日提交的第10-2019-0122027号韩国专利申请的优先权和权益，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开的方面涉及一种显示装置。

背景技术

随着多媒体的发展，显示装置变得越来越重要。响应于此，正在使用各种类型的显示装置，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示器等。OLED显示器使用通过使电子和空穴复合而产生光的OLED来显示图像。OLED显示器包括向OLED提供驱动电流的多个晶体管。

发明内容

本公开的实施例的方面涉及一种显示装置，在该显示装置中，减少了制造工艺中使用的掩模的数量。

本公开的实施例的方面也涉及一种制造显示装置的方法，在该方法中，减少了制造工艺中使用的掩模的数量。

本公开的范围不限于上述方面，并且本领域技术人员可以从下面的描述清楚地理解其他未提及的方面。

根据本发明的一些实施例，提供了一种显示装置，显示装置包括具有沟道的第一晶体管、具有沟道的第二晶体管和电容器，其中，沟道由不同的半导体层形成，显示装置还包括：基底；第一半导体图案，位于基底上；第一栅极绝缘膜，覆盖第一半导体图案；第一导电层和第二半导体图案，位于第一栅极绝缘膜上；第二栅极绝缘膜，位于第二半导体图案上；第三栅极绝缘膜，覆盖第一栅极绝缘膜和第二栅极绝缘膜；第二导电层，位于第三栅极绝缘膜上；层间绝缘膜，覆盖第二导电层；以及第三导电层，位于层间绝缘膜上，其中，第一半导体图案形成第一晶体管的半导体层，其中，第二半导体图案形成第二晶体管的半导体层，并且第二半导体图案的侧表面与第二栅极绝缘膜的侧表面对齐，其中，第一导电层包括第一晶体管的栅电极和电容器的第一电极，其中，第二导电层包括第二晶体管的栅电极和电容器的第二电极，其中，第三导电层包括第一晶体管的源/漏电极和第二晶体管的源/漏电极。

在一些实施例中，第一晶体管和第二晶体管中的一者是p型金属氧化物半导体(PMOS)晶体管，第一晶体管和第二晶体管中的另一者是n型金属氧化物半导体(NMOS)晶体管。

在一些实施例中，PMOS晶体管包括多晶硅，NMOS晶体管包括氧化物半导体。

在一些实施例中，显示装置还包括：盖膜，覆盖第一导电层，其中，盖膜置于第一栅极绝缘膜与第二半导体图案之间以及第一晶体管的栅电极与第三栅极绝缘膜之间。

在一些实施例中，盖膜包括氧化硅。

在一些实施例中，盖膜的厚度比第二栅极绝缘膜的厚度小。

在一些实施例中，第二栅极绝缘膜位于第二半导体图案与第二晶体管的栅电极之间，并且不位于电容器的第一电极与电容器的第二电极之间。

在一些实施例中，第二栅极绝缘膜包括氧化硅，第三栅极绝缘膜包括氮化硅。

在一些实施例中，第一晶体管的栅电极和第二晶体管的半导体层形成在同一层处。

在一些实施例中，绝缘膜位于第二晶体管的半导体层与第二晶体管的栅电极之间，所述绝缘膜同第一晶体管的栅电极与电容器的第二电极之间的绝缘膜相同。

在一些实施例中，第二晶体管的栅电极与第二晶体管的半导体层之间的距离比电容器的第一电极与电容器的第二电极之间的距离大。

在一些实施例中，第二栅极绝缘膜的厚度比第三栅极绝缘膜的厚度大。

根据本发明的一些实施例，提供了一种显示装置，该显示装置包括：第一晶体管，包括形成非氧化物半导体图案的非氧化物半导体层；第二晶体管，包括形成氧化物半导体图案的氧化物半导体层；第一栅极绝缘膜，位于氧化物半导体层上；以及电容器，其中，电容器的第一电极和第一晶体管的栅电极由同一第一导电层形成，其中，第二晶体管的栅电极和电容器的第二电极由与第一导电层不同的第二导电层形成，其中，第一晶体管的源/漏电极和第二晶体管的源/漏电极由与第一导电层和第二导电层不同的第三导电层形成，其中，氧化物半导体图案的侧表面与第一栅极绝缘膜的侧表面对齐。

在一些实施例中，第一晶体管和第二晶体管中的一者是p型金属氧化物半导体(PMOS)晶体管，另一者是n型金属氧化物半导体(NMOS)晶体管。

在一些实施例中，显示装置还包括：盖膜，覆盖第一晶体管的栅电极；以及第二栅极绝缘膜，位于盖膜上，其中，盖膜位于氧化物半导体图案下方，并且第二栅极绝缘膜覆盖第一栅极绝缘膜。

在一些实施例中，第一栅极绝缘膜包括氧化硅，第二栅极绝缘膜包括氮化硅。

根据本发明的一些实施例，提供了一种制造显示装置的方法，所述显示装置包括具有沟道的第一晶体管、具有沟道的第二晶体管和电容器，其中，沟道由不同的半导体层形成，所述方法包括：在基底上形成第一半导体图案；形成覆盖第一半导体图案的第一栅极绝缘膜；在第一栅极绝缘膜上形成第一导电层；在第一栅极绝缘膜上形成用于第二半导体层的材料层；在用于第二半导体层的材料层上形成用于第二栅极绝缘膜的材料层；使用同一蚀刻掩模顺序地蚀刻用于第二栅极绝缘膜的材料层和用于第二半导体层的材料层，并且形成第二半导体图案和第二半导体图案上的第二栅极绝缘膜；形成覆盖第二栅极绝缘膜的第三栅极绝缘膜；以及在第三栅极绝缘膜上形成第二导电层，其中，第一半导体图案形成第一晶体管的半导体层，其中，第二半导体图案形成第二晶体管的半导体层，并且第二半导体图案的侧表面与第二栅极绝缘膜的侧表面对齐，其中，第一导电层包括第一晶体管的栅电极和电容器的第一电极，其中，第二导电层包括第二晶体管的栅电极和电容器的第二电极。

在一些实施例中，第二栅极绝缘膜包括氧化硅，第三栅极绝缘膜包括氮化硅。

在一些实施例中，第二栅极绝缘膜位于第二半导体图案与第二晶体管的栅电极之间，并且不位于电容器的第一电极与电容器的第二电极之间。

在一些实施例中，所述方法还包括形成覆盖第一导电层的盖膜的步骤，其中，盖膜置于第一栅极绝缘膜与第二半导体图案之间以及第一晶体管的栅电极与第三栅极绝缘膜之间。

因此，根据一些实施例，可以减少在显示装置的制造中使用的掩模的数量，从而降低工艺成本并提高工艺效率。

通过附图、权利要求和详细的描述，将更清楚地理解以上未描述的其他方面、特征和特性。

附图说明

通过参照附图详细地描述本公开的示例性实施例，本公开的以上和其他方面和特征将变得更明显，在附图中：

图1是根据示例实施例的显示装置的平面图；

图2是图1的显示装置在弯曲的状态下的侧视图；

图3是根据示例实施例的显示装置的一个像素的等效电路图；

图4是示出根据示例实施例的显示装置的一个像素的示例性剖面的剖视图；

图5是示出氧化物晶体管中的栅极绝缘膜的厚度与阈值电压之间的关系的曲线图；

图6是示出制造根据示例实施例的显示装置的方法的流程图；

图7至图18是示出制造根据实施例的显示装置的方法的工艺操作的剖视图；

图19是根据另一示例实施例的显示装置的剖视图；

图20是根据又一示例实施例的显示装置的剖视图；

图21是根据又一示例实施例的显示装置的剖视图；

图22是根据又一示例实施例的显示装置的剖视图；

图23是根据又一示例实施例的显示装置的剖视图；以及

图24是示出制造根据图23的实施例的显示装置的方法的流程图。

具体实施方式

现在将在下文中参照附图更充分地描述本发明，在附图中示出了发明的示例实施例。然而，本发明可以以不同的形式实施，并且不应该解释为限于这里所阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并且将向本领域技术人员充分地传达发明的范围。

还将理解的是，当层或基底被称为“在”另一层或基底“上”时，该层或基底可以直接在所述另一层或基底上，或者也可以存在中间层。贯穿说明书，相同的附图标记指示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。

尽管在这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应该受这些术语限制。这些术语可以用来将一个元件与另一元件区分开。因此，下面讨论的第一元件可以被称为第二元件而不脱离一个或更多个实施例的教导。将元件描述为“第一”元件可以不要求或暗示第二元件或其他元件的存在。在这里也可以使用术语“第一”、“第二”等来区分元件的不同类或组。为了简洁，术语“第一”、“第二”等可以分别表示“第一类(或第一组)”、“第二类(或第二组)”等。

为了易于描述，这里可以使用诸如“在······之下”、“在······下方”、“下”、“在······下”、“在······上方”、“上”等的空间相对术语来描述如图中示出的一个元件或特征与另一(另一些)元件或特征的关系。将理解的是，空间相对术语旨在包含装置在使用中或在操作中的除了图中所描绘的方位之外的不同方位。例如，如果图中的装置被翻转，则描述为“在”其他元件或特征“下方”或“之下”或“下”的元件随后将被定位“在”所述其他元件或特征“上方”。因此，示例术语“在······下方”和“在······下”可以包含上方和下方两种方位。装置可以被另外定位(例如，旋转90度或在其他方位处)，并且应该相应地解释这里使用的空间相对描述语。另外，还将理解的是，当层被称为“在”两个层“之间”时，该层可以是两个层之间的唯一层，或者也可以存在一个或更多个中间层。

这里使用的术语是出于描述特定实施例的目的，并且不旨在限制发明构思。如这里所使用的，除非上下文另外清楚地指出，否则单数形式“一”和“一个(种/者)”也旨在包括复数形式。还将理解的是，当在本说明书中使用术语“包括”、“包含”和/或其变型时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或附加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和所有组合。

为了本公开的目的，“X、Y和Z中的至少一个(种/者)”和“从由X、Y和Z组成的组中选择的至少一个(种/者)”可以解释为仅X、仅Y、仅Z、或者X、Y和Z中的两个或更多个的任何组合，诸如以XYZ、XYY、YZ和ZZ为例。

此外，当描述发明构思的实施例时，“可以”的使用指“发明构思的一个或更多个实施例”。此外，术语“示例性”旨在指示例或说明。

将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层、“结合到”另一元件或层、或者“与”另一元件或层“相邻”时，该元件或层可以直接在所述另一元件或层上、直接连接到所述另一元件或层、直接结合到所述另一元件或层、或者与所述另一元件或层直接相邻，或者可以存在一个或更多个中间元件或中间层。当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层、“直接结合到”另一元件或层、或者“紧邻”另一元件或层时，不存在中间元件或中间层。

如这里所使用的，术语“基本上”、“约”和相似的术语用作近似的术语而不用作程度的术语，并且旨在解释本领域普通技术人员将认识到的测量值或计算值的固有偏差。

如这里所使用的，术语“使用”及其变型可以被认为分别与术语“利用”及其变型同义。

本领域技术人员将理解的是，在基本上不脱离本发明的原理的情况下，可以对示例实施例进行许多变化和修改。因此，公开的发明的示例实施例以一般和描述性意义来使用，而不是出于限制的目的。

在下文中，将参照附图描述示例实施例。

图1是根据实施例的显示装置的平面图。图2是图1的显示装置的侧视图。图2示出了显示装置的在其厚度方向上弯曲的侧表面的形状。

显示装置1可以是用于显示移动图像或静止图像的装置，并且显示装置1可以用作便携式电子装置(诸如移动电话、智能电话、平板个人计算机(PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书阅读器、便携式多媒体播放器(PMP)、导航***和超移动PC(UMPC))的显示屏，并且可以用作各种产品(诸如电视、膝上型计算机、监视器、广告牌和物联网(IOT)装置)的显示屏。

根据实施例的显示装置1在平面图中可以具有大致矩形形状。显示装置1可以具有角部在平面图中是直角的矩形形状。然而，本公开的实施例不限于此，显示装置1可以具有角部在平面图中是圆形的角的矩形形状。虽然显示装置1在图1中被示出为基本上矩形，但是本公开的实施例不限于此，显示装置1可以具有本领域技术人员已知的任何合适的形状。

在附图中，第一方向DR1表示显示装置1在平面图中的横向方向，第二方向DR2表示显示装置1在平面图中的纵向方向。另外，第三方向DR3表示显示装置1的厚度方向。第一方向DR1和第二方向DR2彼此垂直地交叉，第三方向DR3是与其中放置有第一方向DR1和第二方向DR2的平面交叉的方向，并且与该平面交叉以与第一方向DR1和第二方向DR2两者垂直。即，第一方向D1至第三方向D3可以全部彼此正交。然而，将参照实施例描述的方向应当被理解为指相对的方向，并且实施例不限于所描述的方向。

除非另有定义，否则在本说明书中，相对于第三方向DR3表示的术语“上部”、“上表面”或“上侧”指显示表面相对于显示面板100的一侧，术语“下部”、“下表面”或“下侧”指显示表面相对于显示面板100的相对侧。

参照图1和图2，显示装置1可以包括显示面板100。显示面板100可以是包括诸如聚酰亚胺等的柔性聚合物材料的柔性基底。因此，显示面板100可以是柔性的、可弯曲的、可折叠的和/或可卷曲的。

显示面板100可以是有机发光显示面板。在下面的实施例中，示出了其中有机发光显示面板应用为显示面板100的示例；然而，本公开的实施例不限于此，其他类型的显示面板(诸如液晶显示(LCD)面板、量子点有机发光二极管(QD-OLED)显示面板、量子点LCD(QD-LCD)面板、量子纳米发光显示面板(例如，纳米发光显示(NED)面板)、微LED显示面板等)可以应用为显示面板100。

显示面板100可以包括其中显示屏幕的显示区域DA和其中不显示屏幕的非显示区域NDA。例如，显示区域DA可以是能够显示图像的唯一区域，非显示区域NDA可能不能够显示任何图像。显示面板100在平面图中可以划分为显示区域DA和非显示区域NDA。非显示区域NDA可以设置为围绕显示区域DA(或设置在显示区域DA周围)。非显示区域NDA可以形成显示面板100的边框。

显示区域DA可以具有在平面图中角部是直角的矩形形状，或者可以是在平面图中角部是圆形的角的基本上矩形形状。显示区域DA可以具有短边和长边。显示区域DA的短边可以是在第一方向DR1上延伸的边。显示区域DA的长边可以是在第二方向DR2上延伸的边。然而，显示区域DA的平面形状不限于矩形形状，并且可以是圆形或椭圆形形状或各种其他形状。

显示区域DA可以包括多个像素。像素可以以矩阵形式布置。像素中的每个可以包括发光层和控制发光层的发光量(例如，强度)的电路层。电路层可以包括线、电极和至少一个晶体管。发光层可以包括有机发光材料。发光层可以被封装膜密封(例如，与外部隔绝)。下面将描述像素的示例构造。

非显示区域NDA可以设置为与显示区域DA的两条短边和两条长边相邻。在这种情况下，非显示区域NDA可以围绕显示区域DA的所有边(或在显示区域DA的所有边周围)，并且可以形成显示区域DA的边缘。然而，本公开的实施例不限于此，非显示区域NDA可以设置为仅与显示区域DA的两条短边或两条长边相邻。

显示面板100可以包括主区域MA和在第二方向DR2上连接到主区域MA的一边的弯曲区域BA。显示面板100还可以包括子区域SA，子区域SA的一边在第二方向DR2上连接到弯曲区域BA，子区域SA在其厚度方向(例如，第三方向DR3)上弯曲以在厚度方向上与主区域MA叠置。

显示区域DA可以位于主区域MA中。非显示区域NDA可以位于主区域MA的显示区域DA的***边缘部分处。

主区域MA在平面图中可以具有与显示装置1的外部的形状相似的形状。主区域MA可以是位于一个表面上的平坦区域。然而，本公开的实施例不限于此，除了主区域MA的连接到弯曲区域BA的边缘(例如，边)之外的剩余边缘中的至少一个可以弯曲以形成弯曲的表面或者可以在竖直方向上弯曲。

当除了主区域MA的连接到弯曲区域BA的边缘(例如，边)之外的剩余边缘中的至少一个弯曲或折弯时，显示区域DA也可以设置在对应的边缘处。然而，本公开的实施例不限于此，其中不显示屏幕的非显示区域NDA可以设置在弯曲的或折弯的边缘处，或者显示区域DA和非显示区域NDA可以一起设置在弯曲的或折弯的边缘处。

主区域MA的非显示区域NDA可以放置在从显示区域DA的外边界延伸到显示面板100的边缘的区域中。驱动电路或用于将信号施加到显示区域DA的信号线可以设置在主区域MA的非显示区域NDA中。

弯曲区域BA可以连接到主区域MA的一条短边。弯曲区域BA的宽度(例如，在第一方向DR1上的宽度)可以比主区域MA的宽度(短边的宽度)小。为了减小边框的宽度，主区域MA与弯曲区域BA之间的连接部可以具有L形切割形状。

在弯曲区域BA中，显示面板100可以在与其显示表面的方向相反的方向上以一定曲率弯曲。当显示面板100在弯曲区域BA中弯曲时，显示面板100的表面可以翻转。即，显示面板100的面向上的一个表面可以通过弯曲区域BA面向显示面板100的侧表面的外侧，然后可以改变(例如，弯曲)为面向下。

子区域SA从弯曲区域BA延伸。子区域SA可以在平行于主区域MA的方向上从弯曲端点延伸。子区域SA可以在显示面板100的厚度方向上与主区域MA叠置。子区域SA可以在主区域MA的边缘处与非显示区域NDA叠置，并且还可以与主区域MA的显示区域DA叠置。子区域SA的宽度可以与弯曲区域BA的宽度相同；然而，本公开的实施例不限于此，子区域SA的宽度可以与弯曲区域BA的宽度不同。

垫(pad，或称为“焊盘”)部可以设置在显示面板100的子区域SA中。外部装置可以安装在垫部上(或附着到垫部)。外部装置的示例可以包括驱动芯片200、形成为柔性印刷板或刚性印刷板的驱动基底300等。另外，线连接膜、连接器等可以作为外部装置安装在垫部上。一个或更多个外部装置可以安装在子区域SA中。例如，如图1和图2中所示，驱动芯片200可以设置在显示面板100的子区域SA中，驱动基底300可以附着到子区域SA的端部。在这种情况下，显示面板100可以包括连接到驱动芯片200的垫部和连接到驱动基底300的垫部两者。作为另一示例，驱动芯片200可以安装在膜上，膜可以附着到显示面板100的子区域SA。

驱动芯片200可以安装在显示面板100的与显示面板100的显示表面共平面的一个表面上。如上所述，由于弯曲区域BA弯曲并翻转，所以驱动芯片200可以安装在显示面板100的在厚度方向上面向下的表面上，因此驱动芯片200的上表面可以面向下。

驱动芯片200可以使用各向异性导电膜附着到显示面板100，或者可以通过超声键合附着到显示面板100。然而，本公开的实施例不限于此，驱动芯片200可以通过任何合适的结合形式附着到显示面板100。驱动芯片200的横向宽度可以比显示面板100的横向宽度小。驱动芯片200可以在横向方向(第一方向DR1)上设置在子区域SA的中心部中，驱动芯片200的左边缘和右边缘可以分别与子区域SA的左边缘和右边缘间隔开。

驱动芯片200可以包括驱动显示面板100的集成电路。在实施例中，集成电路可以是产生并提供数据信号的数据驱动集成电路；然而，本公开的实施例不限于此。驱动芯片200连接到设置在显示面板100的垫部上的线垫，以将数据信号提供到线垫。连接到线垫的线延伸到像素，以将数据信号施加到各个像素。

图3是根据实施例的显示装置的一个像素的等效电路图。

参照图3，有机发光显示装置的一个像素的电路包括有机发光二极管OLED、多个晶体管T1至T7和电容器Cst。数据信号DATA、第一扫描信号Gw-p、第二扫描信号Gw-n、第三扫描信号GI、发光控制信号EM、第一电源电压ELVDD、第二电源电压ELVSS和初始化电压VINT施加到像素的电路。

有机发光二极管OLED包括阳极电极和阴极电极。电容器Cst包括第一电极和第二电极。

多个晶体管可以包括第一晶体管T1至第七晶体管T7。晶体管T1至T7中的每个包括栅电极、第一源/漏电极和第二源/漏电极。晶体管T1至T7中的每个的第一源/漏电极和第二源/漏电极中的任一个可以是源电极，另一个可以是漏电极。

晶体管T1至T7中的每个可以是薄膜晶体管。晶体管T1至T7中的每个可以是p型金属氧化物半导体(PMOS)晶体管和n型金属氧化物半导体(NMOS)晶体管中的任一者。在实施例中，用作驱动晶体管的第一晶体管T1、用作数据传输晶体管的第二晶体管T2、用作第一发光控制晶体管的第五晶体管T5和用作第二发光控制晶体管的第六晶体管T6是PMOS晶体管。另一方面，用作补偿晶体管的第三晶体管T3、用作第一初始化晶体管的第四晶体管T4和用作第二初始化晶体管的第七晶体管T7可以是NMOS晶体管。PMOS晶体管和NMOS晶体管可以具有不同的特性。第三晶体管T3、第四晶体管T4和第七晶体管T7可以形成为具有相对高的截止特性的NMOS晶体管，因此可以减少在有机发光二极管OLED的发射时段期间驱动电流Id的泄漏。

在下文中，将更详细地描述每个组件。

第一晶体管T1的栅电极连接到电容器Cst的第一电极。第一晶体管T1的第一源/漏电极经由第五晶体管T5连接到第一电源电压ELVDD的端子(即，构造为接收第一电源电压ELVDD的端子)。第一晶体管T1的第二源/漏电极经由第六晶体管T6连接到有机发光二极管OLED的阳极电极。第一晶体管T1根据第二晶体管T2的开关操作接收数据信号DATA，并且将驱动电流Id供应到有机发光二极管OLED。

第二晶体管T2的栅电极连接到第一扫描信号Gw-p的端子(即，构造为接收第一扫描信号Gw-p的端子)。第二晶体管T2的第一源/漏电极连接到数据信号DATA的端子(即，构造为接收数据信号DATA的端子)。第二晶体管T2的第二源/漏电极经由第五晶体管T5连接到第一电源电压ELVDD的端子并且连接到第一晶体管T1的第一源/漏电极。第二晶体管T2根据第一扫描信号Gw-p导通，以执行将数据信号DATA传输到第一晶体管T1的第一源/漏电极的开关操作。

第三晶体管T3的栅电极连接到第二扫描信号Gw-n的端子(即，构造为接收第二扫描信号Gw-n的端子)。第三晶体管T3的第一源/漏电极经由第六晶体管T6连接到有机发光二极管OLED的阳极电极，并且连接到第一晶体管T1的第二源/漏电极。第三晶体管T3的第二源/漏电极连接到电容器Cst的第一电极、第四晶体管T4的第一源/漏电极和第一晶体管T1的栅电极。第三晶体管T3根据第二扫描信号Gw-n导通，以将第一晶体管T1的栅电极连接到第一晶体管T1的第二源/漏电极并二极管连接第一晶体管T1。因此，由第一晶体管T1的阈值电压在第一晶体管T1的第一源/漏电极与栅电极之间产生电压差。因此，对阈值电压进行补偿的数据信号DATA可以供应到第一晶体管T1的栅电极，使得第一晶体管T1的阈值电压的偏差/变化可以被补偿。

第四晶体管T4的栅电极连接到第三扫描信号GI的端子(即，构造为接收第三扫描信号GI的端子)。第四晶体管T4的第二源/漏电极连接到初始化电压VINT的端子(即，构造为接收初始化电压VINT的端子)。第四晶体管T4的第一源/漏电极连接到电容器Cst的第一电极、第三晶体管T3的第二源/漏电极和第一晶体管T1的栅电极。第四晶体管T4根据第三扫描信号GI导通，以执行使初始化电压VINT传输到第一晶体管T1的栅电极的操作，使得第一晶体管T1的栅电极的电压被初始化。

第五晶体管T5的栅电极连接到发光控制信号EM的端子(即，构造为接收发光控制信号EM的端子)。第五晶体管T5的第一源/漏电极连接到第一电源电压ELVDD的端子。第五晶体管T5的第二源/漏电极连接到第一晶体管T1的第一源/漏电极和第二晶体管T2的第二源/漏电极。

第六晶体管T6的栅电极连接到发光控制信号EM的端子。第六晶体管T6的第一源/漏电极连接到第一晶体管T1的第二源/漏电极和第三晶体管T3的第一源/漏电极。第六晶体管T6的第二源/漏电极连接到有机发光二极管OLED的阳极电极。

第五晶体管T5和第六晶体管T6根据发光控制信号EM并发地(例如，同时地)导通，使得驱动电流Id流入有机发光二极管OLED中。

第七晶体管T7的栅电极连接到发光控制信号EM的端子。第七晶体管T7的第一源/漏电极连接到有机发光二极管OLED的阳极电极。第七晶体管T7的第二源/漏电极连接到初始化电压VINT的端子。第七晶体管T7根据发光控制信号EM导通，以使有机发光二极管OLED的阳极电极初始化。

第七晶体管T7与第五晶体管T5和第六晶体管T6接收同一发光控制信号EM。然而，因为第七晶体管T7是NMOS晶体管而第五晶体管T5和第六晶体管T6是PMOS晶体管，所以第七晶体管T7可以与第五晶体管T5和第六晶体管T6以不同的时序(例如，在不同的时间)导通。即，当发光控制信号EM是高电平时，第七晶体管T7导通，第五晶体管T5和第六晶体管T6截止。当发光控制信号EM是低电平时，第七晶体管T7截止，第五晶体管T5和第六晶体管T6导通。因此，可以在第五晶体管T5和第六晶体管T6导通的发射时间点不执行由第七晶体管T7进行的初始化操作，可以在第五晶体管T5和第六晶体管T6截止的非发射时间点执行由第七晶体管T7进行的初始化。

在本实施例中，示出了其中第七晶体管T7的栅电极接收发光控制信号EM的示例。然而，作为另一示例，像素的电路可以构造为使得第七晶体管T7的栅电极接收第三扫描信号GI。

电容器Cst的第二电极连接到第一电源电压ELVDD的端子。电容器Cst的第一电极连接到第一晶体管T1的栅电极、第三晶体管T3的第二源/漏电极和第四晶体管T4的第一源/漏电极。有机发光二极管OLED的阴极电极连接到第二电源电压ELVSS的端子(即，构造为接收第二电源电压ELVSS的端子)。有机发光二极管OLED从第一晶体管T1接收驱动电流Id并且发光以显示图像。

在下文中，将参照图4详细地描述显示面板100的剖面结构。图4示出了显示面板100的显示区域DA的一个像素的剖面结构的示例。

图4是示出显示区域的一个像素的示例性剖面的剖视图。

将参照图4描述显示面板100的显示区域DA。

显示区域DA可以包括硅晶体管区域AR1和氧化物晶体管区域AR2，在硅晶体管区域AR1中设置有包括用作沟道的多晶硅的非氧化物无机半导体晶体管(在下文中，称为“硅晶体管”)，在氧化物晶体管区域AR2中设置有包括用作沟道的氧化物半导体的氧化物半导体晶体管(在下文中，称为“氧化物晶体管”)。设置在硅晶体管区域AR1中的硅晶体管可以是PMOS晶体管，在图4中，用作驱动晶体管的第一晶体管T1被示出为硅晶体管的示例。设置在氧化物晶体管区域AR2中的氧化物晶体管可以是NMOS晶体管，在图4中，用作补偿晶体管的第三晶体管T3被示出为氧化物晶体管的示例。作为设置在硅晶体管区域AR1中的其他硅晶体管的第二晶体管T2、第五晶体管T5和第六晶体管T6可以与第一晶体管T1具有基本上相同的堆叠结构，作为设置在氧化物晶体管区域AR2中的其他氧化物晶体管的第四晶体管T4和第七晶体管T7可以与第三晶体管T3具有基本上相同的堆叠结构。下面将提供硅晶体管和氧化物晶体管的详细的描述。

在显示面板100的显示区域DA中，基体基底101、阻挡层102、缓冲层103、包括硅半导体层105的硅半导体图案PS、第一栅极绝缘膜GI1、第一导电层110、盖膜ILD1、包括氧化物半导体层135的氧化物半导体图案PO、第二栅极绝缘膜GI2、第三栅极绝缘膜GI3、第二导电层140、层间绝缘膜ILD2、第三导电层150、第一过孔层VIA1、第四导电层160、第二过孔层VIA2、像素电极ANO(阳极电极ANO)和像素限定膜PDL可以被顺序地设置。上述层中的每个层可以形成为单个膜，或者可以形成为包括多个膜的堆叠膜。另一层可以进一步设置在以上提及的层之间。

基体基底101支撑设置在其上的各个层。基体基底101可以包括例如绝缘材料，诸如聚合物材料等。聚合物材料的示例可以包括聚醚砜(PES)、聚丙烯酸酯(PA)、聚芳酯(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚烯丙基化物、聚酰亚胺(PI)、聚碳酸酯(PC)、三乙酸纤维素(CAT)、乙酸丙酸纤维素(CAP)或它们的组合。基体基底101可以包括金属材料。

基体基底101可以是可弯曲、可折叠和/或可卷曲的柔性基底。形成柔性基底的材料的示例可以包括PI；然而，本公开的实施例不限于此，并且可以使用任何合适的材料来形成柔性基底。

当显示装置1是背侧或双侧发射型时，可以使用透明基底。当显示装置1是顶发射型时，不仅可以使用透明基底，而且可以使用半透明或不透明基底。

阻挡层102可以设置在基体基底101上。阻挡层102可以防止或基本上减少杂质离子的扩散，防止或基本上减少湿气或外部空气的渗透，并且执行表面平坦化功能。阻挡层102可以包括氮化硅、氧化硅、氮氧化硅等。可以根据基体基底101的类型、工艺条件等省略阻挡层102。

缓冲层103可以设置在阻挡层102上。缓冲层103可以包括氮化硅、氧化硅和氮氧化硅等中的至少一种。可以根据基体基底101的类型、工艺条件等省略缓冲层103。

硅半导体图案PS可以设置在缓冲层103上。硅半导体图案PS可以包括多晶硅、单晶硅、非晶硅等。

硅半导体图案PS可以包括硅半导体层105。硅半导体层105可以包括多晶硅。在这种情况下，多晶硅可以通过使用结晶方法(诸如快速热退火(RTA)方法、固相结晶(SPC)方法、准分子激光退火(ELA)方法、金属诱导结晶(MIC)方法、金属诱导横向结晶(MILC)方法、顺序横向固化(SLS)方法等)使非晶硅结晶来形成。

硅半导体层105可以包括沟道区105c以及第一源/漏区105a和第二源/漏区105b，沟道区105c设置为在其厚度方向上与其上方的第一栅电极111叠置，第一源/漏区105a和第二源/漏区105b分别位于沟道区105c的一侧和另一侧上(例如，位于沟道区105c的相对侧处)。硅半导体层105的第一源/漏区105a和第二源/漏区105b可以包括大部分载流子离子，因此与沟道区105c相比可以具有较高的导电性和较低的电阻。

硅半导体层105可以是上述的第一晶体管T1、第二晶体管T2、第五晶体管T5和第六晶体管T6中的每个的半导体层，并且可以形成对应的晶体管的沟道。

第一栅极绝缘膜GI1可以设置在硅半导体图案PS上。第一栅极绝缘膜GI1可以包括硅化物、金属氧化物等。例如，第一栅极绝缘膜GI1可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆、氧化钛等。以上材料可以单独使用或以其组合使用。

第一栅极绝缘膜GI1可以覆盖硅半导体层105的除了其中形成有接触孔CNT1和CNT2的部分之外的上表面并且也覆盖硅半导体层105的侧表面。即，第一栅极绝缘膜GI1可以大致设置在基体基底101的整个表面之上(例如，可以基本上覆盖基体基底101的整个表面)。

第一导电层110设置在第一栅极绝缘膜GI1上。第一导电层110可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的一种或更多种金属。

第一导电层110可以包括设置在硅晶体管区域AR1中的第一栅电极111。

第一栅电极111可以是硅晶体管的栅电极。第一栅电极111可以连接到电容器Cst的第一电极。电容器Cst的第一电极可以使用第一栅电极111本身形成，或者可以使用从第一栅电极111延伸的一部分形成。例如，一体的第一导电层的图案的一部分可以与硅半导体层105叠置以在对应的部分处用作第一栅电极111，而所述图案的另一部分可以不与硅半导体层105叠置以用作电容器Cst的第一电极，电容器Cst的第一电极与其上方的电容器Cst的第二电极141叠置。

盖膜ILD1设置在第一导电层110上。盖膜ILD1可以包括氧化硅。因为盖膜ILD1由氧化硅制成，所以可以防止或基本上防止堆叠在盖膜ILD1上的氧化物半导体图案PO被氢(H₂)过度掺杂，可以防止或基本上防止氧化物晶体管的阈值电压负偏移，因此可以改善显示装置1的显示质量。

然而，形成盖膜ILD1的材料不限于氧化硅，并且可以包括与氧化硅不同的硅化物、金属氧化物等。例如，盖膜ILD1可以包括氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆、氧化钛等。以上材料可以单独使用或以其组合使用。

盖膜ILD1可以设置在包括第一栅电极111的第一导电层110设置在其上的第一栅极绝缘膜GI1上，因此可以用于防止或基本上防止第一导电层110被后续的工艺(例如，硅半导体层105的高温活化)氧化。

氧化物半导体图案PO设置在盖膜ILD1上。氧化物半导体图案PO可以包括氧化物半导体层135。氧化物半导体层135可以设置在氧化物晶体管区域AR2中。氧化物半导体层135可以包括氧化物半导体。氧化物半导体可以包括从锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、镉(Cd)、锗(Ge)和铪(Hf)中选择的一种或更多种元素的氧化物。氧化物半导体可以包括氧化铟镓锌(IGZO)、氧化锌锡(ZTO)和氧化铟锡(ITO)等中的至少一种。

氧化物半导体层135可以包括沟道区135c以及氧化物半导体层135的第一源/漏区135a和第二源/漏区135b，沟道区135c设置成在其厚度方向上与其上方的第二栅电极142叠置，氧化物半导体层135的第一源/漏区135a和第二源/漏区135b分别位于沟道区135c的一侧和另一侧上。氧化物半导体层135的第一源/漏区135a和第二源/漏区135b可以是导电区，并且与沟道区135c相比可以具有较高的导电性和较低的电阻。

氧化物半导体层135可以是以上描述的第三晶体管T3、第四晶体管T4和第七晶体管T7中的每者的半导体层，并且可以形成对应的晶体管的沟道。

第二栅极绝缘膜GI2设置在氧化物半导体图案PO上。与第一栅极绝缘膜GI1不同，第二栅极绝缘膜GI2可以仅布置在部分区域中。例如，第二栅极绝缘膜GI2可以覆盖氧化物半导体图案PO的除了其中形成有使氧化物半导体图案PO的上表面的部分暴露的接触孔CNT3和CNT4的部分之外的上表面。即，第二栅极绝缘膜GI2可以具有与其下方的氧化物半导体图案PO的图案形状基本上相同的图案形状。例如，第二栅极绝缘膜GI2的侧表面的至少一部分可以与氧化物半导体图案PO的侧表面对齐。此外，第二栅极绝缘膜GI2的除了第三接触孔CNT3和第四接触孔CNT4之外的所有剩余部分可以与氧化物半导体图案PO叠置，氧化物半导体图案PO的至少一部分可以与第二栅极绝缘膜GI2叠置。

第二栅极绝缘膜GI2可以包括氧化硅。因为第二栅极绝缘膜GI2由氧化硅制成，所以可以防止或基本上防止设置在第二栅极绝缘膜GI2下方的氧化物半导体图案PO被氢(H₂)过度掺杂，可以防止或基本上防止氧化物晶体管的阈值电压负偏移，因此可以改善显示装置1的显示质量。

然而，形成第二栅极绝缘膜GI2的材料不限于氧化硅，并且可以包括与氧化硅不同的硅化物、金属氧化物等。例如，第二栅极绝缘膜GI2可以包括氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆、氧化钛等。以上材料可以单独使用或以其组合使用。

另外，形成第二栅极绝缘膜GI2的材料可以与形成盖膜ILD1的材料相同或基本上相似，第二栅极绝缘膜GI2的厚度可以比第一栅极绝缘膜GI1的厚度或第三栅极绝缘膜GI3或盖膜ILD1的厚度大；然而，本公开的实施例不限于此。

通过在氧化物半导体层135与第二栅电极142之间堆叠第二栅极绝缘膜GI2，可以增大氧化物半导体层135与第二栅电极142之间的间距(例如，间隔/距离)。将参照图5描述其效果。

图5是示出氧化物晶体管中的栅极绝缘膜的厚度与阈值电压之间的关系的曲线图。

在图5的曲线图中，示出了随着氧化物晶体管的栅极绝缘膜的厚度增大，阈值电压的负偏移可以减小，并且阈值电压的偏差/变化也可以减小。具体地，在以上曲线图中，示出了当氧化物晶体管的栅极绝缘膜的厚度大于或等于设定或预定厚度(例如，

)时，可以防止或基本上防止阈值电压负偏移(例如，在负方向上偏移)，并且也可以防止或基本上防止阈值电压的偏差/变化增大。

氧化物半导体层135与第二栅电极142之间的间距(例如，间隔/距离)可以比第一栅电极111与电容器的第二电极141之间的间距(例如，间隔/距离)大。例如，因为第二栅极绝缘膜GI2设置在氧化物半导体层135与第二栅电极142之间，所以设置在氧化物半导体层135与第二栅电极142之间的绝缘膜(例如，第二栅极绝缘膜GI2和第三栅极绝缘膜GI3)的厚度可以比设置在第一栅电极111与电容器的第二电极141之间的绝缘膜(例如，盖膜ILD1和第三栅极绝缘膜GI3)的厚度大。

与第一栅极绝缘膜GI1或第二栅极绝缘膜GI2相比，下面将描述的第三栅极绝缘膜GI3可以具有相对较小的厚度，第三栅极绝缘膜GI3可以用作电容器Cst的电介质，使得电容器Cst的电容可以增大。在这种情况下，第三栅极绝缘膜GI3也可以设置在氧化物半导体层135与第二栅电极142之间，第二栅极绝缘膜GI2可以在氧化物晶体管区域AR2中与第三栅极绝缘膜GI3一起用作氧化物晶体管的栅极绝缘膜。尽管具有相对小厚度的第三栅极绝缘膜GI3在氧化物晶体管区域AR2中设置在氧化物半导体层135与第二栅电极142之间，但是由于第二栅极绝缘膜GI2还设置在氧化物半导体层135与第二栅电极142之间，因此氧化物半导体层135与第二栅电极142之间的间距可以增大。即，设置在氧化物半导体层135与第二栅电极142之间的绝缘膜的厚度可以增大。设置在氧化物半导体层135与第二栅电极142之间的绝缘膜的厚度可以是1,400或更大；然而，本公开的实施例不限于此。

随着氧化物晶体管的栅极绝缘膜的厚度增大，可以基本上减小、抑制或防止氧化物晶体管的阈值电压的负偏移，并且可以减小每个像素的氧化物晶体管的阈值电压的偏差/变化。因此，可以防止显示装置1的显示质量劣化或者可以基本上减小显示质量的劣化。

再次参照图4，第三栅极绝缘膜GI3设置在第二栅极绝缘膜GI2和氧化物半导体图案PO设置在其上的盖膜ILD1上。第三栅极绝缘膜GI3可以包括氮化硅。由氮化硅制成的第三栅极绝缘膜GI3可以与由氧化硅制成的盖膜ILD1一起变成电容器Cst的电介质。在这种情况下，因为氮化硅的介电常数比氧化硅的介电常数大，所以电容器Cst的电容可以由于由氮化硅制成的第三栅极绝缘膜GI3而增大。

然而，形成第三栅极绝缘膜GI3的材料不限于氮化硅，并且可以包括与氮化硅不同的硅化物、金属氧化物等。例如，第三栅极绝缘膜GI3可以包括氧化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆、氧化钛等。以上材料可以单独使用或以其组合使用。

此外，形成第三栅极绝缘膜GI3的材料可以与形成盖膜ILD1和第二栅极绝缘膜GI2的材料不同；然而，本公开的实施例不限于此。

第三栅极绝缘膜GI3可以覆盖第二栅极绝缘膜GI2的除了其中形成有接触孔CNT3和CNT4的部分之外的上表面，并且也可以覆盖第二栅极绝缘膜GI2和氧化物半导体层135的侧表面。第三栅极绝缘膜GI3可以大致设置在基体基底101的整个表面之上(例如，可以基本上覆盖基体基底101的整个表面)。此外，第三栅极绝缘膜GI3的厚度可以与盖膜ILD1的厚度相同或基本上相似；然而，本公开的实施例不限于此。

第三栅极绝缘膜GI3可以根据其位置执行不同的功能。例如，位于氧化物晶体管区域AR2中的第三栅极绝缘膜GI3可以设置在氧化物半导体层135与第二栅电极142之间，以用作氧化物晶体管的栅极绝缘膜。位于与电容器Cst的第二电极141和电容器Cst的第一电极(第一电极连接到第一栅电极111)叠置的区域中的第三栅极绝缘膜GI3可以同在电容器Cst的第二电极141与电容器Cst的第一电极(第一电极连接到第一栅电极111)之间的另一绝缘层(例如，盖膜ILD1)一起用作电容器Cst的电介质。即，电容器Cst的第二电极141可以与电容器Cst的第一电极(第一电极连接到第一栅电极111)在叠置区域中相对且第三栅极绝缘膜GI3置于电容器Cst的第二电极141与电容器Cst的第一电极之间，从而形成电容器Cst。

如上所述，第三栅极绝缘膜GI3可以在与设置在氧化物晶体管区域AR2中的晶体管的氧化物半导体层135和第二栅电极142叠置的区域中用作栅极绝缘膜，并且可以在与电容器Cst的第二电极141和电容器Cst的第一电极叠置的区域中用作电容器Cst的电介质。如上所述，在不同区域中，使用一个绝缘膜(例如，第三栅极绝缘膜GI3)作为晶体管的栅极绝缘膜或者包括在硅晶体管区域AR1中的电容器Cst的电介质，因此与其中各个绝缘膜单独形成的情况相比，可以简化绝缘膜的制造工艺。此外，因为包括在显示装置1中的绝缘膜的数量减少，所以显示装置1的厚度可以减小。

另外，如上所述，设置在第一栅电极111与电容器Cst的第二电极141之间的盖膜ILD1和第三栅极绝缘膜GI3中的每者可以具有比第二栅极绝缘膜GI2或第一栅极绝缘膜GI1的厚度小的厚度。因此，第一栅电极111与电容器Cst的第二电极141之间的间距可以减小，并且形成在第一栅电极111本身和/或从第一栅电极111延伸的一部分与电容器Cst的第二电极141之间的电容器Cst的电容可以增大。

第二导电层140设置在第三栅极绝缘膜GI3上。第二导电层140可以包括设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142。第二导电层140可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的一种或更多种金属。

设置在氧化物晶体管区域AR2中的晶体管的氧化物半导体层135可以设置在设置于硅晶体管区域AR1中的晶体管的第一栅电极111上方。换句话说，盖膜ILD1可以堆叠在第一栅电极111上，而氧化物半导体层135可以设置在盖膜ILD1上。

设置在氧化物晶体管区域AR2中的晶体管的氧化物半导体层135可以位于设置在硅晶体管区域AR1中的电容器Cst的第二电极141下方。换句话说，第二栅极绝缘膜GI2和第三栅极绝缘膜GI3可以设置在设置于氧化物晶体管区域AR2中的晶体管的氧化物半导体层135上，而包括电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142的第二导电层140可以设置在第三栅极绝缘膜GI3上。

设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142(第二电极141和第二栅电极142形成第二导电层140)可以包括相同的材料。此外，电容器Cst的第二电极141和第二栅电极142可以形成在同一层处。

例如，设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142都可以设置在同一绝缘膜(例如，第三栅极绝缘膜GI3)上。

此外，设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142可以使用一个掩模并发地(例如，同时地)形成。如上所述，因为设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142与设置在硅晶体管区域AR1中的电容器Cst的第二电极141使用同一掩模并发地(例如，同时地)形成，而不是通过使用单独的导电层的单独的掩模工艺形成，所以可以减少掩模工艺的数量。

层间绝缘膜ILD2设置在第二导电层140设置在其上的第三栅极绝缘膜GI3上。层间绝缘膜ILD2可以包括硅化物、金属氧化物等。例如，层间绝缘膜ILD2可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆、氧化钛等。以上材料可以单独使用或以其组合使用。

层间绝缘膜ILD2的厚度可以比以上描述的第一栅极绝缘膜GI1、第三栅极绝缘膜GI3和盖膜ILD1中的每者的厚度大。此外，层间绝缘膜ILD2可以与盖膜ILD1由相同的材料形成；然而，本公开的实施例不限于此。

第三导电层150设置在层间绝缘膜ILD2上。第三导电层150可以包括从铝(Al)、钼(Mo)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的一种或更多种金属。

第三导电层150可以包括设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151和第二源/漏电极152以及设置在氧化物晶体管区域AR2中的晶体管的第一源/漏电极153和第二源/漏电极154。

在设置在硅晶体管区域AR1中的晶体管中，第一源/漏电极151可以通过第一接触孔CNT1连接到硅半导体层105的第一源/漏区105a，第一接触孔CNT1穿过层间绝缘膜ILD2、第三栅极绝缘膜GI3、盖膜ILD1和第一栅极绝缘膜GI1并且使硅半导体层105的第一源/漏区105a暴露。第二源/漏电极152可以通过第二接触孔CNT2连接到硅半导体层105的第二源/漏区105b，第二接触孔CNT2穿过层间绝缘膜ILD2、第三栅极绝缘膜GI3、盖膜ILD1和第一栅极绝缘膜GI1并且使硅半导体层105的第二源/漏区105b暴露。

在设置在氧化物晶体管区域AR2中的晶体管中，第一源/漏电极153可以通过第三接触孔CNT3连接到氧化物半导体层135的第一源/漏区135a，第三接触孔CNT3穿过层间绝缘膜ILD2、第三栅极绝缘膜GI3和第二栅极绝缘膜GI2并且使氧化物半导体层135的第一源/漏区135a暴露。第二源/漏电极154可以通过第四接触孔CNT4连接到氧化物半导体层135的第二源/漏区135b，第四接触孔CNT4穿过层间绝缘膜ILD2、第三栅极绝缘膜GI3和第二栅极绝缘膜GI2并且使氧化物半导体层135的第二源/漏区135b暴露。

第一过孔层VIA1设置在第三导电层150上。第一过孔层VIA1可以包括无机绝缘材料和/或有机绝缘材料，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂、BCB等。

第四导电层160设置在第一过孔层VIA1上。第四导电层160可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的一种或更多种金属。

第四导电层160可以包括连接电极161和上光阻挡图案163。使设置在硅晶体管区域AR1中的晶体管的第二源/漏电极152暴露的第五接触孔CNT5可以设置在第一过孔层VIA1中，连接电极161可以通过第五接触孔CNT5连接到第二源/漏电极152。

上光阻挡图案163可以用于防止或基本上防止从显示面板100的上方向入射的光进入设置在上光阻挡图案163下方的氧化物半导体层135。换句话说，上光阻挡图案163可以用于为氧化物半导体层135屏蔽入射光。上光阻挡图案163可以设置为至少与氧化物半导体层135的沟道区135c叠置。

第二过孔层VIA2设置在连接电极161上。第二过孔层VIA2可以包括无机绝缘材料和/或有机绝缘材料，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂、BCB等。

像素电极ANO设置在第二过孔层VIA2上。像素电极ANO可以是阳极电极。像素电极ANO可以针对每个像素单独地设置。例如，每个像素的像素电极ANO与相邻像素的像素电极ANO分开(例如，与相邻像素的像素电极ANO电隔离)。像素电极ANO可以通过第六接触孔CNT6电连接到连接电极161，第六接触孔CNT6穿过第二过孔层VIA2并且使连接电极161的部分暴露。

像素电极ANO不限于此，并且可以具有其中堆叠有诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)或氧化铟(In₂O₃)的具有高逸出功的材料层和诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、铅(Pb)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)或它们的混合物的反射材料层的堆叠膜结构。具有高逸出功的层可以设置在反射材料层上方并且设置成靠近发光层EL。像素电极ANO可具有ITO/Mg、ITO/MgF、ITO/Ag和ITO/Ag/ITO的多层结构；然而，本公开的实施例不限于此。

像素限定膜PDL可以设置在像素电极ANO上。像素限定膜PDL可以包括使像素电极ANO部分地暴露的开口。像素限定膜PDL可以包括有机绝缘材料或无机绝缘材料。例如，像素限定膜PDL可以包括聚酰亚胺树脂、丙烯酸树脂、硅树脂化合物和聚丙烯酸树脂等中的至少一种。

发光层EL设置在被像素限定膜PDL暴露的像素电极ANO上。发光层EL可以包括有机材料层。发光层的有机材料层可以包括有机发光层，并且还可以包括空穴注入/传输层和/或电子注入/传输层。

阴极电极CAT可以设置在发光层EL上。阴极电极CAT可以是遍及全部像素设置而不区分像素PX的共电极。换句话说，阴极电极CAT可以为所有像素所共用，并且覆盖所有像素。像素电极ANO、发光层EL和阴极电极CAT中的每者可以形成有机发光元件。

阴极电极CAT可以包括具有低逸出功的材料层，诸如Li、Ca、LiF/Ca、LiF/Al、Al、Mg、Ag、Pt、Pd、Ni、Au、Nd、Ir、Cr、BaF、Ba、它们的复合物或它们的混合物(例如，Ag和Mg的混合物等)。阴极电极CAT还可以包括设置在具有低逸出功的材料层上的透明金属氧化物层。

像素电极ANO、发光层EL和阴极电极CAT可以构成有机发光元件。

包括第一无机膜171、第一有机膜172和第二无机膜173的薄膜封装层170设置在阴极电极CAT上方。第一无机膜171和第二无机膜173可以在薄膜封装层170的端部处彼此接触。第一有机膜172可以被第一无机膜171和第二无机膜173密封(例如，与外部隔绝)。

第一无机膜171和第二无机膜173中的每者可以包括氮化硅、氧化硅、氮氧化硅等。第一有机膜172可以包括有机绝缘材料。

在下文中，将描述制造根据实施例的显示装置1的方法。

图6是示出制造根据实施例的显示装置的方法的流程图，图7至图18是示出制造根据实施例的显示装置的方法的工艺操作的剖视图。

参照图6和图7，首先，限定包括硅晶体管区域AR1和氧化物晶体管区域AR2的显示区域DA以及设置在显示区域DA周围的非显示区域NDA，并且提供其上设置有硅半导体图案PS的基体基底101(S01)，其中，硅半导体图案P包括硅半导体层105，硅半导体层105设置在硅晶体管区域AR1中。

例如，在基体基底101上顺序地堆叠阻挡层102和缓冲层103，在缓冲层103上形成硅半导体层105。可以在缓冲层103的整个表面上沉积用于硅半导体层105的材料，然后通过光刻工艺对所述材料进行图案化，使得可以形成包括硅半导体层105的硅半导体图案PS，如图7中所示。

随后，参照图6和图8，在硅半导体图案PS上形成第一栅极绝缘膜GI1，并且在第一栅极绝缘膜GI1上形成包括第一栅电极111的第一导电层110(S02)。

例如，在硅半导体层105形成在其上的缓冲层103的整个表面上形成第一栅极绝缘膜GI1。随后，在第一栅极绝缘膜GI1上形成第一栅电极111。即，可以在第一栅极绝缘膜GI1的整个表面上沉积用于第一导电层110的材料层，然后通过光刻工艺对所述材料层进行图案化，使得可以形成第一栅电极111，如图8中所示。

随后，参照图6和图9，在第一导电层110上形成盖膜ILD1，并且在盖膜ILD1上形成氧化物半导体图案PO和第二栅极绝缘膜GI2(S03)。

例如，在第一导电层110形成在其上的第一栅极绝缘膜GI1的整个表面上形成盖膜ILD1。随后，在盖膜ILD1上形成氧化物半导体图案PO和第二栅极绝缘膜GI2。氧化物半导体图案PO和第二栅极绝缘膜GI2可以通过一个掩模工艺形成。例如，在第一导电层110形成在其上的盖膜ILD1的整个表面上沉积用于氧化物半导体层135的材料层，随后，在用于氧化物半导体层135的材料层的沉积的整个表面上沉积用于第二栅极绝缘膜GI2的材料层。随后，可以用光致抗蚀剂层涂覆用于第二栅极绝缘膜GI2的材料层，可以通过曝光和显影形成光致抗蚀剂图案，然后可以使用光致抗蚀剂图案作为蚀刻掩模顺序地蚀刻用于第二栅极绝缘膜GI2的材料层和用于氧化物半导体层135的材料层，因此可以形成第二栅极绝缘膜GI2和氧化物半导体层135，如图9中所示。之后，通过剥离或灰化工艺去除光致抗蚀剂图案。在上文中，示出了使用光致抗蚀剂图案作为蚀刻掩模直到氧化物半导体层135被图案化的情况。然而，图案化的上层可以用作用于蚀刻其下面的层的硬掩模。在这种情况下，光致抗蚀剂图案可以与硬掩模一起用作蚀刻掩模。作为另一示例，在形成硬掩模之后，可以去除光致抗蚀剂图案，并且可以使用硬掩模作为蚀刻掩模来蚀刻硬掩模下面的层。

随后，参照图6和图10，在氧化物半导体图案PO和第二栅极绝缘膜GI2上形成第三栅极绝缘膜GI3，并且在第三栅极绝缘膜GI3上形成包括电容器Cst的第二电极141和第二栅电极142的第二导电层140(S04)。

例如，在氧化物半导体图案PO和第二栅极绝缘膜GI2设置在其上的盖膜ILD1的整个表面上沉积第三栅极绝缘膜GI3，并且在第三栅极绝缘膜GI3上并发地(例如，同时地)形成电容器Cst的第二电极141和第二栅电极142。电容器Cst的图案化的第二电极141和图案化的第二栅电极142可以通过一个掩模工艺形成。即，在第三栅极绝缘膜GI3的整个表面上沉积用于第二导电层140的材料，然后通过光刻工艺对沉积的材料进行图案化，使得可以形成包括电容器Cst的第二电极141和第二栅电极142的第二导电层140，如图10中所示。

随后，参照图6和图11，在包括电容器Cst的第二电极141和第二栅电极142的第二导电层140上堆叠层间绝缘膜ILD2，并且形成使显示区域DA中的硅半导体层105的部分暴露的第一接触孔CNT1和第二接触孔CNT2(S05)。

接触孔CNT1和CNT2可以通过一个掩模工艺形成。第一接触孔CNT1和第二接触孔CNT2可以使用同一掩模并发地(例如，同时地)形成。例如，在第二导电层140形成在其上的第三栅极绝缘膜GI3的整个表面上沉积用于层间绝缘膜ILD2的绝缘层。随后，在用于层间绝缘膜ILD2的绝缘层上形成使硅半导体层105的部分暴露的第一光致抗蚀剂图案PR1，并且使用第一光致抗蚀剂图案PR1作为蚀刻掩模对用于层间绝缘膜ILD2的绝缘层、第三栅极绝缘膜GI3、盖膜ILD1和第一栅极绝缘膜GI1进行蚀刻，使得形成使硅半导体层105的部分暴露的第一接触孔CNT1和第二接触孔CNT2。

随后，参照图6和图12，形成使氧化物半导体层135的部分暴露的第三接触孔CNT3和第四接触孔CNT4(S06)。

接触孔CNT3和CNT4可以通过掩模工艺形成。第三接触孔CNT3和第四接触孔CNT4可以使用同一掩模并发地(例如，同时地)形成。例如，在其中形成有第一接触孔CNT1和第二接触孔CNT2的层间绝缘膜ILD2上形成使氧化物半导体层135的部分暴露的第二光致抗蚀剂图案PR2，并且使用第二光致抗蚀剂图案PR2作为蚀刻掩模对层间绝缘膜ILD2、第三栅极绝缘膜GI3和第二栅极绝缘膜GI2进行蚀刻，从而形成使氧化物半导体层135的部分暴露的第三接触孔CNT3和第四接触孔CNT4。

随后，参照图6和图13，在层间绝缘膜ILD2上形成图案化的第三导电层150(S07)。图案化的第三导电层150可以通过掩模工艺形成。例如，在层间绝缘膜ILD2的整个表面上沉积用于第三导电层150的材料层。在沉积工艺中，可以在第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4的内侧上沉积用于第三导电层150的材料层。因此，设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151和第二源/漏电极152以及设置在氧化物晶体管区域AR2中的晶体管的第一源/漏电极153和第二源/漏电极154可以分别连接到硅半导体层105和氧化物半导体层135。随后，用光致抗蚀剂层涂覆用于第三导电层150的材料层，通过曝光和显影形成光致抗蚀剂图案，然后使用光致抗蚀剂图案作为蚀刻掩模对用于第三导电层150的材料层进行蚀刻。之后，通过剥离或灰化工艺去除光致抗蚀剂图案，因此完全形成图案化的第三导电层150，如图13中所示。

随后，参照图6和图14，在第三导电层150上形成第一过孔层VIA1，并且形成使设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151和第二源/漏电极152的部分暴露的第五接触孔CNT5(S08)。

第一过孔层VIA1可以包括例如包括感光材料的有机材料。第一过孔层VIA1可以遍及显示区域DA和非显示区域NDA堆叠，并且可以具有大致平坦的表面。在涂敷用于第一过孔层VIA1的有机材料层之后，可以通过曝光和显影在第一过孔层VIA1中形成使设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151和第二源/漏电极152的部分暴露的第五接触孔CNT5。

随后，参照图6和图15，在第一过孔层VIA1上形成第四导电层160(S09)。

第四导电层160可以包括设置在显示区域DA中的连接电极161和上光阻挡图案163。图案化的第四导电层160可以通过掩模工艺形成。例如，在第一过孔层VIA1的整个表面上沉积用于第四导电层160的材料层。在沉积工艺中，可以在第五接触孔CNT5的内侧上沉积用于第四导电层160的材料层。因此，连接电极161可以连接到设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151或第二源/漏电极152。随后，用光致抗蚀剂层涂覆用于第四导电层160的材料层，通过曝光和显影形成光致抗蚀剂图案，然后使用光致抗蚀剂图案作为蚀刻掩模对用于第四导电层160的材料层进行蚀刻。之后，通过剥离或灰化工艺去除光致抗蚀剂图案，因此完全形成图案化的第四导电层160，如图15中所示。

随后，参照图6和图16，在第四导电层160上形成第二过孔层VIA2，并且形成使连接电极161的部分暴露的第六接触孔CNT6(S10)。

第二过孔层VIA2可以包括例如包括感光材料的有机材料。第二过孔层VIA2可以堆叠在显示区域DA中并且可以具有大致平坦的表面。在涂敷用于第二过孔层VIA2的有机材料层之后，可以通过曝光和显影在第二过孔层VIA2中形成使连接电极161的部分暴露的第六接触孔CNT6。

随后，参照图6和图17，在第二过孔层VIA2上形成阳极电极ANO(S11)。

图案化阳极电极ANO可以通过掩模工艺形成。例如，在第二过孔层VIA2的整个表面上沉积用于阳极电极ANO的材料层。在沉积工艺中，用于阳极电极ANO的材料层可以沉积在第六接触孔CNT6的内侧上并且连接到连接电极161。

随后，参照图6和图18，在其中形成有阳极电极ANO的第二过孔层VIA2上形成图案化的像素限定膜PDL(S12)。

像素限定膜PDL可以包括例如包括感光材料的有机材料。在这种情况下，可以通过涂敷用于像素限定膜PDL的有机材料层然后执行曝光和显影来形成图案化的像素限定膜PDL。

像素限定膜PDL可以沿着像素PX的边界形成，并且可以与阳极电极ANO部分地叠置。像素限定膜PDL可以形成为与第六接触孔CNT6叠置。当用阳极电极ANO部分地填充第六接触孔CNT6的内部空间时，可以用像素限定膜PDL完全填充第六接触孔CNT6的内部空间。

如上所述，根据本实施例，可以使用一个掩模形成设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142。即，在形成电容器Cst的第二电极141和第二栅电极142时，不需要两个掩模工艺来形成以上两个组件中的每者，而是仅利用一个掩模工艺。因此，可以减少掩模工艺的数量，因此可以改善工艺效率。

在下文中，将描述其他实施例。在下面的实施例中，将省略或简化与上述实施例的构造相同的构造，并且将主要描述下面的实施例与上述实施例之间的差异。

图19是根据另一实施例的显示装置的剖视图。

参照图19，根据本实施例的显示装置1_1与图4的实施例中的显示装置1的不同之处在于：显示装置1_1包括硅下光阻挡图案104_1。

例如，硅半导体图案PS除了包括硅半导体层105之外还可以包括硅下光阻挡图案104_1。硅下光阻挡图案104_1和硅半导体层105可以由相同的材料形成并且形成在同一层处。换句话说，硅下光阻挡图案104_1和硅半导体层105可以设置在同一层(例如，缓冲层103)上。硅下光阻挡图案104_1可以设置在氧化物晶体管区域AR2中，硅半导体层105可以设置在硅晶体管区域AR1中。

硅下光阻挡图案104_1可以位于氧化物半导体层135下方，以防止或基本上防止从显示面板100的下方向入射的光进入位于硅下光阻挡图案104_1上方的氧化物半导体层135。硅下光阻挡图案104_1可以至少与氧化物半导体层135的沟道区135c叠置。

在一些实施例中，硅下光阻挡图案104_1可以用作氧化物晶体管的另一栅电极。在这种情况下，硅下光阻挡图案104_1可以连接到第二栅电极142。作为另一示例，硅下光阻挡图案104_1可以电连接到设置在氧化物晶体管区域AR2中的晶体管的第一源/漏电极153和第二源/漏电极154中的任一者。

即使在本实施例中，因为氧化物晶体管区域AR2中的氧化物半导体层135和第二栅电极142之间的间距比硅晶体管区域AR1中的电容器Cst的第二电极141和第一栅电极111之间的间距大，所以也可以改善氧化物晶体管的阈值电压的均匀性并且可以增大电容器Cst的电容。另外，因为第二栅电极142和电容器Cst的第二电极141使用同一掩模并发地(例如，同时地)形成，所以可以减少掩模工艺的数量。

图20是根据又一实施例的显示装置的剖视图。

参照图20，根据本实施例的显示装置1_2与图19的实施例中的显示装置1_1的不同之处在于：显示装置1_2包括金属下光阻挡图案112_2而不是硅下光阻挡图案104_1，并且金属下光阻挡图案112_2设置在第一栅极绝缘膜GI1上以形成第一导电层110。

例如，本实施例中的金属下光阻挡图案112_2可以设置在氧化物晶体管区域AR2中。与图19的实施例不同，金属下光阻挡图案112_2可以形成第一导电层110，并且可以与设置在硅晶体管区域AR1中的晶体管的第一栅电极111形成在同一层处。

换句话说，本实施例中的第一导电层110除了包括第一栅电极111之外还可以包括金属下光阻挡图案112_2。金属下光阻挡图案112_2可以与第一栅电极111一样设置在第一栅极绝缘膜GI1上。此外，金属下光阻挡图案112_2可以在形成第一导电层110的操作S02中使用一个掩模与第一栅电极111并发地(例如，同时地)形成。因此，用于形成金属下光阻挡图案112_2的单独的掩模是不必要的，因此没有增加针对该工艺使用的掩模的数量。

即使在本实施例中，金属下光阻挡图案112_2也可以用作设置在氧化物晶体管区域AR2中的晶体管的另一栅电极。在这种情况下，金属下光阻挡图案112_2可以与氧化物半导体层135相对，且仅盖膜ILD1置于其间，因此金属下光阻挡图案112_2可以定位得较靠近氧化物半导体层135。因此，金属下光阻挡图案112_2是栅电极，因此可以更平稳地操作。

即使在本实施例中，因为氧化物晶体管区域AR2中的氧化物半导体层135和第二栅电极142之间的间距比硅晶体管区域AR1中的电容器Cst的第二电极141和第一栅电极111之间的间距大，所以也可以改善氧化物晶体管的阈值电压的均匀性并且可以增大电容器Cst的电容。另外，因为第二栅电极142和电容器Cst的第二电极141使用同一掩模并发地(例如，同时地)形成，所以可以减少掩模工艺的数量。

图21是根据又一实施例的显示装置的剖视图。

参照图21，根据本实施例的显示装置1_3与图20的实施例中的显示装置1_2的不同之处在于：显示装置1_3包括硅下光阻挡图案104_3以及金属下光阻挡图案112_3。

例如，根据本实施例的显示装置1_3可以包括设置在氧化物晶体管区域AR2中的硅下光阻挡图案104_3和金属下光阻挡图案112_3两者。硅下光阻挡图案104_3可以与硅半导体图案PS的硅半导体层105形成在同一层处，而金属下光阻挡图案112_3可以设置在硅下光阻挡图案104_3上方，同时与硅下光阻挡图案104_3至少部分地叠置。

即使在本实施例中，因为氧化物晶体管区域AR2中的氧化物半导体层135和第二栅电极142之间的间距比硅晶体管区域AR1中的电容器Cst的第二电极141和第一栅电极111之间的间隔大，所以也可以改善氧化物晶体管的阈值电压的均匀性并且可以增大电容器Cst的电容。另外，因为第二栅电极142和电容器Cst的第二电极141使用同一掩模并发地(例如，同时地)形成，所以可以减少掩模工艺的数量。

图22是根据又一实施例的显示装置的剖视图。

参照图22，根据本实施例的显示装置1_4与图4的实施例中的显示装置1的不同之处在于：设置在氧化物晶体管区域AR2中的氧化物半导体层135_4设置在第一栅极绝缘膜GI1上。

例如，与图4的实施例(在图4的实施例中，盖膜ILD1设置在第一栅电极111(第一栅电极111设置在硅晶体管区域AR1中)上，并且在图4的实施例中，设置在氧化物晶体管区域AR2中的氧化物半导体层135设置在盖膜ILD1上)不同，在本实施例中，设置在氧化物晶体管区域AR2中的氧化物半导体层135_4可以设置在第一栅极绝缘膜GI1上并且与设置在硅晶体管区域AR1中的第一栅电极111形成在同一层处。换句话说，第一栅电极111和氧化物半导体层135_4都可以设置在同一绝缘膜(例如，第一栅极绝缘膜GI1)上。

此外，仅一个绝缘层(例如，第三栅极绝缘膜GI3)可以位于第一栅电极111与电容器Cst的第二电极141之间，因此可以减小电容器Cst的第一电极(第一电极连接到第一栅电极111)与电容器Cst的第二电极141之间的距离。因此，还可以增大电容器Cst的形成在电容器Cst的连接到第一栅电极111的第一电极与电容器Cst的第二电极141之间的电容。

即使在本实施例中，因为氧化物晶体管区域AR2中的氧化物半导体层135和第二栅电极142之间的间距比硅晶体管区域AR1中的电容器Cst的第二电极141和第一栅电极111之间的间距大，所以也可以改善氧化物晶体管的阈值电压的均匀性并且还可以增大电容器Cst的电容。另外，因为第二栅电极142和电容器Cst的第二电极141使用同一掩模并发地(例如，同时)形成，所以可以减少掩模工艺的数量。

图23是根据又一实施例的显示装置的剖视图。图24是示出制造根据图23的实施例的显示装置的方法的流程图。

参照图23和图24，根据本实施例的显示装置1_5与图4的实施例中的显示装置1的不同之处在于：阳极电极ANO直接连接到第三导电层150。

例如，在第三导电层150上形成第一过孔层VIA1，并且在第一过孔层VIA1中形成使第三导电层150的部分暴露的第五接触孔CNT5_5(S08)。此后，在第一过孔层VIA1上形成阳极电极ANO(S09_5)。阳极电极ANO可以堆叠在第五接触孔CNT5_5中，阳极电极ANO可以通过第五接触孔CNT5_5连接到第三导电层150。之后，可以在阳极电极ANO上形成像素限定膜PDL(S10_5)。

即使在本实施例中，因为氧化物晶体管区域AR2中的氧化物半导体层135和第二栅电极142之间的间距比硅晶体管区域AR1中的电容器Cst的第二电极141和第一栅电极111之间的间距大，所以也可以改善氧化物晶体管的阈值电压的均匀性并且可以增大电容器Cst的电容。另外，因为第二栅电极142和电容器Cst的第二电极141使用同一掩模并发地(例如，同时地)形成，所以可以减少掩模工艺的数量。

应当理解的是，这里描述的实施例应以描述性的意义来考虑，而不是出于限制的目的。每个实施例内的特征或方面的描述应该通常被认为可适用于其他实施例中的其他相似的特征或方面。虽然已经参照图描述了一个或更多个实施例，但是本领域普通技术人员将理解的是，在不脱离如由权利要求及其等同物限定的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种显示装置，所述显示装置包括：

基底；

第一半导体图案，位于所述基底上；

第一栅极绝缘膜，覆盖所述第一半导体图案；

第一导电层和第二半导体图案，位于所述第一栅极绝缘膜上；

第二栅极绝缘膜，位于所述第二半导体图案上；

第三栅极绝缘膜，覆盖所述第一栅极绝缘膜和所述第二栅极绝缘膜；

第二导电层，位于所述第三栅极绝缘膜上；

层间绝缘膜，覆盖所述第二导电层；以及

第三导电层，位于所述层间绝缘膜上，

其中，所述第一半导体图案包括第一晶体管的半导体层，

其中，所述第二半导体图案包括第二晶体管的半导体层，并且所述第二半导体图案的侧表面与所述第二栅极绝缘膜的侧表面对齐，

其中，所述第一导电层包括所述第一晶体管的栅电极和电容器的第一电极，

其中，所述第二导电层包括所述第二晶体管的栅电极和所述电容器的第二电极，并且

其中，所述第三导电层包括所述第一晶体管的源/漏电极和所述第二晶体管的源/漏电极。

2.根据权利要求1所述的显示装置，其中，所述第一晶体管和所述第二晶体管中的一者是p型金属氧化物半导体晶体管，并且所述第一晶体管和所述第二晶体管中的另一者是n型金属氧化物半导体晶体管。

3.根据权利要求2所述的显示装置，其中，所述p型金属氧化物半导体晶体管包括多晶硅，并且所述n型金属氧化物半导体晶体管包括氧化物半导体。

4.根据权利要求1所述的显示装置，所述显示装置还包括：盖膜，覆盖所述第一导电层，

其中，所述盖膜置于所述第一栅极绝缘膜与所述第二半导体图案之间以及所述第一晶体管的所述栅电极与所述第三栅极绝缘膜之间。

5.根据权利要求4所述的显示装置，其中，所述盖膜包括氧化硅。

6.根据权利要求4所述的显示装置，其中，所述盖膜的厚度比所述第二栅极绝缘膜的厚度小。

7.根据权利要求1所述的显示装置，其中，所述第二栅极绝缘膜位于所述第二半导体图案与所述第二晶体管的所述栅电极之间，并且不位于所述电容器的所述第一电极与所述电容器的所述第二电极之间。

8.根据权利要求7所述的显示装置，其中，所述第二栅极绝缘膜包括氧化硅，并且所述第三栅极绝缘膜包括氮化硅。

9.根据权利要求1所述的显示装置，其中，所述第一晶体管的所述栅电极和所述第二晶体管的所述半导体层位于同一层处。

10.根据权利要求9所述的显示装置，其中，绝缘膜位于所述第二晶体管的所述半导体层与所述第二晶体管的所述栅电极之间，所述绝缘膜同所述第一晶体管的所述栅电极与所述电容器的所述第二电极之间的绝缘膜相同。

11.根据权利要求1所述的显示装置，其中，所述第二晶体管的所述栅电极与所述第二晶体管的所述半导体层之间的距离比所述电容器的所述第一电极与所述电容器的所述第二电极之间的距离大。

12.根据权利要求11所述的显示装置，其中，所述第二栅极绝缘膜的厚度比所述第三栅极绝缘膜的厚度大。

13.一种显示装置，所述显示装置包括：

第一晶体管，包括非氧化物半导体层；

第二晶体管，包括氧化物半导体层；

第一栅极绝缘膜，位于所述氧化物半导体层上；以及

电容器，

其中，所述电容器的第一电极和所述第一晶体管的栅电极由同一第一导电层形成，

其中，所述第二晶体管的栅电极和所述电容器的第二电极由与所述第一导电层不同的第二导电层形成，

其中，所述第一晶体管的源/漏电极和所述第二晶体管的源/漏电极由与所述第一导电层和所述第二导电层不同的第三导电层形成，并且

其中，所述氧化物半导体层的侧表面与所述第一栅极绝缘膜的侧表面对齐。

14.根据权利要求13所述的显示装置，其中，所述第一晶体管和所述第二晶体管中的一者是p型金属氧化物半导体晶体管，并且另一者是n型金属氧化物半导体晶体管。

15.根据权利要求13所述的显示装置，所述显示装置还包括：

盖膜，覆盖所述第一晶体管的所述栅电极；以及

第二栅极绝缘膜，位于所述盖膜上，

其中，所述盖膜位于所述氧化物半导体层下方，并且所述第二栅极绝缘膜覆盖所述第一栅极绝缘膜。

16.根据权利要求15所述的显示装置，其中，所述第一栅极绝缘膜包括氧化硅，并且所述第二栅极绝缘膜包括氮化硅。

17.一种制造显示装置的方法，所述方法包括：

在基底上形成第一半导体图案；

形成覆盖所述第一半导体图案的第一栅极绝缘膜；

在所述第一栅极绝缘膜上形成第一导电层；

在所述第一栅极绝缘膜上形成用于第二半导体层的材料层；

在用于所述第二半导体层的所述材料层上形成用于第二栅极绝缘膜的材料层；

使用同一蚀刻掩模顺序地蚀刻用于所述第二栅极绝缘膜的所述材料层和用于所述第二半导体层的所述材料层，并且形成第二半导体图案和所述第二半导体图案上的第二栅极绝缘膜；

形成覆盖所述第二栅极绝缘膜的第三栅极绝缘膜；以及

在所述第三栅极绝缘膜上形成第二导电层，

其中，所述第一半导体图案包括第一晶体管的半导体层，

其中，所述第二半导体图案包括第二晶体管的半导体层，并且所述第二半导体图案的侧表面与所述第二栅极绝缘膜的侧表面对齐，

其中，所述第一导电层包括所述第一晶体管的栅电极和电容器的第一电极，并且

其中，所述第二导电层包括所述第二晶体管的栅电极和所述电容器的第二电极。

18.根据权利要求17所述的方法，其中，所述第二栅极绝缘膜包括氧化硅，并且所述第三栅极绝缘膜包括氮化硅。

19.根据权利要求17所述的方法，其中，所述第二栅极绝缘膜位于所述第二半导体图案与所述第二晶体管的所述栅电极之间，并且不位于所述电容器的所述第一电极与所述电容器的所述第二电极之间。

20.根据权利要求17所述的方法，所述方法还包括形成覆盖所述第一导电层的盖膜的步骤，

其中，所述盖膜置于所述第一栅极绝缘膜与所述第二半导体图案之间以及所述第一晶体管的所述栅电极与所述第三栅极绝缘膜之间。

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