KR20210000383A - 전계 발광 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 전계 발광 표시 장치는 발광 영역과 베젤 영역을 갖는 기판, 상기 발광 영역에서 연장되어 베젤 영역까지 형성되는 뱅크층, 상기 기판 상에서 서로 다른 층에 배치되며, 단차를 갖는 복수의 신호 배선, 상기 복수의 신호 배선과 중첩되며, 상기 기판과 인접하도록 배치된 제 1 금속층, 상기 제 1 금속층 상에서 상기 뱅크층과 인접하도록 배치된 제 2 금속층 및 상기 제 1 금속층과 제 2 금속층 사이에 제 1 중간층을 포함한다. 비표시 영역에서 이중으로 형성된 제1 중간층 및 제2 중간층으로 인해 제1 전극 상부의 단차 또는 굴곡을 상쇄할 수 있고, 이에 따라, 외부에서 빛이 입사된 빛은 제2 전극에서 반사되더라도, 내측으로 반사되므로, 외부의 사용자가 반사된 빛을 인지하는 불량이 해결될 수 있다.

Description

전계 발광 표시 장치{ELETROLUMINESCENCE DISPLAY DEVICE}
본 발명은 전계 발광 표시 장치에 관한 것으로서, 보다 상세하게는 특정 시야각에서 시감될 수 있는 비표시 영역의 빛 반사를 방지하여 신뢰성이 개선된 전계 발광 표시 장치에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄이도록 경량 박형으로 제조 가능한 전계 발광 표시 장치가 각광받고 있다. 이 전계 발광 표시 장치는 자발광 소자로서, 저전압 구동에 따라 소비 전력 측면에서 유리할 뿐만 아니라, 고속의 응답 속도, 높은 발광 효율, 시야각 및 명암 대비비(contrast ratio)도 우수하여, 차세대 디스플레이로서 연구되고 있다. 이 전계 발광 표시 장치는 매트릭스 형태로 배열된 다수의 서브 화소들을 통해 영상을 구현한다. 다수의 서브 화소들 각각은 발광 소자와, 그 발광 소자를 독립적으로 구동하는 다수의 트랜지스터로 이루어진 화소 회로를 구비한다.
화소 회로를 동작시키기 위한 다양한 동작 신호가 표시 장치의 배선을 통해 인가되는데, 원치 않는 기생 커패시턴스가 발생하거나 신호 간섭이 발생하는 것을 예방하기 위해 배선 간에는 일정한 배치 간격이 요구된다. 대면적 고해상도를 구현하도록 표시 장치가 발전될수록 증가된 다수의 배선들을 하나의 층에 전부 수용하기에는 어려움이 발생하였고, 따라서, 동일한 면적에 더 많은 데이터 라인들을 배치할 수 있도록 여러 층을 이용하여 배선을 배치하는 설계가 도입되었다. 하지만, 여러 층에 분산 배치된 배선으로 인해 배선의 상부에서 나타나는 단차(높이 차)로 인한 문제가 발생할 수 있다. 특히, 일반적으로 표시 장치의 비표시 영역은 블랙매트릭스 또는 베젤 등이 형성되어 시감되지 않도록 구성되나, 특정 시야각의 경우에는 배선의 단차로 인해 빛이 반사되어 시감되는 문제가 발생할 수도 있다.
본 발명은 특정 시야각에서 시감될 수 있는 비표시 영역의 빛 반사를 방지하여 신뢰성이 개선된 전계 발광 표시 장치에 관한 것이다.
본 발명의 실시 예에 따른 전계 발광 표시 장치는, 발광 영역과 베젤 영역을 갖는 기판, 상기 발광 영역에서 연장되어 베젤 영역까지 형성되는 뱅크층, 상기 기판 상에서 서로 다른 층에 배치되며, 단차를 갖는 복수의 신호 배선, 상기 복수의 신호 배선과 중첩되며, 상기 기판과 인접하도록 배치된 제 1 금속층, 상기 제 1 금속층 상에서 상기 뱅크층과 인접하도록 배치된 제 2 금속층, 및 상기 제 1 금속층과 제 2 금속층 사이에 제 1 중간층을 포함할 수 있다.
또한, 본 발명의 실시 예에 따른 전계 발광 표시 장치는, 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 상기 기판 상에 배치되는 복수의 신호 배선, 상기 비표시 영역에서 상기 신호 배선을 덮도록 굴곡되어 배치된 제 1 금속층 및 상기 제 1 금속층 상에 형성된 제 2 금속층을 포함하며, 상기 제 1 금속층과 제 2 금속층 사이의 거리가 상기 복수의 신호 배선들의 사이에서 위치에 따라 달라질 수 있다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 비표시 영역 상에 있는 이중으로 구성된 유기물층으로 인해 금속층 상부의 단차 또는 굴곡을 상쇄하므로, 외부에서 입사된 빛이 전계 발광 표시 장치 내부의 금속층에 반사되는 것을 방지하므로, 사용자가 특정 시야각에서 반사된 빛을 인지하는 불량이 해결될 수 있다.
본 발명은 전계 발광 표시 장치 내부에서 금속층 상면의 높이를 균일하도록 하여 굴곡이 저감되므로 벤딩 또는 폴딩 등의 변형 시에 내구성이 향상되는 효과가 있다.
또한, 전기적으로 연결된 금속층 중 상부의 금속층은 격자 형태의 구조를 가지므로 가스 성분의 아웃개싱에 유리하고, 또한 금속층 상하로 형성된 유기물층의 접착력이 향상되어 들뜸 등의 불량이 저하되는 효과가 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시 예에 따른 전계 발광 표시 장치의 평면도이다.
도 2는 도 1에서 선I-I'을 따라 자른 전계 발광 표시 장치의 단면도이다.
도 3은 패드가 위치한 방향의 비표시 영역 및 표시 영역을 도시한 전계 발광 표시 장치의 단면도이다.
도 4는 도 1에서 A영역의 선 Ⅱ-Ⅱ'를 따라 자른 전계 발광 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 디스플레이 장치 및 이를 포함하는 컴퓨팅 장치의 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 전계 발광 표시 장치(1000)의 평면도이다. 도 1(a)를 참조하면, 전계 발광 표시 장치(1000)는 기판(110), 게이트 구동부(GIP), 전원 공급 배선(VSS), 및 패드(PAD)를 포함할 수 있다.
기판(110)은 전계 발광 표시 장치(1000)의 다양한 구성요소들을 지지한다. 기판(110)은 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 예를 들어, 폴리이미드(PI)로 이루어질 수도 있으며, 이에 한정되는 것은 아니다.
기판(110)에는 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)이 정의될 수 있다. 표시 영역(AA)은 전계 발광 표시 장치(1000)에서 실제로 영상이 표시되는 영역으로, 표시 영역(AA)에는 발광 소자 및 발광 소자를 구동하기 위한 다양한 구동 소자들이 배치될 수 있다. 비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)을 둘러싸는 영역일 수 있다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 화소(PX)를 구동하기 위한 다양한 구성요소들이 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 게이트 배선(GL), 데이터 배선(DL) 등과 같은 다양한 신호 배선과 게이트 구동부(GIP), 전원 공급 배선(VSS) 등이 기판(110)의 비표시 영역(NA)에 배치될 수 있다.
표시영역(AA)에는 복수의 화소(PX)를 구성하는 복수의 서브 화소들이 매트릭스 형태로 배열되어 영상을 표시한다. 각 서브 화소들은 화소 구동 회로로 동작하는 박막 트랜지스터와, 박막 트랜지스터와 접속되는 발광 소자를 구비한다.
표시 영역(AA)과 인접하는 비표시 영역(NA) 중 적어도 하나의 방향에 표시 패널 외부의 타이밍 콘트롤러 및 전원부로부터 전원과 신호 등을 표시 패널로 인가 받는 패드(PAD)가 배치될 수 있다.
게이트 구동부(GIP)는 타이밍 콘트롤러의 제어 하에 게이트 신호와 발광 제어 신호를 출력하여, 게이트 배선(GL), 발광 제어 신호 배선 등과 같은 배선을 통해 데이터 전압이 충전되는 화소(PX)를 선택하고 발광 타이밍을 조정할 수 있다. 게이트 구동부(GIP)는 시프트 레지스터(shift register)를 이용하여 스캔 신호와 발광 제어 신호를 시프트시켜, 게이트 신호와 발광 제어 신호들을 순차적으로 공급할 수 있다. 게이트 구동부(GIP)는 GIP(Gate-driver In Panel)방식으로 도 1(a)에 도시된 바와 같이 기판(110) 상에 직접 형성될 수 있으나, 이에 제한되는 것은 아니다.
전원 공급 배선(VSS)은 후술할 발광 소자의 제1 구동전극에 전기적으로 연결되어 전원을 공급하기 위한 배선이다. 이때 공급되는 전원은 공통 전압이 인가될 수 있다. 전원 공급 배선(VSS)은 도 1(a)에 도시된 것과 같이 표시 영역(AA) 및 게이트 구동부(GIP)의 외측에 형성되어, 표시 영역(AA) 및 게이트 구동부(GIP)를 둘러싸도록 배치된다. 전원 공급 배선(VSS)은 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않고, 박막 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수도 있다.
패드(PAD)가 위치하는 방향의 비표시 영역(NA)은 벤딩될 수 있다. 패드(PAD)가 위치하는 방향의 비표시 영역(NA)이 벤딩됨에 따라, 패드(PAD)에 본딩되어 접속된 외부 모듈, 예를 들어, 인쇄 회로 기판 등이 기판(110) 배면 측으로 이동하게 되고, 기판(110) 상부에서 바라보았을 때 외부 모듈이 시인되지 않을 수 있다. 또한, 패드(PAD)가 위치하는 방향의 비표시 영역(NA)이 벤딩 됨에 따라 기판(110) 상부에서 시인되는 비표시 영역(NA)의 크기가 감소되어 네로우 베젤(narrow bezel)이 구현될 수 있다.
패드(PAD)가 위치하는 방향의 비표시 영역(NA)의 일부인 'A'영역을 확대한 도 1(b) 및 도 1(c)를 참조하여 보다 구체적으로 설명할 수 있다. 발명의 이해를 위해 'A'영역을 확대한 도 1(b) 및 도 1(c)은 모든 구성요소를 도시하는 대신 일부 구성요소만을 도시하여 설명하고자 하며, 상세한 내용은 후술하기로 한다.
도 2는 도 1에서 선"I-I'"에 따른 전계 발광 표시 장치(1000)를 나타내는 단면도이다.
도 2를 참조하면, 기판(110) 상에서 표시 영역(AA)에 발광 소자(230)를 구동하기 위한 박막 트랜지스터(TFT)가 배치될 수 있다. 박막 트랜지스터(TFT)는 반도체층(140A), 게이트 전극(160G), 소스 전극(180S) 및 드레인 전극(180D)을 포함할 수 있다. 박막 트랜지스터(TFT)는 구동 박막 트랜지스터이다. 설명의 편의를 위해, 전계 발광 표시 장치(1000)에 포함될 수 있는 다양한 박막 트랜지스터 중 구동 박막 트랜지스터만을 도시하였으나, 스위칭 박막 트랜지스터 등과 같은 다른 박막 트랜지스터도 전계 발광 표시 장치(1000)에 포함될 수 있다. 또한, 본 발명에서는 박막 트랜지스터(TFT)가 코플래너(coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등과 같은 다른 구조로 박막 트랜지스터가 구현될 수도 있으며, 이에 한정되는 것은 아니다.
박막 트랜지스터(TFT)는 박막 트랜지스터(TFT)의 게이트 전극(160G)에 공급되는 데이터 신호에 응답하여 고전위(VDD) 공급 라인으로부터 발광소자(230)로 공급되는 전류를 제어함으로써 발광 소자(230)의 발광량을 조절하고, 스토리지 캐패시터(미도시)에 충전된 전압에 의해 다음 프레임의 데이터 신호가 공급될 때까지 일정한 전류를 공급하여 발광 소자(230)가 발광을 유지하게 할 수 있다. 고전위 공급 라인은 데이터 라인(DL)과 나란하게 형성될 수 있다.
박막 트랜지스터(TFT)는 도 2에 도시된 바와 같이 제1 절연층(130) 상에 배치되는 반도체층(140A)과, 제2 절연층(150)을 사이에 두고 반도체층(140A)과 중첩되는 게이트 전극(160G)과, 제3 절연층(170) 상에 형성되어 반도체층(140A)과 접촉하는 소스 전극(180S) 및 드레인 전극(180D)을 구비할 수 있다.
반도체층(140A)은 박막 트랜지스터(TFT) 구동 시 채널이 형성되는 영역일 수 있다. 반도체층(140A)은 산화물(oxide) 반도체로 형성될 수도 있고, 비정질 실리콘(amorphous silicon, a-Si), 다결정실리콘(polycrystalline silicon, poly-Si), 또는 펜타센 등과 같은 다양한 유기물(organic) 반도체 등으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 반도체층(140A)은 제1 절연층(130) 상에 형성될 수 있다. 반도체층(140A)은 채널 영역, 소스 영역, 및 드레인 영역을 구비할 수 있다. 채널 영역은 제1 절연층(130)을 사이에 두고 게이트 전극(160G)과 중첩되어 소스 전극(180S) 및 드레인 전극(180D) 사이의 채널 영역을 형성할 수 있다. 소스 영역은 제2 절연층(150) 및 제3 절연층(170)을 관통하는 컨택홀을 통해 소스 전극(180S)과 전기적으로 접속된다. 드레인 영역은 제2 절연층(150) 및 제3 절연층(170)을 관통하는 컨택홀을 통해 드레인 전극(180D)과 전기적으로 접속될 수 있다. 반도체층(140A)과 기판(110) 사이에는 버퍼층(120)과, 제1 절연층(130)이 배치될 수 있다. 버퍼층(120)은 기판(110)에 침투한 수분 및/또는 산소가 확산되는 것을 지연시킬 수 있다. 제1 절연층(130)은 반도체층(140A)을 보호하며, 기판(110)으로부터 유입되는 다양한 종류의 결함을 차단할 수 있다.
제1 절연층(130)과 접촉하는 버퍼층(120)의 최상층은 버퍼층(120)의 나머지 층들, 제1 절연층(130), 제2 절연층(150) 및 제3 절연층(170)과 식각 특성이 다른 재질로 형성될 수 있다. 제1 절연층(130)과 접촉하는 버퍼층(120)의 최상층은 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나로 형성될 수 있다. 버퍼층(120)의 나머지 층들, 제1 절연층(130), 제2 절연층(150) 및 제3 절연층(170)은 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 나머지 하나로 형성될 수 있다. 예를 들어, 제1 절연층(130)과 접촉하는 버퍼층(120)의 최상층은 질화 실리콘(SiNx)으로 형성되고, 버퍼층(120)의 나머지 층들, 제1 절연층(130), 제2 절연층(150) 및 제3 절연층(170)은 산화 실리콘(SiOx)으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
게이트 전극(160G)은 제2 절연층(150) 상에 형성되며, 제2 절연층(150)을 사이에 두고 반도체층(140A)의 채널 영역과 중첩될 수 있다. 게이트 전극(160G)은 마그네슘(Mg), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층인 제1 도전 물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
소스 전극(180S)은 제2 절연층(150) 및 제3 절연층(170)을 관통하는 컨택홀을 통해 노출된 반도체층(140A)의 소스 영역과 접속될 수 있다. 드레인 전극(180D)은 소스 전극(180S)과 마주하며, 제2 절연층(150) 및 제3 절연층(170)을 관통하는 컨택홀을 통해 반도체층(140A)의 드레인 영역과 접속될 수 있다. 이러한 소스 전극(180S) 및 드레인 전극(180D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 둘 이상의 합금으로 이루어진 단일층 또는 다중층인 제2 도전물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
연결 전극(210C)은 제1 중간층(200) 및 제2 중간층(220) 사이에 배치될 수 있다. 연결 전극(210C)은 보호막(190) 및 제1 중간층(200)을 관통하는 연결 전극 컨택홀(211C)을 통해 노출되어 드레인 전극(180D)과 접속될 수 있다. 연결 전극(210C)은 드레인 전극(180D)과 동일하거나 유사하게 비저항이 낮은 재질로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
도 2를 참조하면, 제2 중간층(220) 및 뱅크층(240) 상에는 발광층(232)을 포함하는 발광 소자(230)가 배치될 수 있다. 발광 소자(230)는 제1 구동전극(231)과, 제1 구동전극(231) 상에 형성되는 적어도 하나의 발광층(232)과, 발광층(232) 위에 형성된 제2 구동전극(233)을 구비할 수 있다.
제1 구동전극(231)은 제1 중간층(200) 상에 배치되는 제2 중간층(220)을 관통하는 컨택홀을 통해 노출된 연결 전극(210C)과 전기적으로 접속될 수 있다.
각 서브 화소의 제1 구동전극(231)은 뱅크층(240)에 의해 노출되도록 형성된다. 뱅크층(240)은 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크층(240)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함할 수 있으며, 이에 한정되는 것은 아니다.
도 2를 참조하면, 뱅크층(240)에 의해 마련된 발광 영역의 제1 구동전극(231) 상에 적어도 하나의 발광층(232)이 형성될 수 있다. 적어도 하나의 발광층(232)은 제1 구동전극(231) 상에 정공수송층, 정공주입층, 정공저지층, 유기 발광층, 전자주입층, 전자저지층, 및 전자수송층 등을 포함하며, 발광 방향에 따라 순차 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광층(232)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 스택들을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 스택 중 어느 하나의 유기 발광층은 청색 광을 생성하고, 제1 및 제2 발광 스택 중 나머지 하나의 유기 발광층은 노란색-녹색 광을 생성함으로써 제1 및 제2 발광 스택을 통해 백색 광이 생성될 수 있다. 이 발광 스택에서 생성된 백색 광은 발광층(232) 상부 또는 하부에 위치하는 컬러 필터에 입사되므로 컬러 영상을 구현할 수 있다. 다른 예로는, 별도의 컬러 필터 없이 각 발광층(232)에서 각 서브 화소에 해당하는 컬러 광을 생성하여 컬러 영상을 구현할 수도 있다. 예를 들면, 적색 서브 화소의 발광층(232)은 적색 광을, 녹색 서브 화소의 발광층(232)은 녹색 광을, 청색 서브 화소의 발광층(232)은 청색 광을 생성할 수도 있다.
도 2를 참조하면, 제2 구동전극(233)은 발광층(232)을 사이에 두고 제1 구동전극(231)과 대향하도록 형성되며 고전위(VDD) 공급 라인과 접속될 수 있다.
봉지층(260)은 외부의 수분이나 산소에 취약한 발광 소자(230)로 외부의 수분이나 산소가 침투되는 것을 차단할 수 있다. 이를 위해, 봉지층(260)은 적어도 1층의 무기 봉지층과, 적어도 1층의 유기 봉지층을 구비할 수 있으며, 이에 한정되는 것은 아니다. 본 발명에서는 제1 봉지층(261), 제2 봉지층(262) 및 제3 봉지층(263)이 순차적으로 적층된 봉지층(260)의 구조를 예로 들어 설명하기로 한다.
제1 봉지층(261)은 제2 구동전극(233)이 형성된 기판(110) 상에 형성된다. 제3 봉지층(263)은 제2 봉지층(262)이 형성된 기판(110) 상에 형성되며, 제1 봉지층(261)과 함께 제2 봉지층(262)의 상부면, 하부면 및 측면을 둘러싸도록 형성될 수 있다. 이러한 제1 봉지층(261) 및 제3 봉지층(263)은 외부의 수분이나 산소가 발광 소자(230)로 침투하는 것을 최소화하거나 방지할 수 있다. 제1 봉지층(261) 및 제3 봉지층(263)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3)과 같은 저온 증착이 가능한 무기 절연 재질로 형성될 수 있다. 제1 봉지층(261) 및 제3 봉지층(263)은 저온 분위기에서 증착되므로, 제1 봉지층(261) 및 제3 봉지층(263)의 증착 공정 시 고온 분위기에 취약한 발광 소자(230)가 손상되는 것을 방지할 수 있다.
제2 봉지층(262)은 전계 발광 표시 장치(1000)의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충역할을 하며, 각 층들 간의 단차를 평탄화 할 수 있다. 이 제2 봉지층(262)은 제1 봉지층(261)이 형성된 기판(110) 상에 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 및 폴리에틸렌 또는 실리콘옥시카본(SiOC)과 같은 비감광성 유기 절연 재질 또는 포토아크릴과 같은 감광성 유기 절연 재질로 형성될 수 있으며, 이에 한정되는 것은 아니다. 제2 봉지층(262)이 잉크젯 방식을 통해 형성되는 경우, 액상 형태의 제2 봉지층(262)이 기판(110)의 가장자리로 확산되는 것을 방지하도록 댐(DAM)이 배치될 수 있다. 댐(DAM)은 제2 봉지층(262)보다 기판(110)의 가장자리에 더 가깝게 배치될 수 있다. 이러한 댐(DAM)에 의해, 기판(110)의 최외곽에 배치되는 도전 패드가 배치되는 패드 영역으로 제2 봉지층(262)이 확산되는 것을 방지할 수 있다.
댐(DAM)은 제2 봉지층(262)의 확산이 방지되도록 설계되나, 공정 중에 댐(DAM)의 높이를 넘도록 제2 봉지층(262)이 형성되는 경우, 유기층인 제2 봉지층(262)이 외부로 노출될 수 있으므로, 수분 등이 발광소자 내부로 침투가 용이하게 될 수 있다. 따라서, 이를 방지하도록 댐(DAM)은 적어도 2개 이상으로 중복하여 형성될 수 있다.
도 2를 참조하면, 댐(DAM)은 비표시 영역(NA)의 보호층(190) 상에 배치될 수 있다.
또한, 댐(DAM)은 제1 중간층(200) 및 제2 중간층(220)과 동시에 형성될 수 있다. 제1 중간층(200)이 형성 시 댐(DAM)의 하부층이 함께 형성되고, 제2 중간층(220)이 형성 시에 댐(DAM)의 상부층이 함께 형성되어, 이중 구조로 적층되어 형성될 수 있다.
따라서, 댐(DAM)은 제1 중간층(200) 및 제2 중간층(220)과 동일한 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 2를 참조하면, 댐(DAM)은 전원 공급 배선(VSS)과 중첩하여 형성될 수 있다. 예를 들면, 비표시 영역(NA)에서 댐(DAM)이 위치한 영역의 하부 층에는 전원 공급 배선(VSS)이 형성될 수 있다.
전원 공급 배선(VSS) 및 게이트 구동부(GIP)는 표시 패널의 외곽을 둘러싸는 형태로 형성되며, 전원 공급 배선(VSS)은 게이트 구동부(GIP)보다 외곽에 위치할 수 있다. 또한, 전원 공급 배선(VSS)은 제1 구동전극(231)과 연결되어 공통전압을 인가할 수 있다. 게이트 구동부(GIP)는 평면 및 단면의 도면에서 단순하게 표현되어 있으나, 표시 영역(AA)의 박막 트랜지스터(TFT)와 동일한 구조의 박막 트랜지스터(TFT)를 이용하여 구성 될 수 있다.
도 2을 참조하면, 전원 공급 배선(VSS)은 게이트 구동부(GIP)보다 외측에 배치된다. 전원 공급 배선(VSS)은 게이트 구동부(GIP) 보다 외측에 배치되고, 표시 영역(AA)을 둘러싼다. 전원 공급 배선(VSS)은 박막 트랜지스터(TFT)의 소스 전극(180S) 및 드레인 전극(180D)과 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들면, 전원 공급 배선(VSS)은 게이트 전극(160G)과 동일한 물질로 이루어질 수도 있다.
또한, 제1 구동전극(231)과 전기적으로 연결될 수 있다. 전원 공급 배선(VSS)은 표시 영역(AA)의 복수의 화소(PX)에 저전위 전압을 공급할 수 있다.
도 3은 도 1에서 패드가 위치한 방향의 비표시 영역 및 표시 영역을 도시한 전계 발광 표시 장치(1000)의 단면도이다. 도 3을 참조하면, 본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)는 박막 트랜지스터(TFT), 발광 소자(230), 기판(110), 버퍼층(120), 제1 절연층(130), 제2 절연층(150), 제3 절연층(170), 보호층(190), 제1 중간층(200), 제2 중간층(220), 연결 전극(210C), 뱅크층(240), 스페이서(250), 및 봉지층(260)을 포함할 수 있다. 기판(110)은 전계 발광 표시 장치(1000)의 다양한 구성 요소들을 지지할 수 있다.
비표시 영역(NA)에는 화소 구동회로 및 발광 소자가 배치되지 않지만 기판(110)과 유기/무기 층들(120, 130, 150, 170, 190, 200, 220 등)은 존재할 수 있다. 또한, 비표시 영역(NA)에는 표시 영역(AA)의 구성에 사용된 물질들이 다른 용도로 배치될 수 있다. 예를 들어, 표시 영역(AA)에서 박막 트랜지스터(TFT)의 게이트 전극(160G)과 동일한 금속으로 이루어진 제2 배선(160), 또는 소스 전극(180S) 및 드레인 전극(180D)과 동일한 금속으로 이루어진 제1 전극(180)이 배선 또는 전극용으로 비표시 영역(NA)에 배치될 수 있다. 더 나아가, 연결 전극(210C)과 동일한 금속(210)이 배선, 전극용으로 비표시 영역(NA)에 배치될 수도 있다. 금속들은 서로 다른 층에 배치될 수 있고, 각 금속 사이는 여러 층들(120, 130, 150, 170, 190, 200, 220 등)로 절연될 수 있다. 예를 들어, 소스 전극(180S) 및 드레인 전극(180D)은 전원 공급 배선(VSS)으로 사용될 수 있다. 전원 공급 배선(VSS)은 연결 전극(210C)과 연결되고, 발광 소자(230)의 제1 구동전극(231)은 상기 소스 전극(180S) 및 드레인 전극(180D) 및 연결 전극(210C)과의 연결을 통해 전원을 공급받을 수 있다. 연결 전극(210C)은 전원 공급 배선(VSS)과 접촉하고, 제2 중간층(220)의 최외곽 측벽을 타고 연장되어 제2 중간층(220) 상부에서 제1 구동전극(231)과 접촉할 수 있다.
기판(110)은 플렉서블리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있으며, 이에 한정되는 것은 아니다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 전계 발광 표시 장치(1000)의 제조 공정이 진행되고, 전계 발광 표시 장치(1000)의 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다. 다만, 이에 한정되는 것은 아니고, 경우에 따라 유리로 이루어진 지지 기판을 그대로 사용할 수도 있다.
도 3을 참조하면, 기판(110) 상에는 단층 또는 다층구조의 버퍼층(120)이 배치될 수 있다. 기판(110)상에 배치된 버퍼층(120)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들이 교번으로 형성된 다중층으로 이루어질 수 있다.
버퍼층(120)은 버퍼층(120) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110) 또는 하부의 층들에서 유출되는 알칼리 이온 등과 같은 불순물로부터 박막 트랜지스터(TFT)를 보호할 수 있다. 그리고, 버퍼층(120)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 또는 이들의 다층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 버퍼층(120)은 멀티 버퍼(multi buffer) 및/또는 액티브 버퍼(active buffer)를 포함할 수 있다. 그리고, 버퍼층(120)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 박막 트랜지스터(TFT)의 구조 및 타입 등에 기초하여 생략될 수도 있다.
도 3을 참조하면, 기판(110)의 표시영역(AA)에서, 발광 소자(230)를 구동하기 위한 박막 트랜지스터(TFT)는 버퍼층(120) 상에 배치될 수 있다. 박막 트랜지스터(TFT)와 버퍼층(120) 사이에서 제1 절연층(130)이 더 배치되어 보다 안정적으로 박막 트랜지스터(TFT)를 형성 할 수 있다.
박막 트랜지스터(TFT)는 반도체층(140A), 게이트 전극(160G), 소스 전극(180S) 및 드레인 전극(180D)을 포함할 수 있다. 여기에서, 화소 회로의 설계에 따라서, 소스 전극(180S)이 드레인 전극이 될 수 있으며, 드레인 전극(180D)이 소스 전극이 될 수 있다. 기판(110)의 표시영역(AA)에서, 제1 절연층(130) 상에는 박막 트랜지스터(TFT)의 반도체층(140A)이 배치될 수 있다.
반도체층(140A)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX) 등에 적용될 수 있으며, 본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)에서 구동 박막 트랜지스터의 반도체층(140A)으로 적용될 수 있으며, 이에 한정되지 않는다. 예를 들면, 전계 발광 표시 장치(1000)의 특성에 따라 스위칭 박막 트랜지스터의 반도체층으로 적용될 수도 있다. 제1 절연층(130) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝하여 반도체층(140A)이 형성될 수 있다.
반도체층(140A)은 박막 트랜지스터(TFT)의 구동 시 채널이 형성되는 채널 영역(140C)과, 채널 영역(140C) 양 측의 소스 영역(140S) 및 드레인 영역(140D)을 포함할 수 있다. 소스 영역(140S)은 소스 전극(180S)과 연결된 반도체층(140A)의 부분일 수 있으며, 드레인 영역(140D)은 드레인 전극(180D)과 연결된 반도체층(140A)의 부분일 수 있다. 소스 영역(140S) 및 드레인 영역(140D)은 반도체층(140A)의 이온 도핑, 예를 들면, 불순물 도핑에 의해 구성될 수 있다. 소스 영역(140S) 및 드레인 영역(140D)은 폴리 실리콘 물질에 이온 도핑하여 생성될 수 있으며, 채널 영역(140C)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분일 수 있다.
반도체층(140A)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드 갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드 갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 반도체층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있으며, 이에 한정되지 않는다. 전계 발광 표시 장치(1000)의 특성에 따라 구동 박막 트랜지스터로 적용될 수도 있다. 그리고, 오프-전류가 작아서 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 예를 들면, 반도체층(140A)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide) 등과 같은 다양한 금속 산화물로 이루어질 수 있다. 박막 트랜지스터(TFT)의 반도체층(140A)은 다양한 금속 산화물 중 IGZO로 이루어지는 것을 가정하여 IGZO층을 기초로 형성되는 것으로 설명하였으나, 이에 제한되지 않고 IGZO가 아닌 IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 또는 IGO(indium-gallium-oxide) 등과 같은 다른 금속 산화물로 형성될 수도 있다. 반도체층(140A)은, 금속 산화물을 제1 절연층(130) 상에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝하여 형성될 수 있다.
도 3을 참조하면, 반도체층(140A)은 비표시 영역(NA)에서 제1 배선(140)으로 형성될 수 있다. 제1 배선(140)은 제1 절연층(130) 상에 배치된 게이트 구동부(GIP)의 구동요소의 일부일 수 있으며, 박막 트랜지스터(TFT)의 반도체층(140A)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제1 절연층(130)상에는 박막 트랜지스터(TFT)의 반도체층(140A)의 상부면을 커버하는 제2 절연층(150)이 배치될 수 있다. 제2 절연층(150)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 절연층(150)에는 박막 트랜지스터(TFT)의 소스 전극(180S) 및 드레인 전극(180D) 각각이 박막 트랜지스터(TFT)의 반도체층(140A)의 소스 영역(140S) 및 드레인 영역(140D) 각각에 연결되기 위한 컨택홀이 형성될 수 있다.
도 3을 참조하면, 표시 영역(AA)에서 제2 절연층(150)이 반도체층(140A) 상에 배치될 수 있다. 그리고, 비표시 영역(NA)에서 제2 절연층(150)이 제1 절연층(130) 상에 배치될 수 있다. 제2 절연층(150)은 도 3에 도시된 바와 같이 기판 전면에 걸쳐 형성될 수도 있다. 그러나 이에 한정되지는 않는다. 예를 들어, 제2 절연층(150)은 게이트 전극(160G)과 동일한 폭을 갖도록 패터닝 될 수도 있다.
기판(110)의 표시 영역(AA)에서, 제2 절연층(150) 상에 박막 트랜지스터(TFT)의 게이트 전극(160G), 게이트 전극(160G)과 연결되는 게이트 라인(GL), 및 스토리지 커패시터의 제1 커패시터 전극()이 배치될 수 있다. 게이트 전극(160G), 게이트 라인(GL), 제1 커패시터 전극은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 게이트 전극(160G)은 박막 트랜지스터(TFT)의 반도체층(140A)의 채널 영역(140C)과 중첩되도록 제2 절연층(150) 상에 형성될 수 있다.
도 3을 참조하면, 게이트 전극(160G)은 비표시 영역(NA)에서, 제2 배선(160)으로 형성될 수 있다. 제2 배선(160)은 제2 절연층(150) 상에 배치된 게이트 구동부(GIP)의 구동요소의 일부일 수 있으며, 박막 트랜지스터(TFT)의 게이트 전극(160G)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다.
도 3을 참조하면, 제2 절연층(150) 상에는 표시 영역(AA)의 게이트 전극(160G) 및 게이트 라인(GL), 그리고 비표시 영역(NA)의 제2 배선(160)을 커버하도록 제3 절연층(170)이 배치될 수 있다. 제3 절연층(170)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제3 절연층(170)에는 박막 트랜지스터(TFT)의 반도체층(140A)의 소스 영역(140S) 및 드레인 영역(140D)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그리고, 도 3에 도시된 바와 같이, 제3 절연층(170)은 기판 전면에 걸쳐 형성될 수도 있으나, 이에 한정되지는 않는다. 예를 들어, 제3 절연층(170)은 반도체층(140A)과 동일한 폭을 갖도록 패터닝될 수도 있다.
기판(110)의 표시영역(AA)에서, 제3 절연층(170) 상에 박막 트랜지스터(TFT)의 소스 전극(180S) 및 드레인 전극(180D)이 배치될 수 있다. 그리고, 박막트랜지스터(TFT)의 소스 전극(180S) 및 드레인 전극(180D)은 제2 절연층(150) 및 제3 절연층(170)에 형성된 컨택홀을 통하여 박막 트랜지스터(TFT)의 반도체층(140A)과 연결될 수 있다. 따라서, 박막 트랜지스터(TFT)의 소스 전극(180S)은 제2 절연층(150) 및 제3 절연층(170)에 형성된 컨택홀을 통하여 반도체층(140A)의 소스 영역(140S)과 연결될 수 있다. 그리고, 박막 트랜지스터(TFT)의 드레인 전극(180D)은 제2 절연층(150) 및 제3 절연층(170)에 형성된 컨택홀을 통하여 반도체층(140A)의 드레인 영역(140D)과 연결될 수 있다. 소스전극(180S) 및 드레인 전극(180D)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 소스전극(180S), 드레인 전극(180D)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있다. 소스전극(180S) 및 드레인 전극(180D)의 물질은 기재된 사항에 한정되지 않는다. 도 3에서는 설명의 편의를 위해, 전계 발광 표시 장치(1000)에 포함될 수 있는 다양한 박막 트랜지스터 중 구동 박막 트랜지스터만을 도시하였으나, 스위칭 박막 트랜지스터 등과 같은 다른 박막 트랜지스터도 전계 발광 표시 장치(1000)에 포함될 수 있다. 또한, 본 발명에서는 박막 트랜지스터(120)가 코플래너(coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등과 같은 다른 구조로 박막 트랜지스터가 구현될 수도 있다.
도 3을 참조하면, 기판(110)의 비표시 영역(NA)에서, 제3 절연층(170)상에 게이트 구동부(GIP)의 일부로 구동요소로 기능하는 제1 전극(180)이 배치될 수 있다. 제1 전극(180)은 박막트랜지스터(TFT)의 소스 전극(180S) 및 드레인 전극(180D)과 동일한 층상에 배치될 수 있으며, 동일한 물질로 이루어질 수 있다. 도 3에서 도시된 바와 같이, 게이트 구동부(GIP)는 제1 배선(140), 제2 배선(160) 및 제1 전극(180) 등과 같은 다양한 구성요소들로 구성될 수 있다. 후술하겠지만, 제1 전극(180)은 전원 공급 배선(VSS) 및 제1 구동전극(231)과 전기적으로 연결되어 제1 구동전극(231)에 전원을 공급할 수 있다.
도 3을 참조하면, 표시 영역(AA) 및 비표시 영역(NA)에서 박막 트랜지스터(TFT), 제1 전극(180), 및 게이트 구동부(GIP) 상에 보호층(190)이 배치될 수 있다. 보호층(190)은 박막 트랜지스터(TFT), 제1 전극(180), 및 게이트 구동부(GIP)를 커버하도록 배치될 수 있다. 보호층(190)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 표시 영역(AA)에서, 보호층(190)에는 박막 트랜지스터(TFT)의 드레인 전극(180D)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그리고, 비표시 영역(NA)에서, 보호층(190)은 제1 전극(180)을 노출하기 위한 컨택홀이 형성될 수 있다.
제1 중간층(200)은 박막 트랜지스터(TFT), 게이트 구동부(GIP) 및 여러 배선 또는 전극 등을 보호하고, 기판(110) 상의 단차를 완만하게 하여 기판(110) 상부의 표면이 균일한 높이를 갖도록 하기 위한 절연층이다.
도 3를 참조하면, 제1 중간층(200)은 표시 영역(AA) 및 비표시 영역(NA) 모두에 배치될 수 있다. 표시 영역(AA) 및 비표시 영역(NA)에서, 보호층(190) 상에는 표시 영역(AA)의 박막 트랜지스터(TFT) 및 비표시 영역(NA)의 게이트 구동부(GIP) 등과 중첩하도록 제1 중간층(200)이 배치될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 중간층(200)은 표시 영역(AA) 및 비표시 영역(NA)에서 게이트 구동부(GIP)가 위치한 영역에 배치될 수 있다. 그리고, 제1 전극(180)이 위치한 영역에는 제1 중간층(200)이 일부 제거되어 제1 전극(180)을 노출하는 컨택홀이 형성될 수 있다.
제 1 중간층(200)은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 벤조사이클로부텐 및 포토레지스트 중 하나로 형성될 수 있으나, 이에 제한되지 않는다.
제 1 중간층(200)은 얇게 형성될수록 공정에 유리하나, 제 1 전극(180)과 제 2 전극(210) 사이에서 적절한 간격을 유지하고, 제 1 전극(180)의 굴곡을 메우도록 적어도 1um 내지 5um의 범위 값을 가질 수 있다.
도 2 및 도 3를 참조하면, 제1 중간층(200)은 박막트랜지스터(TFT) 및 게이트 구동부(GIP)를 커버하도록 배치될 수 있다. 표시 영역(AA)에서 제1 중간층(200)에는 드레인 전극(180D)을 노출시키기 위한 컨택홀이 형성될 수 있다. 그리고, 비표시 영역(NA)에서 제1 중간층(200)은 제1 전극(180)상에 배치된 보호층(190)을 제2 전극(210)에 노출하기 위한 컨택홀이 형성될 수 있다. 제1 중간층(200)은 박막 트랜지스터(TFT) 및 게이트 구동부(GIP)를 보호하고, 기판(110) 상의 단차를 완만하게 하여 기판(110) 상부의 표면이 균일한 높이를 갖도록 하기 위한 유기물질층일 수 있다. 예를 들면, 제1 중간층(200)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
도 3을 참조하면, 기판(110)의 표시영역(AA)에서, 제1 중간층(200) 상에는 연결 전극(210C) 이 배치될 수 있다. 그리고, 연결 전극(210C)은 드레인 전극(180D)을 노출하는 제1 중간층(200) 및 보호층(190)의 컨택홀을 통하여 박막 트랜지스터(TFT)의 드레인 전극(180D)과 연결될 수 있다. 연결 전극(210C)은 박막 트랜지스터(TFT)와 발광소자(230)을 전기적으로 연결하는 역할을 할 수 있다. 예를 들어, 연결 전극(210C)은 박막 트랜지스터(TFT)의 드레인 전극(180D)과 발광소자(230)의 제1 구동전극(231)을 전기적으로 연결하는 역할을 할 수 있다. 연결 전극(210C)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 연결 전극(210C)은 박막 트랜지스터(TFT)의 소스 전극(180S) 및 드레인 전극(180D)과 동일한 물질로 형성될 수 있다.
그리고, 기판(110)의 비표시 영역(NA) 에서, 제1 중간층(200) 상에는 제2 전극(210)이 배치될 수 있다. 그리고, 제2 전극(210)은 제1 전극(180)을 노출하는 제1 중간층(200) 및 보호층(190)의 제2 전극 컨택홀(211)을 통하여 제1 전극(180)과 연결될 수 있다. 제2 전극(210)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 제2 전극(210)은 연결 전극(210C) 또는 박막 트랜지스터(TFT)의 소스 전극(180S)및 드레인 전극(180D)과 동일한 층상에 형성될 수 있으며, 동일한 물질로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
도 1 및 도 3을 참조하면, 기판(110)의 비표시 영역(NA)에서 제2 전극(210)은 적어도 하나 이상의 오픈부(212)를 갖는 격자 형태로 구성될 수 있다.
도 1에서 확대된 'A'영역은 본 발명의 실시 예에 따른 제2 전극(210)의 구성일 수 있다. 제2 전극(210)은 비표시 영역(NA)의 전면에 형성된 제1 전극(180)과 달리 제1 중간층(200)을 노출시키는 적어도 하나 이상의 오픈부(212)를 가지면서 격자 형태로 구성될 수 있다.
제2 전극(210)이 격자 형태로 형성되므로, 오픈부(212)를 통해 제1 중간층(200)과 제2 중간층(220)이 접촉될 수 있다. 제1 중간층(200)과 제2 중간층(220)이 접촉됨에 따라, 제2 전극에 오픈부(212)가 형성되지 않고, 제1 전극(180)과 같이 비표시 영역(NA)의 전면에 형성되는 경우에 비해 접착력이 향상될 수 있으며, 이에 의해, 제2 전극(210)의 뜯김이나 들뜸 등의 불량이 현저하게 줄어드는 효과가 있다.
또한, 제2 전극(210)의 격자 구조는 유기물질로 이루어진 제1 중간층(200) 상에 무기물질의 제2 전극(210)을 형성 시에 완전히 차단하지 않고 오픈부(212)를 형성함으로써 전계 발광 표시장치(100)의 아웃개싱(outgassing)이 개선되는 효과가 있다.
도 3을 참조하면, 제2 전극(210) 아래에 배치된 제 1 중간층(200) 및 보호층(190)에는 제2 전극(210)을 통과시키는 다수의 제2 전극 컨택홀(211)이 형성될 수 있으며, 제2 전극(210)은 제2 전극 컨택홀(211)을 통해 제1 전극(180)과 서로 전기적으로 연결될 수 있다.
비표시 영역(NA)에서 신호 배선으로 이용되는 제1 전극(180) 및 제2 전극(210)이 서로 전기적으로 연결됨에 따라 제1 전극(180) 또는 제2 전극(210)이 개별 배선으로 형성되는 경우에 비해 저항이 낮아질 수 있으며, 이에 따라 화질이 개선될 수 있다.
또한, 제2 전극(210)에서 적어도 하나 이상의 오픈부(212)는 제2 전극 컨택홀(211)과 교번하여 반복적으로 형성될 수 있다.
도 3을 참조하면, 기판(110)의 표시영역(AA)에서, 제2 중간층(220)은 연결 전극(210C) 및 제1 중간층(200) 상에 배치될 수 있다. 예를 들어, 제1 중간층(200) 상에서 연결 전극(210C)을 커버하도록 제2 중간층(220)이 배치될 수 있다. 그리고, 도 3에 도시된 바와 같이, 제2 중간층(220)에는 연결 전극(210C)을 노출시키기 위한 컨택홀이 형성될 수 있다. 제2 중간층(220)은 제1 중간층(200) 상의 연결 전극(210C)으로 인한 하부구조의 단차를 더욱 완화시키면서 하부 구조를 추가적으로 보호하는 유기물질층일 수 있다. 예를 들면, 제2 중간층(220)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있으며, 이에 한정되는 것은 아니다. 제2 중간층(220)은 제1 중간층(200)과 동일한 물질로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
그리고, 기판(110)의 비표시 영역(NA)에서, 제2 중간층(220)은 제2 전극(210)을 덮도록 배치될 수 있다. 도 3에 도시된 바와 같이, 제2 중간층(220)은 제2 전극(210)의 오픈부(212)를 따라 제1 중간층(200)에 접촉되도록 형성될 수 있다. 제2 전극(210)의 오픈부(212)에서 제1 중간층(200) 및 제2 중간층(220)이 접촉함에 따라 접착력이 향상되어 제2 전극(210)의 들뜸으로 인한 불량을 저감할 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)에서는 표시 영역(AA)에서 박막 트랜지스터(TFT) 상부의 층에서 발생하는 단차를 완만하게 하여 기판(110) 상부의 표면이 균일한 높이를 갖도록 하기 위한 절연층으로 표시 영역(AA)에서 제1 중간층(200) 및 제2 중간층(220)을 구성할 수 있다. 이에, 전계 발광 표시 장치(1000)의 표시 영역(AA)에서 사용되는 다양한 배선이 배치될 수 있는 추가적인 공간이 제공될 수 있다.
예를 들면, 표시 영역(AA)에서 하나의 중간층이 사용되는 경우에 비해, 제1 중간층(200)과 제2 중간층(220) 사이의 공간, 즉, 제1 중간층(200) 상면에 배선을 배치할 수 있는 추가적인 공간이 제공될 수 있다. 따라서, 본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)에서는 배선 배치에 대한 설계 자유도가 증가할 수 있다. 이에, 보다 고해상도의 전계 발광 표시 장치(1000)가 제공될 수 있으며, 전계 발광 표시 장치(1000)의 표시 영역(AA)에 배치된 배선의 높은 저항 때문에 발생할 수 있는 휘도 분균일 문제가 해결될 수 있다.
또한, 본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)에서는 비표시 영역(NA)에서 제1 전극(180) 상부의 층에서 발생하는 단차를 완만하게 하여 기판(110) 상부의 표면이 균일한 높이를 갖도록 하기 위한 절연층으로 표시 영역(AA)에서 제1 중간층(200) 및 제2 중간층(220)을 구성할 수 있다. 이에, 전계 발광 표시 장치(1000)의 비표시 영역(NA)에서 특정 시야각으로 인한 빛 반사를 방지할 수 있다.
다시 말해, 비표시 영역(NA)에서 하나의 중간층만을 사용되는 경우에 비해, 이중으로 형성된 제1 중간층(200) 및 제2 중간층(220)으로 인해 제1 전극(180) 상부의 단차 또는 굴곡을 상쇄할 수 있다. 따라서, 외부에서 빛이 입사된 빛은 제2 전극(210)에서 반사되더라도, 내측으로 반사되므로, 외부의 사용자가 반사된 빛을 인지하는 불량이 해결될 수 있다.
도 3을 참조하면, 발광소자(230)의 제1 구동전극(231)은 제2 중간층(220) 상에 배치될 수 있다. 제1 구동전극(231)은 제2 중간층(220)에 형성된 컨택홀을 통하여 연결 전극(210C)과 전기적으로 연결될 수 있다. 따라서, 제1 구동전극(231)은 제2 중간층(220)에 형성된 컨택홀을 통하여 연결 전극(210C)과 연결됨으로써, 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다.
제1 구동전극(231)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 그리고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, 및 Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 제1 구동전극(231)은 투명 도전막, 불투명 도전막, 및 투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로도 형성될 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)는 상부 발광(Top Emission)방식의 전계 발광 표시 장치(1000)일 수 있고, 또한 하부 발광(Bottom Emission) 방식의 전계 발광 표시 장치(1000)일 수 있다. 따라서, 제2 중간층(220) 상에 배치된 제1 구동전극(231)은 캐소드 전극일 수 있고, 또한, 제1 구동전극(231)은 애노드 전극일 수 있다.
도 3을 참조하면, 뱅크층(240)은 표시 영역(AA)에서 서로 인접하는 화소(PX)를 구분하기 위한 구조물로서, 복수의 화소(PX)를 정의할 수 있다. 뱅크층(240)는 유기물로 이루어질 수 있다. 제1 구동전극(231) 및 제2 중간층(220) 상에는 뱅크층(240)이 배치될 수 있다.
표시 영역(AA)에서, 뱅크층(240)에는 제1 구동전극(231)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(240)은 전계 발광 표시 장치(1000)의 발광영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크층(240)은 제1 구동전극(231)의 양끝단을 덮도록 배치될 수 있다.
뱅크층(240) 상에는 스페이서(250)가 더 배치될 수 있다. 그리고, 비표시 영역(NA)에서, 뱅크층(240)는 연결 전극(210C)을 노출하기 위한 컨택홀이 형성될 수 있다.
뱅크층(240) 및 스페이서(250)는 동일한 물질로 이루어질 수 있다. 그리고, 뱅크층(240) 및 스페이서(250)는 유기물질로 이루어질 수 있다. 예를 들어, 뱅크층(240) 및 스페이서(250)는 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이 클로부텐(benzocyclobutene; BCB)계 수지로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
그리고, 제2 중간층(220) 및 뱅크층(240) 상에는 발광층(232)을 포함하는 발광 소자(230)가 더 배치될 수 있다. 도 3에서는 발광층(232)이 화소(PX) 별로 패터닝된 것으로 도시하였으나, 이에 제한되지 않고, 발광층(232)은 복수의 화소(PX)에 공통으로 형성된 공통층일 수 있다. 발광층(232)은 제1 구동전극(231) 상에 정공수송층, 정공저지층, 정공주입층, 유기 발광층, 전자주입층, 전자저지층, 및 전자수송층 등을 포함하며, 발광 방향에 따라 순차 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광층(232)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 스택을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 스택 중 어느 하나의 발광층은 청색 광을 생성하고, 제1 및 제2 발광 스택 중 나머지 하나의 발광층은 노란색-녹색 광을 생성함으로써 제1 및 제2 발광 스택을 통해 백색 광이 생성될 수 있다. 이 발광층(232)에서 생성된 백색 광은 발광층(232) 상부에 위치하는 컬러 필터에 입사되어 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광층(232)에서 각 서브 화소에 해당하는 컬러 광을 생성하여 컬러 영상을 구현할 수도 있다. 예를 들면, 적색(R) 서브 화소의 발광층(232)은 적색 광을, 녹색(G) 서브 화소의 발광층(232)은 녹색 광을, 청색(B) 서브 화소의 발광층(232)은 청색 광을 생성할 수도 있다.
발광층(232) 상에는 제2 구동전극(233)이 더 배치될 수 있다. 제2 구동전극(233)은 발광층(232)을 사이에 두고 제1 구동전극(231)과 대향 하도록 발광층(232)상에 배치될 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)는 상부 발광(Top Emission)방식의 전계 발광 표시 장치(1000)일 수 있고, 또한 하부 발광(Bottom Emission) 방식의 전계 발광 표시 장치(1000)일 수 있다. 따라서, 제2 중간층(220) 상에 배치된 제2 구동전극(233)은 캐소드 전극일 수 있고, 또한, 제1 구동전극(233)은 애노드 전극일 수 있다.
도 3을 참조하면, 기판(110)의 표시영역(AA)에서, 봉지층(260)은 발광 소자(230) 상에 배치될 수 있다. 예를 들어, 제2 구동전극(233) 상에는 수분 침투를 억제하는 봉지층(260)이 더 배치될 수 있다.
봉지층(260)은, 발광 재료와 전극 재료의 산화를 방지하기 위하여, 외부로부터의 산소 및 수분 침투를 막는다. 유기발광소자가 수분이나 산소에 노출되면, 발광 영역이 축소되는 화소 수축(pixel shrinkage) 현상이 나타나거나, 발광 영역 내 흑점(dark spot)이 생길 수 있다. 상기 봉지층(260)은 유리, 금속, 산화 알루미늄(AlOx) 또는 실리콘(Si) 계열 물질로 이루어진 무기막으로 구성되거나, 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단하는 역할을 하고, 유기막은 무기막의 표면을 균일한 높이로 만드는 역할을 한다. 봉지 층을 여러 겹의 박막 층으로 형성하면, 단일 층일 경우에 비해 수분이나 산소의 이동 경로가 길고 복잡하게 되어 유기발광소자까지 수분/산소가 침투하는 것이 어려워진다.
도 3을 참조하면, 본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)는, 봉지층(260)이 제1 봉지층(261), 제2 봉지층(262), 및 제3 봉지층(263)을 포함할 수 있다. 봉지층(260)의 제1 봉지층(261)은 제2 구동전극(233) 상에 배치될 수 있다. 그리고, 제2 봉지층(262)은 제1 봉지층(261) 상에 배치될 수 있다. 또한, 제3 봉지층(263)은 제2 봉지층(262) 상에 배치될 수 있다. 봉지층(260)의 제1 봉지층(261) 및 제3 봉지층(263)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부의 제2 봉지층(262)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
도 4는 도 1에서 A영역의 선 Ⅱ-Ⅱ'의 전계 발광 표시 장치(1000)를 나타내는 단면도이다.
도 4는 도 1에 도시된 'A' 부분을 확대하여 나타낸 도면으로서, bottom 영역에서 베젤 영역 중 일부 층들만 도시되었으며, 그 외의 도선(예: 전원 라인 등)과 층들은 생략되었다. 하지만, 도 3에 설명된 표시 영역 및 비표시 영역의 구조가 도 4에 적용될 수 있다.
도 4는 도 3에서 설명된 패드가 위치한 방향의 비표시 영역과 동일한 구성요소를 구비할 수 있다. 이에 따라, 표시 영역 상의 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)는 비표시 영역(NA)에서 제 1 배선(140)의 폭(W1)은 제 2 배선(160)의 폭(W2)과 같거나 또는 다를 수 있다. 제 1 배선(140)은 표시 영역(AA)에서 박막 트랜지스터(TFT)의 반도체층(140A)일 수 있고, 제 2 배선(160)은 게이트 전극(160G)일 수 있다. 따라서, 제 1 배선(140)의 폭(W1)은 제 2 배선9160)의 폭(W2) 보다 크게 형성될 수 있으나, 비표시 영역(NA)에서는 제 1 배선(140) 및 제 2 배선(160)은 신호 전송 목적의 경로이며, 박막 트랜지스터(TFT)의 반도체층(140A)이나 게이트 전극(160G)의 동작과는 무관할 수 있다. 따라서, 제 1 배선의 폭(W1)과 제 2 배선의 폭(W2)은 동일하게 형성될 수 있다.
도 4를 참조하면, 본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)는 비표시 영역(NA)에서 제 1 배선(140)과 제 2 배선(160) 사이의 간격(W3)은 제 1 배선(140)의 폭(W1) 또는 제 2 배선의 폭(W2)보다 같거나 다르게 형성된다. 제 1 배선(140)과 제 2 배선(160) 사이의 간격은 일반적으로 멀리 형성될수록 신호 간섭에는 유리하다. 또한, 원치 않는 기생 커패시턴스가 발생하는 것을 방지하기 위해 배선 간에는 일정 수준 이상의 간격이 필요할 수 있다. 다만, 고해상도 전계 발광 표시장치(100)에서는 다수의 신호 배선이 많이 배치되어야 하므로, 2개 층에 나누어 배치하더라도, 가급적 최소한으로 이격된 간격을 가지도록 배치될 수 있다. 또한, 제 1 배선(140) 및 제 2 배선(160)은 면적이 넓을수록 신호 전송에 유리하므로, 제 1 배선(140)과 제 2 배선(160) 사이의 간격(W3)은 제 1 배선(140)의 폭(W1) 또는 제 2 배선(160)의 폭(W2)보다 같거나 작게 형성될 수 있다.
도 4를 참조하면, 본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)는 비표시 영역(NA)의 제2 전극 컨택홀(211) 또는 오픈부(212)가 형성되지 않는 표시 영역(AA)에 인접한 구간에서 제1 배선(140) 또는 제2 배선(160)이 배치된 영역 상의 제1 전극(180)과 제2 전극(210) 간의 거리는 제1 배선(140) 또는 제2 배선(160)이 배치되지 않은 영역 상의 제1 전극(180)과 제2 전극(210) 간의 거리보다 작을 수 있다. 다시 말해, 제1 전극(180)은 제1 배선(140) 및 제2 배선(160)을 덮도록 형성된 제3 절연층(170)을 따라 형성되므로, 제1 전극(180)은 제1 배선(140)과 제2 배선(160) 사이의 영역에서 단차를 가지거나 굴곡되도록 형성될 수 있다.
이에 반해, 제1 중간층(200) 상에 형성되는 제2 전극(210)은 제1 중간층(200) 상부의 표면이 균일한 높이를 가지므로, 제2 전극(210)의 상부 표면은 제1 전극(180)과 달리 단차를 가지거나 굴곡되어 형성되지 않고, 균일한 높이를 가지도록 형성될 수 있다.
따라서, 제1 배선(140)과 제2 배선(160) 사이의 영역 상의 제1 전극(180)과 제2 전극(210) 간의 거리는 제1 배선(140) 또는 제2 배선(160)이 배치된 영역 상의 제1 전극(180)과 제2 전극(210) 간의 거리보다 크게 형성될 수 있다.
도 4를 참조하면, 본 발명의 실시 예에 따른 전계 발광 표시 장치(1000)는 비표시 영역(NA)에서 제1 전극(180)이 서로 다른 층에 교번하여 배치된 제1 배선(140)과 제2 배선(160)을 따라 형성될 수 있다.
제1 전극(180)은 서로 이격되어 배치된 제1 배선(140) 및 제2 배선(160)을 따라 배치되므로, 단차를 가지거나 굴곡되어 형성될 수 있다. 이에 따라, 제1 전극(180)은 제1 배선(140) 및 제2 배선(160)이 이격 된 사이에서 단차를 따라 상면에 홈을 가질 수 있다. 제1 전극(180) 상면 홈의 깊이는 제2 배선(160)의 높이보다 작거나 같을 수 있고, 제1 전극(180) 상면 홈의 폭은 제 1 배선(140)과 제 2 배선(160) 사이의 간격(W3)보다 작을 수 있다.
또한, 제1 전극(180)은 제1 배선(140) 및 제2 배선(160)이 이격 된 사이에서 단차를 따라 하면에 돌기를 가질 수 있다. 제1 전극(180) 하면 돌기의 높이는 제2 배선(160)의 높이보다 작거나 같을 수 있고, 제1 전극(180) 하면 돌기의 폭은 제 1 배선(140)과 제 2 배선(160) 사이의 간격(W3)보다 작을 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치는 발광 영역과 베젤 영역을 갖는 기판, 상기 발광 영역에서 연장되어 베젤 영역까지 형성되는 뱅크층, 상기 기판 상에서 서로 다른 층에 배치되며, 단차를 갖는 복수의 신호 배선, 상기 복수의 신호 배선과 중첩되며, 상기 기판과 인접하도록 배치된 제 1 금속층, 상기 제 1 금속층 상에서 상기 뱅크층과 인접하도록 배치된 제 2 금속층 및 상기 제 1 금속층과 제 2 금속층 사이에 제 1 중간층을 포함할 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제2 금속층은 외부 광이 반사되는 것을 방지하도록 배치될 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제2 금속층은 상기 제1 금속층과 전기적으로 접속될 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제2 금속층은 그물망 형태를 가질 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 복수의 신호 배선은 제 1 신호 배선 및 제 2 신호 배선을 포함할 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치는 상기 제 1 신호 배선과 제 2 신호 배선 사이에 배치되는 절연층을 더 포함하고, 상기 제1 신호 배선과 상기 제2 신호 배선은 서로 이격되어 배치될 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제 1 금속층은 상기 제 1 신호 배선과 제 2 신호 배선이 서로 이격된 위치에서 단차를 따라 상면에 홈을 가질 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제 1 금속층 상면 홈의 깊이는 상기 제 2 신호 배선의 높이보다 작거나 같을 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제 1 금속층 상면 홈의 폭은 상기 제 1 신호 배선과 제 2 신호 배선 사이의 이격된 간격 보다 작을 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제 1 금속층은 상기 제 1 신호 배선과 제 2 신호 배선이 서로 이격된 위치에서 하면에 돌기를 가질 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제 1 금속층 하면 돌기의 높이는 상기 제 2 신호 배선의 높이보다 작거나 같을 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제 1 금속층 하면 돌기의 폭은 상기 제 1 신호 배선과 제 2 신호 배선 사이의 이격된 간격 보다 작을 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치는 상기 뱅크층 아래에 제 2 중간층을 더 포함할 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제 2 중간층은 상기 제 1 중간층과 접촉할 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 상기 기판 상에 배치되는 복수의 신호 배선, 상기 비표시 영역에서 상기 신호 배선을 덮도록 굴곡되어 배치된 제 1 금속층 및 상기 제 1 금속층 상에 형성된 제 2 금속층을 포함하며, 상기 제 1 금속층과 제 2 금속층 사이의 거리가 상기 복수의 신호 배선들의 사이에서 위치에 따라 다를 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 복수의 신호 배선은 서로 교번하여 배치되는 제 1 신호 배선 및 제 2 신호 배선을 포함할 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제 1 신호 배선 및 제 2 신호 배선은 서로 이격되도록 배치되고, 상기 제 1 금속층과 제 2 금속층 사이의 거리는 상기 제 1 신호 배선 및 제 2 신호 배선이 이격된 위치에서 더 클 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 제 1 금속층과 제 2 금속층 사이에 제 1 중간층이 형성되고, 상기 제 1 중간층은 상기 제 1 금속층 상의 굴곡을 완화하는, 표시 장치일 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치에서 상기 복수의 신호 배선의 폭은 상기 복수의 신호 배선 사이의 폭보다 작을 수 있다.
본 발명의 실시 예에 따른 전계 발광 표시 장치는 상기 제 2 금속층 상에 상기 제 1 중간층과 접촉하는 제 2 중간층을 더 포함할 수 있다.
뿐만 아니라, 본 발명에서는 전계 발광 표시 장치를 예로 들어 설명하였지만, 이외에도 박막트랜지스터를 구비하는 표시 장치에 모두 적용될 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
PAD : 패드
GIP : 게이트구동부
VSS : 전원 공급 배선
DAM: 댐
263 : 제3 봉지층
262 : 제2 봉지층
261 : 제1 봉지층
260 : 봉지층
250 : 스페이서
240 : 뱅크층
233 : 제2 구동전극
232 : 발광층
231 : 제1 구동전극
230 : 발광소자
220 : 제2 중간층
212 : 오픈부
211 : 연결전극 컨택홀
210 : 제2 전극
210C : 연결전극
200 : 제1 중간층
190 : 보호층
180 : 제1 전극
180S : 소스 전극
180D : 드레인 전극
170 : 제3 절연층
160 : 제2 배선
160G : 게이트 전극
150 : 제2 절연층
140: 제1 배선
140A : 반도체층
130 : 제1 절연층
120 : 버퍼층
110 : 기판

Claims (20)

  1. 발광 영역과 베젤 영역을 갖는 기판;
    상기 발광 영역에서 연장되어 베젤 영역까지 배치되는 뱅크층;
    상기 기판 상에서 서로 다른 층에 배치되며, 단차를 갖는 복수의 신호 배선;
    상기 복수의 신호 배선과 중첩되며, 상기 기판과 인접하도록 배치된 제 1 금속층;
    상기 제 1 금속층 상에 있으며, 상기 뱅크층과 인접하도록 배치된 제 2 금속층; 및
    상기 제 1 금속층과 상기 제 2 금속층 사이에 제 1 중간층을 포함하는, 전계 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 2 금속층은 외부 광이 반사되는 것을 방지하도록 배치된, 전계 발광 표시 장치.
  3. 제 2 항에 있어서,
    상기 제 2 금속층은 상기 제 1 금속층과 전기적으로 접속된, 전계 발광 표시 장치.
  4. 제 3 항에 있어서,
    상기 제 2 금속층은 그물망 형태를 가지는, 전계 발광 표시 장치.
  5. 제 1 항에 있어서,
    상기 복수의 신호 배선은 제 1 신호 배선 및 제 2 신호 배선을 포함하는, 전계 발광 표시 장치.
  6. 제 5 항에 있어서,
    상기 제 1 신호 배선과 상기 제 2 신호 배선 사이에 배치되는 절연층을 더 포함하고,
    상기 제 1 신호 배선과 상기 제 2 신호 배선은 서로 이격되어 배치되는, 전계 발광 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 1 금속층은 상기 제 1 신호 배선과 상기 제 2 신호 배선이 서로 이격된 위치에서 단차를 따라 배치되며, 상기 제 1 금속층의 상면은 홈을 포함하는, 전계 발광 표시 장치.
  8. 제 7 항에 있어서,
    상기 제 1 금속층의 홈의 깊이는 상기 제 2 신호 배선의 높이보다 작거나 같은, 전계 발광 표시 장치.
  9. 제 7 항에 있어서,
    상기 제 1 금속층의 홈의 폭은 상기 제 1 신호 배선과 상기 제 2 신호 배선 사이의 이격된 간격보다 작은, 전계 발광 표시 장치.
  10. 제 6 항에 있어서,
    상기 제 1 금속층은 상기 제 1 신호 배선과 상기 제 2 신호 배선이 서로 이격된 위치에서 상기 제 1 금속층의 하면에 돌기를 포함하는, 전계 발광 표시 장치.
  11. 제 10 항에 있어서,
    상기 제 1 금속층의 돌기의 높이는 상기 제 2 신호 배선의 높이보다 작거나 같은, 전계 발광 표시 장치.
  12. 제 10 항에 있어서,
    상기 제 1 금속층의 돌기의 폭은 상기 제 1 신호 배선과 상기 제 2 신호 배선 사이의 이격된 간격보다 작은, 전계 발광 표시 장치.
  13. 제 1 항에 있어서,
    상기 뱅크층 아래에 제 2 중간층을 더 포함하는, 전계 발광 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 2 중간층은 상기 제 1 중간층과 접촉하는, 전계 발광 표시 장치.
  15. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치되는 복수의 신호 배선;
    상기 비표시 영역에서 상기 복수의 신호 배선을 덮도록 굴곡되어 배치된 제 1 금속층; 및
    상기 제 1 금속층 상에 있는 제 2 금속층을 포함하며,
    상기 제 1 금속층과 상기 제 2 금속층 사이의 거리는 상기 복수의 신호 배선들 사이에서 서로 다른, 전계 발광 표시 장치.
  16. 제 15 항에 있어서,
    상기 복수의 신호 배선은 제 1 신호 배선 및 제 2 신호 배선을 포함하며, 상기 제 1 신호 배선 및 상기 제 2 신호 배선은 서로 교번하여 배치되는, 전계 발광 표시 장치.
  17. 제 16 항에 있어서,
    상기 제 1 신호 배선 및 상기 제 2 신호 배선은 서로 이격되도록 배치되며,
    상기 제 1 금속층과 상기 제 2 금속층 사이의 거리는 상기 제 1 신호 배선 및 상기 제 2 신호 배선 사이에서보다 상기 제 1 신호 배선 및 상기 제 2 신호 배선이 이격된 위치에서 큰, 전계 발광 표시 장치.
  18. 제 15 항에 있어서,
    상기 제 1 금속층과 상기 제 2 금속층 사이에 제 1 중간층이 배치되고,
    상기 제 1 중간층은 상기 제 1 금속층 상의 굴곡을 완화하는, 전계 발광 표시 장치.
  19. 제 15 항에 있어서,
    상기 복수의 신호 배선의 각각의 폭은 상기 복수의 신호 배선 사이의 폭보다 작은, 전계 발광 표시 장치.
  20. 제 18 항에 있어서,
    상기 제 2 금속층 상에 배치되며, 상기 제 1 중간층과 접촉하는 제 2 중간층을 더 포함하는, 전계 발광 표시 장치.
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