KR102493218B1 - 액정 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 기판, 기판 상에 배치되는 제1 게이트 라인, 제1 게이트 라인 상에 배치되는 데이터 라인, 제어 전극이 제1 게이트 라인과 연결되고 일 전극이 데이터 라인과 연결되는 제1 스위칭 소자 및 제1 스위칭 소자의 타 전극과 연결되는 제1 서브 화소 전극을 포함하는 제1 서브 화소부, 제어 전극이 제1 게이트 라인과 연결되고 일 전극이 데이터 라인과 연결되는 제2 스위칭 소자, 제2 스위칭 소자의 타 전극과 연결되는 제2 서브 화소 전극 및 제어 전극이 제1 게이트 라인과 연결되는 제3 스위칭 소자를 포함하는 제2 서브 화소부 및 제1 서브 화소 전극과 적어도 일부가 중첩되는 제1 스토리지 라인 및 제2 서브 화소 전극과 적어도 일부가 중첩되는 제2 스토리지 라인을 갖는 스토리지 배선을 포함하고, 제3 스위칭 소자의 일 전극은 제1 및 제2 스토리지 라인과 서로 다른 층에 배치되어 제1 및 제2 스토리지 라인 모두와 연결되며, 제3 스위칭 소자의 타 전극은 제2 서브 화소 전극과 연결된다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 개재되는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치 중에서도 전기장이 인가되지 않은 상태에서 액정 분자를 그 장축이 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(Vertically Aligned mode)의 액정 표시 장치가 개발되고 있다. 수직 배향 방식의 액정 표시 장치는 측면 시인성 확보를 위해 하나의 화소를 두 개의 서브(sub) 화소로 구분하는 구조를 포함하여 다양한 구조로 개발되고 있다.
본 발명이 해결하고자 하는 과제는 전압 분배 위한 신호의 리플을 감소시킬 수 있는 액정 표시 장치를 제공하고자 한다.
또한, 본 발명이 해결하고자 하는 과제는 IR 드롭 현상이 개선된 액정 표시 장치를 제공하고자 한다.
또한, 본 발명이 해결하고자 하는 과제는 수평 크로스 토크를 감소시킬 수 있는 액정 표시 장치를 제공하고자 한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 기판; 상기 기판 상에 배치되는 제1 게이트 라인; 상기 제1 게이트 라인 상에 배치되는 데이터 라인; 제어 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 데이터 라인과 연결되는 제1 스위칭 소자 및 상기 제1 스위칭 소자의 타 전극과 연결되는 제1 서브 화소 전극을 포함하는 제1 서브 화소부; 제어 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 데이터 라인과 연결되는 제2 스위칭 소자, 상기 제2 스위칭 소자의 타 전극과 연결되는 제2 서브 화소 전극 및 제어 전극이 상기 제1 게이트 라인과 연결되는 제3 스위칭 소자를 포함하는 제2 서브 화소부; 및 상기 제1 서브 화소 전극과 적어도 일부가 중첩되는 제1 스토리지 라인 및 상기 제2 서브 화소 전극과 적어도 일부가 중첩되는 제2 스토리지 라인을 갖는 스토리지 배선을 포함하고, 상기 제3 스위칭 소자의 일 전극은 상기 제1 및 제2 스토리지 라인과 서로 다른 층에 배치되어 상기 제1 및 제2 스토리지 라인 모두와 연결되며, 상기 제3 스위칭 소자의 타 전극은 상기 제2 서브 화소 전극과 연결된다.
또한, 상기 제1 및 제2 스토리지 라인은, 상기 제1 게이트 라인과 동일 층에 배치될 수 있다.
또한, 상기 제3 스위칭 소자의 타 전극은 상기 데이터 라인과 동일 층에 배치될 수 있다.
또한, 상기 제3 스위칭 소자의 타 전극은 상기 제1 스토리지 라인과 제1 컨택홀을 통해 연결되며, 상기 제2 스토리지 라인과 제2 컨택홀을 통해 연결될 수 있다.
또한, 상기 제1 스토리지 라인은, 상기 제1 서브 화소 전극을 둘러쌀 수 있다.
또한, 상기 제2 스토리지 라인은, 제1 방향으로 연장되는 가로부 및 상기 제1 방향과 다른 제2 방향으로 연장되는 세로부를 가질 수 있다.
또한, 상기 제1 게이트 라인과 이웃하여 배치되는 제2 게이트 라인; 제어 전극이 상기 제2 게이트 라인과 연결되고 일 전극이 상기 데이터 라인과 연결되는 제4 스위칭 소자 및 상기 제4 스위칭 소자의 타 전극과 연결되는 제3 서브 화소 전극을 포함하는 제3 서브 화소부; 및 제어 전극이 상기 제2 게이트 라인과 연결되고 일 전극이 상기 데이터 라인과 연결되는 제5 스위칭 소자, 상기 제5 스위칭 소자의 타 전극과 연결되는 제4 서브 화소 전극 및 제어 전극이 상기 제2 게이트 라인과 연결되는 제6 스위칭 소자를 포함하는 제4 서브 화소부를 더 포함하고, 상기 스토리지 배선은 상기 제3 서브 화소 전극과 적어도 일부가 중첩되는 제3 스토리지 라인 및 상기 제4 서브 화소 전극과 적어도 일부가 중첩되는 제4 스토리지 라인을 더 포함하고, 상기 제6 스위칭 소자의 타 전극은 상기 제3 및 제4 스토리지 라인 모두와 연결되며, 상기 제2 스토리지 라인의 세로부는 상기 제3 스토리지 라인과 연결될 수 있다.
또한, 상기 제1 서브 화소부는 상기 제1 스토리지 라인과 상기 제1 서브 화소 전극 사이에 형성되는 제1 스토리지 커패시터를 더 포함하고, 상기 제2 서브 화소부는 상기 제2 스토리지 라인과 상기 제2 서브 화소 전극 사이에 형성되는 제2 스토리지 커패시터를 더 포함할 수 있다.
또한, 상기 제3 스위칭 소자는, 상기 제3 스위칭 소자의 일 전극 및 상기 제3 스위칭 소자의 타 전극 사이에 배치되는 플로팅 전극을 더 포함할 수 있다.
또한, 상기 제2 스위칭 소자는 상기 제2 스위칭 소자의 타 전극과 연결되는 확장부를 더 포함하고, 상기 제2 스위칭 소자의 확장부는 상기 제2 스토리지 라인과 적어도 일부가 중첩될 수 있다.
또한, 상기 제1 및 제2 서브 화소 전극과 서로 동일 층에 배치되며, 상기 데이터 라인과 중첩되는 차폐 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 기판; 상기 기판 상에 배치되는 게이트 라인; 상기 게이트 라인 상에 배치되는 데이터 라인; 상기 게이트 라인과 동일 층에 배치되는 제1 스토리지 라인 및 제2 스토리지 라인과, 상기 데이터 라인과 동일 층에 배치되며 상기 제1 및 제2 스토리지 라인 모두와 연결되는 제3 스토리지 라인을 포함하는 스토리지 배선; 상기 게이트 라인 및 상기 데이터 라인과 연결되는 제1 스위칭 소자와, 상기 제1 스토리지 라인과 적어도 일부가 중첩되고 상기 제1 스위칭 소자와 연결되는 제1 서브 화소 전극을 포함하는 제1 서브 화소부; 및 상기 게이트 라인 및 상기 데이터 라인과 연결되는 제2 스위칭 소자와, 상기 제2 스토리지 라인과 적어도 일부가 중첩되고 상기 제2 스위칭 소자와 연결되는 제2 서브 화소 전극, 및 상기 제2 서브 화소 전극 및 상기 제3 스토리지 라인과 연결되는 제3 스위칭 소자를 포함하는 제2 서브 화소부를 포함한다.
또한, 상기 제3 스토리지 라인은, 상기 제1 스토리지 라인과 제1 컨택홀을 통해 연결되고, 상기 제2 스토리지 라인과 제2 컨택홀을 통해 연결될 수 있다.
또한, 상기 제3 스토리지 라인은, 상기 게이트 라인, 상기 제1 스토리지 라인 및 상기 제2 스토리지 라인 모두와 중첩될 수 있다.
또한, 상기 제3 스위칭 소자는, 상기 게이트 라인으로부터 제공받은 게이트 신호에 대응하여, 상기 제3 스토리지 라인으로부터 제공받은 스토리지 신호를 상기 제2 서브 화소 전극에 인가할 수 있다.
또한, 상기 제2 서브 화소 전극은 제1 방향으로 연장되는 제1 줄기부, 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 줄기부 및 상기 제1 줄기부와 상기 제2 줄기부 중 적어도 하나로부터 연장되는 복수의 가지부를 포함하고, 상기 제2 스토리지 라인은 상기 제1 방향으로 연장되는 가로부 및 상기 제2 방향으로 연장되는 세로부를 포함하며, 상기 제2 스토리지 라인의 세로부는 상기 제2 줄기부와 중첩될 수 있다.
또한, 상기 제1 화소부는 블루를 표시할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 액정 표시 장치는, 기판; 상기 기판 상에 배치되는 제1 게이트 라인; 상기 제1 게이트 라인 상에 배치되는 제1 데이터 라인; 상기 제1 게이트 라인과 동일 층에 배치되는 제1 스토리지 라인 및 제2 스토리지 라인과, 상기 제1 데이터 라인과 동일 층에 배치되며 상기 제1 및 제2 스토리지 라인 중 하나와 연결되는 제3 스토리지 라인을 포함하는 스토리지 배선; 상기 제1 게이트 라인 및 상기 제1 데이터 라인과 연결되는 제1 스위칭 소자와, 상기 제1 스토리지 라인과 적어도 일부가 중첩되고 상기 제1 스위칭 소자와 연결되는 제1 서브 화소 전극을 포함하는 제1 서브 화소부; 및 상기 제1 게이트 라인 및 상기 제1 데이터 라인과 연결되는 제2 스위칭 소자와, 상기 제2 스토리지 라인과 적어도 일부가 중첩되고 상기 제2 스위칭 소자와 연결되는 제2 서브 화소 전극, 및 상기 제2 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함하는 제2 서브 화소부를 포함하고, 상기 제3 스토리지 라인은 상기 제1 서브 화소 전극 및 상기 제2 서브 화소 전극 모두와 중첩된다.
또한, 상기 제3 스토리지 라인은, 상기 제1 스토리지 라인 및 상기 제2 스토리지 라인 중 하나와 컨택홀을 통해 연결된다.
또한, 상기 제3 스토리지 라인은, 상기 제1 및 제2 스토리지 라인과 중첩될 수 있다.
또한, 상기 제3 스토리지 라인은 상기 제2 스토리지 라인과 컨택홀을 통해 연결되며, 상기 제1 스토리지 라인과 절연될 수 있다.
또한, 상기 제1 데이터 라인 및 상기 제3 스토리지 라인 상에 배치되는 제1 패시베이션막; 상기 제1 패시베이션막 상에 배치되는 유기 절연막; 및 상기 유기 절연막 상에 배치되는 제2 패시베이션막을 더 포함하고, 상기 제1 및 제2 서브 화소 전극은 상기 제2 패시베이션막 상에 배치될 수 있다.
또한, 상기 제1 패시베이션과 상기 유기 절연막 사이에 배치되는 컬러 필터를 더 포함할 수 있다.
또한, 상기 제1 게이트 라인과 이웃하도록 배치되는 제2 게이트 라인; 상기 제1 데이터 라인과 이웃하도록 배치되는 제2 데이터 라인; 상기 제2 게이트 라인 및 상기 제2 데이터 라인과 연결되는 제4 스위칭 소자와, 상기 제4 스위칭 소자와 연결되는 제3 서브 화소 전극을 포함하는 제3 서브 화소부; 및 상기 제2 게이트 라인 및 상기 제2 데이터 라인과 연결되는 제5 스위칭 소자와, 상기 제5 스위칭 소자와 연결되는 제4 서브 화소 전극, 및 상기 제4 서브 화소 전극과 연결되는 제6 스위칭 소자를 포함하는 제4 서브 화소부를 더 포함하며, 상기 스토리지 배선은 상기 제3 서브 화소 전극과 적어도 일부가 중첩되는 제4 스토리지 라인, 상기 제4 서브 화소 전극과 적어도 일부가 중첩되는 제5 스토리지 라인 및 상기 제3 스토리지 라인과 동일 층에 배치되어 상기 제6 스위칭 소자와 연결되는 제6 스토리지 라인을 더 포함하고, 상기 제4 및 제5 스토리지 라인은 상기 제1 및 제2 게이트 라인과 서로 동일 층에 배치되며, 상기 제6 스토리지 라인은 상기 제4 및 제5 스토리지 라인 중 하나와 연결될 수 있다.
또한, 상기 제6 스토리지 라인은 상기 제3 스토리지 라인과 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 전압 분배를 위한 신호의 리플을 감소시킬 수 있으며, 이에 따라 IR 드롭 현상이 개선될 수 있다.
또한, 수평 크로스 토크를 감소시킬 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 제1 화소부를 나타낸 등가 회로도이다.
도 2는 도 1에 도시한 제1 화소부를 보다 상세하게 나타낸 레이아웃도이다.
도 3은 도 2에 도시한 제1 게이트 라인, 제1 및 제2 스토리지 라인을 나타낸 도면이다.
도 4는 도 2에 도시한 데이터 도전체를 나타낸 도면이다.
도 5는 도 2의 I-I'선을 따라 자른 단면도이다.
도 6은 도 3의 II-II'선을 따라 자른 단면도이다.
도 7은 도 3의 Ⅲ-Ⅲ'선 및 IV-IV'선을 따른 단면도이다.
도 8은 도 1에 도시한 제1 화소부 및 이와 연결되는 제2 화소부를 나타낸 등가 회로도이다.
도 9는 도 8에 도시한 제1 및 제2 화소부를 보다 상세하게 나타낸 레이아웃도이다.
도 10은 본 발명의 다른 실시예에 따른 액정 표시 장치의 구성 중 제1 화소부, 제3 화소부 및 제4 화소부를 나타낸 등가 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 구성 중 제1 및 제2 화소부를 나타낸 등가 회로도이다.
도 12는 도 11에 도시한 제1 및 제2 화소부를 보다 상세하게 나타낸 레이아웃도이다.
도 13은 도 12에 도시한 제1 게이트 라인, 제2 게이트 라인, 제1 및 제2 스토리지 라인을 나타낸 도면이다.
도 14는 도 2에 도시한 데이터 도전체를 나타낸 도면이다.
도 15는 도 12의 V-V'선을 따른 단면도이다.
도 16은 도 12의 VI-VI'선을 따른 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 액정 표시 장치의 구성 중 제1 내지 제6 화소부를 나타낸 등가 회로도이다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 제1 화소부를 개략적으로 나타낸 등가 회로도이다. 먼저 도 1을 참조하여 제1 화소부(PX1)에 대해 설명한다.
도 1을 참조하면, 제1 화소부(PX1)는 제1 및 제2 서브 화소부(SPX1, SPX2)를 포함할 수 있다.
제1 화소부(PX1)는 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)과 연결될 수 있다. 제1 게이트 라인(GL1)은 제1 방향(d1)으로 연장될 수 있다. 제1 게이트 라인(GL1)은 게이트 구동부로부터 제1 게이트 신호(G2)를 제공받을 수 있다. 제1 데이터 라인(DL1)은 제1 방향(d1)과 다른 제2 방향(d2)으로 연장될 수 있다. 제1 데이터 라인(DL1)은 데이터 구동부로부터 제1 데이터 신호(D1)를 제공받을 수 있다. 제1 방향(d1)은 제2 방향(d2)과 수직으로 교차될 수 있다. 도 1을 기준으로 제1 방향(d1)은 행 방향으로, 제2 방향(d2)은 열 방향으로 예시한다.
제1 서브 화소부(SPX1)는 제1 스위칭 소자(TR1) 및 제1 서브 화소 전극(PE1)을 포함할 수 있다. 제1 스위칭 소자(TR1)는 일 실시예로 박막 트랜지스터와 같은 삼단자 소자일 수 있다. 제1 스위칭 소자(TR1)는 제어 전극이 제1 게이트 라인(GL1)과 연결될 수 있으며, 일 전극이 제1 데이터 라인(DL1)과 연결될 수 있다. 또한, 제1 스위칭 소자(TR1)의 타 전극은 제1 서브 화소 전극(PE1)과 연결될 수 있다. 제1 스위칭 소자(TR1)의 제어 전극은 게이트 전극일 수 있으며, 일 전극은 소스 전극일 수 있다. 또한, 제1 스위칭 소자(TR1)의 타 전극은 드레인 전극일 수 있다.
제1 스위칭 소자(TR1)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)에 따라 턴 온 되어, 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 신호(D1)를 제1 서브 화소 전극(PE1)에 제공할 수 있다.
제1 서브 화소부(SPX1)는 제1 서브 화소 전극(PE1)과 공통 전극(CE) 사이에 형성되는 제1 액정 커패시터(Clc1)를 더 포함할 수 있다. 제1 액정 커패시터(Clc1)는 제1 서브 화소 전극(PE1)에 제공되는 전압과 공통 전극(CE)에 제공되는 전압 사이의 차전압을 충전한다.
제2 서브 화소부(SPX2)는 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3) 및 제2 서브 화소 전극(PE2)을 포함할 수 있다. 제2 및 제3 스위칭 소자(TR2, TR3)는 일 실시예로 박막 트랜지스터와 같은 삼단자 소자일 수 있다.
제2 스위칭 소자(TR2)는 제어 전극이 제1 게이트 라인(GL1)과 연결될 수 있으며, 일 전극이 제1 데이터 라인(DL)과 연결될 수 있다. 또한, 제2 스위칭 소자(TR2)의 타 전극은 제2 서브 화소 전극(PE2)과 연결될 수 있다. 제2 스위칭 소자(TR2)의 제어 전극은 게이트 전극일 수 있으며, 일 전극은 소스 전극일 수 있다. 또한, 제2 스위칭 소자(TR2)의 타 전극은 드레인 전극일 수 있다.
제2 스위칭 소자(TR2)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)에 따라 턴 온 되어, 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 신호(D1)를 제2 서브 화소 전극(PE2)에 인가할 수 있다.
제3 스위칭 소자(TR3)는 제어 전극이 제1 게이트 라인(GL1)과 연결될 수 있으며, 일 전극이 제1 노드(N1)와 연결될 수 있다. 또한, 제3 스위칭 소자(TR3)의 타 전극은 제2 서브 화소 전극(PE2)과 연결될 수 있다. 제3 스위칭 소자(TR3)의 제어 전극은 게이트 전극일 수 있으며, 일 전극은 소스 전극일 수 있다. 또한, 제3 스위칭 소자(TR3)의 타 전극은 드레인 전극일 수 있다. 제3 스위칭 소자(TR3)는 제1 노드(N1)를 통해 후술하는 제3 스토리지 라인(RL3)과 연결될 수 있다.
제3 스위칭 소자(TR3)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)에 따라 턴 온 되어, 제3 스토리지 라인(RL3)으로부터 제공받은 신호(R)를 제2 서브 화소 전극(PE2)에 인가할 수 있다.
제2 서브 화소부(SPX2)는 제2 서브 화소 전극(PE2)과 공통 전극(CE) 사이에 형성되는 제2 액정 커패시터(Clc2)를 더 포함할 수 있다. 한편, 제2 서브 화소 전극(PE2)에 인가되는 제1 데이터 신호(D1)에 대응되는 전압의 일부는 스토리지 신호(R)가 제2 서브 화소 전극(PE2)에 인가됨에 따라 분압된다. 따라서, 제2 액정 커패시터(Clc2)에 충전된 전압의 레벨은 제1 액정 커패시터(Clc1)에 충전된 전압의 레벨보다 낮다.
이에 따라, 제1 액정 커패시터(Clc1)에 충전된 전압의 레벨이 제2 액정 커패시터(Clc2)에 충전된 전압의 레벨과 서로 다르므로, 제1 서브 화소부(SPX1)와 제2 서브 화소부(SPX2) 각각의 액정 분자들이 기울어진 각도는 서로 다르다. 따라서, 제1 서브 화소부(SPX1)는 제2 서브 화소부(SPX2)와 휘도가 서로 다를 수 있다. 즉, 제1 액정 커패시터(Clc1)에 충전되는 전압과 제2 액정 커패시터(Clc2)에 충전되는 전압을 적절히 조절하여, 측면에서 바라보는 영상이 정면에서 바라보는 영상에 최대한 가깝도록 할 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 액정 표시 장치의 측면 시인성을 향상시킬 수 있다.
스토리지 배선(RD)은 제1 내지 제3 스토리지 라인(RL1 내지 RL3)을 포함할 수 있다. 제1 스토리지 라인(RL1)은 제1 서브 화소 전극(PE1)과 적어도 일부가 중첩될 수 있다. 제2 스토리지 라인(RL2)은 제2 서브 화소 전극(PE2)과 적어도 일부가 중첩될 수 있다. 한편, 제1 및 제2 스토리지 라인(RL1, RL2)은 일 실시예로 직류 형태의 스토리지 신호(R)가 제공될 수 있다. 스토리지 신호(R)의 전압 레벨은 제2 액정 커패시터(Clc2)에 충전되는 전압 레벨이 제1 액정 커패시터(Clc1)에 충전되는 전압 레벨보다 낮은 수 있는 경우라면, 특별히 제한되지 않는다.
제1 서브 화소부(SPX1)는 제1 서브 화소 전극(PE1)과 제1 스토리지 라인(RL1)이 중첩됨에 따라 형성되는 제1 스토리지 커패시터(Cst1)를 더 포함할 수 있다. 즉, 제1 스토리지 커패시터(Cst1)는 일 전극이 제1 서브 화소 전극(PE1)과 연결되며, 타 전극이 제1 스토리지 라인(RL1)과 연결될 수 있다.
제2 서브 화소부(SPX2)는 제2 서브 화소 전극(PE2)과 제2 스토리지 라인(RL2)이 중첩됨에 따라 형성되는 제2 스토리지 커패시터(Cst2)를 더 포함할 수 있다. 즉, 제2 스토리지 커패시터(Cst2)는 일 전극이 제2 서브 화소 전극(PE2)과 연결되며, 타 전극이 제2 스토리지 라인(RL2)과 연결될 수 있다.
제3 스토리지 라인(RL3)은 제3 스위칭 소자(TR3)의 일 전극과 제1 노드(N1)를 통해 연결될 수 있다. 또한, 제3 스토리지 라인(RL3)은 제1 및 제2 스토리지 라인(RL1, RL2) 모두와 연결될 수 있다. 이에 따라, 제3 스토리지 라인(RL3)은 제1 및 제2 스토리지 라인(RL1, RL2)으로부터 스토리지 신호(R)를 제공받을 수 있다. 이에 대해서는 도 2를 참조하여 설명하기로 한다.
도 2는 도 1에 도시한 제1 화소부를 보다 상세하게 나타낸 레이아웃도이다. 도 3는 도 2의 I-I'선을 따라 자른 단면도이다. 도 4는 도 2의 II-II'선을 따라 자른 단면도이다. 도 5은 도 2의 Ⅲ-Ⅲ'선 및 IV-IV'선을 따른 단면도이다. 도 6은 도 2에 도시한 액정 표시 장치 중 제1 게이트 라인, 제1 스토리지 라인 및 제2 스토리지 라인을 나타낸 도면이다. 도 7은 도 2에 도시한 액정 표시 장치 중 데이터 도전체를 나타낸 도면이다.
도 2 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 하부 표시판(10), 상부 표시판(20) 및 그 사이에 개재되는 액정층(30)을 포함할 수 있다. 하부 표시판(10)은 상부 표시판(20)과 서로 마주보도록 배치된다. 하부 표시판(10)은 일 실시예로 상부 표시판(20)과 실링(sealing)을 통해 합착될 수 있다.
설명의 편의를 위해 이하, 제1 스위칭 소자(TR1)의 일 전극 및 타 전극을 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)으로 표기한다. 또한, 제2 스위칭 소자(TR2)의 일 전극 및 드레인 전극을 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)으로 표기한다. 또한, 제3 스위칭 소자(TR3)의 소스 전극 및 드레인 전극을 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)으로 표기한다.
먼저, 하부 표시판(10)에 대해 설명하기로 한다.
하부 기판(110) 상에는 제1 게이트 라인(GL1), 제1 내지 제3 게이트 전극(GE1 내지 GE3), 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2)이 배치될 수 있다. 하부 기판(110)은 일 실시예로 투명한 유리 기판, 플라스틱 기판 등일 수 있다.
제1 게이트 라인(GL1)은 제1 방향(d1)으로 연장되도록 배치될 수 있다. 제1 내지 제3 게이트 전극(GE1 내지 GE3)은 제1 게이트 라인(GL1)과 연결될 수 있다.
제1 게이트 라인(GL1) 및 제1 내지 제3 게이트 전극(GE1 내지 GE3)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
도 6을 참조하면, 제1 및 제2 스토리지 라인(RL1, RL2)은 하부 기판(110) 상에 배치될 수 있다. 즉, 제1 및 제2 스토리지 라인(RL1, RL2)은 제1 게이트 라인(GL1) 및 제1 내지 제3 게이트 전극(GE1 내지 GE3)과 동일 층에 배치될 수 있으며, 서로 절연된다. 제1 및 제2 스토리지 라인(RL1, RL2)은 일 실시예로 제1 게이트 라인(GL1) 및 제1 내지 제3 게이트 전극(GE1 내지 GE3)과 서로 동일한 물질로 형성될 수 있다. 또한, 제1 및 제2 스토리지 라인(RL1, RL2)은 일 실시예로 제1 게이트 라인(GL1) 및 제1 내지 제3 게이트 전극(GE1 내지 GE3)과 동일한 마스크 공정을 통해 동시에 형성될 수 있다.
제1 스토리지 라인(RL1)은 도 2를 기준으로 제1 게이트 라인(GL1)의 상부에 배치될 수 있다. 즉, 제1 스토리지 라인(RL1)은 후술하는 제1 서브 화소 전극(PE1)과 적어도 일부가 중첩되도록 배치될 수 있다. 제1 스토리지 라인(RL1)은 일 실시예로 제1 서브 화소 전극(PE1)을 둘러싸는 사각 고리 형태일 수 있다. 다만, 제1 스토리지 라인(RL1)의 형태 및 크기가 도 2에 도시된 것으로 제한되는 것은 아니다.
제2 스토리지 라인(RL2)은 도 2를 기준으로 제1 게이트 라인(GL1)의 하부에 배치될 수 있다. 제2 스토리지 라인(RL2)은 제1 방향(d1)으로 연장되는 가로부(RL2a) 및 제2 방향(d2)으로 연장되는 세로부(RL2b)를 포함할 수 있다. 제2 스토리지 라인(RL2)의 가로부(RL2a)는 제1 화소부(PX1)와 이웃하는 다른 화소부 영역에 위치하는 스토리지 라인과 연결될 수 있다. 제2 스토리지 라인(RL2)의 세로부(RL2b)는 제2 서브 화소 전극(PE2)과 적어도 일부가 중첩되도록 배치될 수 있다.
제2 스토리지 라인(RL2)의 세로부(RL2b)는 일 실시예로 제2 서브 화소 전극(PE2)의 중심을 가로지르도록 배치될 수 있다. 보다 상세하게는, 제2 스토리지 라인(RL2)의 세로부(RL2b)는 후술하는 제2 서브 화소 전극(PE2)의 제2 줄기부(PE2b)와 중첩되도록 제2 방향(d2)으로 연장될 수 있다. 다만, 제2 스토리지 라인(RL2)의 형태 및 크기가 도 2에 도시된 것으로 제한되는 것은 아니다.
게이트 절연막(120)은 제1 게이트 라인(GL1), 제1 내지 제3 게이트 전극(GE1 내지 GE3), 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2) 상에 배치될 수 있다. 게이트 절연막(120)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(120)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
반도체층(130)은 게이트 절연막(120) 상에 배치될 수 있다. 반도체층(130)은 제1 내지 제3 스위칭 소자(TR1 내지 TR3)의 채널 영역을 포함할 수 있다. 반도체층(130)은 산화물 반도체를 포함할 수 있다. 즉, 반도체층(130)은 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나로 형성될 수 있다. 다른 실시예로, 반도체층(130)은 비정질 규소, 다결정 규소 등으로 형성될 수도 있다.
저항성 접촉층(140)은 반도체층(130)의 상부에 배치될 수 있다. 저항성 접촉층(140)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 한편, 저항성 접촉층(140)은 반도체층(130)이 산화물 반도체로 이루어지는 경우라면, 생략될 수 있다. 본 명세서에서는 저항성 접촉층(140)이 반도체층(130)의 상부에 배치되는 것을 예로 들어 설명하기로 한다.
도 7을 참조하면, 데이터 도전체는 게이트 절연막(120) 및 저항성 접촉층(140) 상에 배치될 수 있다. 데이터 도전체(DW)는 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터 도전체(DW)는 일 실시예로 동일한 마스크 공정을 통해 반도체층(130) 및 저항성 접촉층(140)과 동시에 형성될 수 있다. 이 경우, 데이터 도전체(DW)는 반도체층(130) 중 제1 내지 제3 스위칭 소자(TR1 내지 TR3)의 채널 영역을 제외하고는 반도체층(130)과 실질적으로 동일한 형태를 가질 수 있다. 상기 제1 내지 제3 스위칭 소자(TR1 내지 TR3)의 채널 영역에 대해서는 후술하기로 한다.
데이터 도전체(DW)는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제1 소스 전극(SE1), 제1 드레인 전극(DE1) 및 제1 게이트 전극(GE1)은 제1 스위칭 소자(TR1)를 형성한다. 제1 스위칭 소자(TR1)의 제1 소스 전극(SE1)은 제1 데이터 라인(DL1)과 연결될 수 있다. 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 서브 화소 전극(PE1)과 연결될 수 있다. 제1 스위칭 소자(TR1)의 제1 소스 전극(SE1)은 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)과 동일 층에서 소정의 거리 이격되어 배치된다. 제1 스위칭 소자(TR1)의 채널 영역은 제1 게이트 전극(GE1)을 통해 제공되는 제1 게이트 신호(G1)에 따라, 제1 소스 전극(SE1)과 제1 드레인 전극(DE1) 사이에 형성될 수 있다.
제2 소스 전극(SE2), 제2 드레인 전극(DE2) 및 제2 게이트 전극(GE2)은 제2 스위칭 소자(TR2)를 형성한다. 제2 스위칭 소자(TR2)의 제2 소스 전극(SE2)은 제1 데이터 라인(DL1)과 연결될 수 있다. 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 서브 화소 전극(PE2)과 연결될 수 있다. 제2 스위칭 소자(TR2)의 제2 소스 전극(SE2)은 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)과 동일 층에서 소정의 거리 이격되어 배치된다. 제2 스위칭 소자(TR2)의 채널 영역은 제2 게이트 전극(GE2)을 통해 제공되는 제1 게이트 신호(G1)에 따라, 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 사이에 형성될 수 있다.
제2 스위칭 소자(TR2)는 제2 드레인 전극(DE2)으로부터 연장되어 제2 스토리지 라인(RL2)의 가로부(RL2a)와 중첩되는 드레인 전극 확장부(DEP1)를 더 포함할 수 있다. 드레인 전극 확장부(DEP1)는 제2 스토리지 라인(RL2)의 가로부(RL2a)와 중첩됨에 따라, 제2 스토리지 커패시터(Cst2)의 용량 성분을 증가시킬 수 있다. 또한, 제2 스위칭 소자(TR2)의 제2 게이트 전극(GE2)과 제2 드레인 전극(DE2) 사이의 기생 성분에 의한 킥백 전압(Vkb)을 줄일 수 있다.
제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제3 게이트 전극(GE3)은 제3 스위칭 소자(TR3)를 형성한다. 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제1 및 제2 스토리지 라인(RL1, RL2) 모두와 연결된다. 즉, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 전술한 제3 스토리지 라인(RL3)과 동일한 구성일 수 있다. 이에 따라, 제3 스토리지 라인(RL3)은 제1 및 제2 스토리지 라인(RL1, RL2)과 서로 다른 층에 배치된다. 이하, 제3 스토리지 라인(RL3)과 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)을 경우에 따라 서로 혼용해서 사용하기로 한다.
제3 스위칭 소자(TR3)에 대해 보다 상세히 설명하면, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제3 컨택홀(CNT3)을 통해 제1 스토리지 라인(RL1)과 연결될 수 있다. 또한, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제4 컨택홀(CNT4)을 통해 제2 스토리지 라인(RL2)과 연결될 수 있다. 이에 따라, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제1 스토리지 라인(RL1), 제2 스토리지 라인(RL2) 및 제1 게이트 라인(GL1) 모두와 중첩될 수 있다.
제3 스위칭 소자(TR3)의 제3 드레인 전극(DE3)은 제2 서브 화소 전극(PE2)과 연결될 수 있다. 즉, 제3 스위칭 소자(TR3)는 제1 및 제2 스토리지 라인(RL1, RL2)으로부터 제공받은 스토리지 신호(R)를 제2 서브 화소 전극(PE2)에 제공함으로써, 제2 액정 커패시터(Clc2)에 충전되는 전압을 분압시킬 수 있다.
결국, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)이 제3 컨택홀(CNT3) 및 제4 컨택홀(CNT4)을 통해 각각 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2) 모두와 연결될 수 있다. 따라서, 전체적으로 제1 방향(d1)으로 배치되는 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2)의 가로부(RL2a)와 전체적으로 제2 방향으로 배치되는 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3) 및 제2 스토리지 라인(RL2)의 세로부(RL2b) 모두가 제1 화소부(PX1) 영역 내에서 메시(mesh) 구조로 연결되게 된다. 이를 통해, 스토리지 신호(R)를 제공하는 제1 내지 제3 스토리지 라인(RL1 내지 RL3)의 저항 성분을 감소시켜, 결과적으로 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)에 제공되는 스토리지 신호(R)의 IR 드롭(drop) 현상을 방지할 수 있다.
또한, 제1 및 제2 스토리지 라인(RL1, RL2)은 후술하는 차폐 전극(180)과는 절연된다. 이에 따라, 제1 및 제2 스토리지 라인(RL1, RL2)은 차폐 전극(180)과 독립적인 전압 구동이 가능하다. 또한, 제1 스토리지 라인(RL1), 제2 스토리지 라인(RL2) 및 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3) 모두가 메탈(metal)로 형성됨에 따라, 저항 성분을 감소시킬 수 있다. 나아가, 제1 스토리지 라인(RL1), 제2 스토리지 라인(RL2) 및 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3) 모두가 연결되어 메시 구조를 형성함에 따라, 스토리지 신호(R)의 리플(ripple) 성분을 감소시킬 수 있다.
한편, 제3 스위칭 소자(TR3)는 제3 소스 전극(SE3)과 제3 드레인 전극(DE3) 사이에 배치되는 플로팅 전극(FE)을 더 포함할 수 있다. 즉, 제3 스위칭 소자(TR3)는 일 실시예로 필드 릴렉세이션 트랜지스터(Field relaxation transistor)일 수 있다.
제1 패시베이션막(150)은 데이터 도전체(DW) 및 게이트 절연막(120)의 상에 배치될 수 있다. 제1 패시베이션막(150)은 일 실시예로 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 제1 패시베이션막(150)은 후술하는 유기 절연막(160)의 안료가 반도체층(130) 중 노출된 부분으로 유입되는 것을 방지할 수 있다.
유기 절연막(160)은 제1 패시베이션막(150)의 상에 배치될 수 있다. 유기 절연막(160)은 평탄화 특성이 우수하며, 감광성(photosensitivity)을 가지는 유기 물질을 포함할 수 있다. 한편, 유기 절연막(160)은 생략될 수도 있다.
한편, 도면에는 도시하지 않았으나, 제1 패시베이션막(150) 상에는 컬러 필터가 배치될 수 있다. 즉, 컬러 필터는 제1 패시베이션막(150)과 유기 절연막(160) 사이에 배치될 수 있다. 컬러 필터는 레드(red), 그린(green) 및 블루(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있으나, 이에 제한되는 것은 아니다. 컬러 필터는 인접하는 화소마다 서로 다른 색을 표시하는 물질로 형성될 수 있다. 컬러 필터는 후술하는 상부 표시판(20) 상에 배치될 수도 있다.
제2 패시베이션막(170)은 유기 절연막(160) 상에 배치될 수 있다. 제2 패시베이션막(170)은 일 실시예로 질화 규소와 산화 규소 따위의 무기 절연물로 형성될 수 있다. 제2 패시베이션막(170)은 유기 절연막(160)의 상부가 들뜨는 것을 방지하고, 유기 절연막(160)으로부터 유입되는 용제(solvent)와 같은 유기물에 의한 액정층(30)의 오염을 억제하여 화면 구동 시 야기될 수 있는 잔상 등의 불량을 방지할 수 있다.
제1 및 제2 서브 화소 전극(PE1, PE2)은 제2 패시베이션막(170) 상에 배치될 수 있다. 제1 서브 화소 전극(PE1)은 제1 컨택홀(CNT1)에 의해 노출된 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)과 연결될 수 있다. 제2 서브 화소 전극(PE2)은 제2 컨택홀(CNT2)에 의해 노출된 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)과 연결될 수 있다. 제1 및 제2 서브 화소 전극(PE1, PE2)은 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다.
제1 서브 화소 전극(PE1)은 제1 방향(d1)으로 연장되는 제1 줄기부(PE1a), 제2 방향(d2)으로 연장되는 제2 줄기부(PE1b) 및 상기 제1 줄기부(PE1a)와 제2 줄기부(PE1b)로부터 각각 연장되는 복수의 가지부(PE1c)를 포함할 수 있다. 또한, 제1 서브 화소 전극(PE1)은 복수의 가지부(PE1c) 사이에 배치되는 복수의 제1 슬릿(SLT1)을 포함할 수 있다. 제2 서브 화소 전극(PE2)은 제1 방향(d1)으로 연장되는 제1 줄기부(PE2a), 제2 방향(d2)으로 연장되는 제2 줄기부(PE2b) 및 상기 제1 줄기부(PE2a)와 제2 줄기부(PE2b)로부터 각각 연장되는 복수의 가지부(PE2c)를 포함할 수 있다. 또한, 제2 서브 화소 전극(PE2)은 복수의 가지부(PE2c) 사이에 배치되는 복수의 제2 슬릿(SLT2)을 포함할 수 있다.
제1 서브 화소 전극(PE1)의 경우를 예로 들어 설명하기로 한다. 제1 서브 화소 전극(PE1)의 복수의 제1 슬릿(SLT1)은 제1 서브 화소 전극(PE1)과 후술하는 공통 전극(CE)사이에 프린지 필드(fringe field)를 형성하여, 복수의 액정 분자(31)들이 특정 방향으로 회전할 수 있도록 한다.
차폐 전극(180)은 제2 패시베이션막(170) 상에 배치될 수 있다. 차폐 전극(180)은 제1 및 제2 서브 화소 전극(PE1, PE2)과 서로 동일 층에 배치될 수 있다. 한편, 차폐 전극(180)은 제1 및 제2 데이터 라인(DL1, DL2)을 포함하는 복수의 데이터 라인과 중첩되도록 배치될 수 있다. 이에 따라, 차폐 전극(180)은 복수의 데이터 라인과 각 데이터 라인에 인접하는 복수의 서브 화소 전극 간의 커플링(coupling)에 의한 빛샘 현상을 방지할 수 있다.
차폐 전극(180)은 일 실시예로 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다. 차폐 전극(180)은 일 실시예로 제1 화소부(PX1)의 외부에서 공통 전극(CE)과 연결되어 공통 전압을 제공받을 수 있다.
제1 플로팅 전극(180a) 및 제2 플로팅 전극(180b)은 제2 패시베이션막(170) 상에 차폐 전극(180)과 동일 층에 배치될 수 있다. 제1 플로팅 전극(180a)은 제3 컨택홀(CNT3)을 덮도록 형성될 수 있다. 제2 플로팅 전극(180b)은 제4 컨택홀(CNT4)을 덮도록 형성될 수 있다.
보다 상세히 설명하면, 제1 플로팅 전극(180a)은 제1 스토리지 라인(RL1)과 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)을 서로 연결시킬 수 있다. 또한, 제2 플로팅 전극(180b)은 제2 스토리지 라인(RL2)과 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)을 서로 연결시킬 수 있다. 즉, 제1 플로팅 전극(180a)은 제1 스토리지 라인(RL1)과 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3) 간의 브릿지 전극 역할을 수행한다. 또한, 제2 플로팅 전극(180b)은 제2 스토리지 라인(RL2)과 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3) 간의 브릿지 전극 역할을 수행한다.
한편, 제1 및 제2 플로팅 전극(180a, 180b) 각각은 동일 층에 배치되는 차폐 전극(180), 제1 및 제2 서브 화소 전극(PE1, PE2) 각각과 절연될 수 있다.
제1 플로팅 전극(180a)은 제3 컨택홀(CNT3)을 통해 제1 스토리지 라인(RL1) 및 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)을 서로 연결시킬 수 있다. 제2 플로팅 전극(180b)은 제4 컨택홀(CNT4)을 통해 제2 스토리지 라인(RL2) 및 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)을 서로 연결시킬 수 있다. 제1 플로팅 전극(180a) 및 제2 플로팅 전극(180b)은 일 실시예로 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다.
도면에는 도시하지 않았으나, 제1 서브 화소 전극(PE1), 제2 서브 화소 전극(PE2), 차폐 전극(180), 제1 및 제2 플로팅 전극(180a, 180b) 상에는 제1 배향막이 배치될 수 있다. 제1 배향막은 폴리이미드 등으로 형성될 수 있다.
다음으로, 상부 표시판(20)에 대해 설명하기로 한다.
상부 기판(190)은 하부 기판(110)과 대향되도록 배치될 수 있다. 상부 기판(190)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있으며, 일 실시예로 하부 기판(110)과 동일한 재질로 형성될 수 있다.
상부 기판(190) 상에는 화소 영역 외의 영역에 광이 투과되는 것을 차단시키는 블랙 매트릭스(BM: Black matrix)가 배치될 수 있다. 블랙 매트릭스(BM)는 일 실시예로 유기물 또는 크롬을 포함하는 금속성 물질로 형성될 수 있다.
상부 기판(190) 및 블랙 매트릭스(BM) 상에는 오버코트층(200)이 배치될 수 있다. 오버코트층(200)은 절연 물질로 형성될 수 있으며, 경우에 따라 생략될 수도 있다.
공통 전극(CE)은 오버코트층(200) 상에 배치될 수 있다. 공통 전극(CE)은 적어도 일부가 제1 및 제2 서브 화소 전극(PE1, PE2)과 중첩되도록 배치될 수 있다. 공통 전극(CE)은 제1 및 제2 서브 화소 전극(PE1, PE2) 각각과 전계를 형성할 수 있다. 복수의 액정 분자(31)들은 생성된 전계에 따라 배향될 수 있다.
다만, 전술한 바와 같이 제2 액정 커패시터(Clc2)에 충전된 전압의 레벨이 제1 액정 커패시터(Clc1)에 충전된 전압의 레벨보다 낮음에 따라, 제2 서브 화소 전극(PE2)과 공통 전극(CE) 사이에 위치하는 복수의 액정 분자들과 제1 서브 화소 전극(PE1)과 공통 전극(CE) 사이에 위치하는 복수의 액정 분자들의 배향 상태는 서로 상이하게 된다.
도면에는 도시하지 않았으나, 공통 전극(CE) 상에는 제2 배향막(도면 미도시)이 형성될 수 있다. 제2 배향막은 폴리이미드 등으로 형성될 수 있다.
도 8은 도 1에 도시한 제1 화소부 및 이와 연결되는 제2 화소부를 나타낸 등가 회로도이다. 다만, 제1 화소부(PX1)에서 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 화소부(PX1)와 이웃하는 제2 화소부(PX2)를 더 포함할 수 있다. 제2 화소부(PX2)는 제3 서브 화소부(SPX3) 및 제4 서브 화소부(SPX4)를 포함할 수 있다.
제3 서브 화소부(PX3)는 제2 게이트 라인(GL2) 및 제1 데이터 라인(DL1)에 연결되는 제4 스위칭 소자(TR4) 및 제4 스위칭 소자(TR4)와 연결되는 제3 서브 화소 전극(PE3)을 포함할 수 있다. 제3 서브 화소 전극(PE3)은 제4 스토리지 라인(RL4)과 적어도 일부가 중첩될 수 있다.
제4 서브 화소부(PX4)는 제2 게이트 라인(GL2) 및 제1 데이터 라인(DL1)에 연결되는 제5 스위칭 소자(TR5) 및 제5 스위칭 소자(TR5)와 연결되는 제4 서브 화소 전극(PE4)을 포함할 수 있다. 또한, 제4 서브 화소부(PX4)는 제2 게이트 라인(GL2), 제4 서브 화소 전극(PE4) 및 제6 스토리지 라인(RL6)과 연결되는 제6 스위칭 소자(TR6)를 더 포함할 수 있다.
제4 서브 화소 전극(PE4)은 제5 스토리지 라인(RL5)과 적어도 일부가 중첩될 수 있다. 또한, 제6 스토리지 라인(TR6)은 제4 스토리지 라인(RL4) 및 제5 스토리지 라인(RL6) 모두와 연결될 수 있다. 나아가, 제4 스토리지 라인(RL4)은 제2 스토리지 라인(RL2)의 세로부(RL2b)와 연결될 수 있다.
즉, 제2 화소부(PX2)는 제1 화소부(PX1)와 이웃하게 배치될 수 있다. 본 명세서에서 두 구성이 이웃하게 배치된다고 표현하면, 상기 두 구성 사이에 상기 두 구성과 동일한 구성이 배치되지 않는 것을 의미한다. 이하, 도 9를 참조하여 보다 상세히 설명하기로 한다.
도 9는 도 8에 도시한 제1 및 제2 화소부를 보다 상세하게 나타낸 레이아웃도이다. 다만, 제1 화소부(PX1)에서 설명한 내용과 중복되는 설명은 생략하기로 한다. 이하, 제4 스토리지 라인(RL4), 제5 스토리지 라인(RL5), 제6 스토리지 라인(RL6) 및 제6 스위칭 소자(TR6)에 대해 상세히 설명하기로 한다.
제4 스토리지 라인(RL4)은 제3 서브 화소 전극(PE3)을 둘러싸는 사각 고리 형태일 수 있다. 제4 스토리지 라인(RL4)은 제2 스토리지 라인(RL2)의 세로부(RL2b)와 연결될 수 있다. 제5 스토리지 라인(RL5)은 제1 방향(d1)으로 연장되는 가로부(RL5a) 및 제2 방향(d2)으로 연장되는 세로부(RL5b)를 포함할 수 있다. 제5 스토리지 라인(RL5)의 세로부(RL5b)는 제4 서브 화소 전극(PE4)와 중첩되도록 배치될 수 있으며, 일 실시예로 제4 서브 화소 전극(PE4)의 중심을 가로지르도록 배치될 수 있다. 제4 및 제5 스토리지 라인(RL4, RL5)은 제1 스토리지 라인(RL1), 제2 스토리지 라인(RL2) 및 제1 게이트 라인(GL1)과 서로 동일 층에 배치될 수 있다.
제6 스토리지 라인(RL6)은 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)과 동일한 구성일 수 있다. 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 제1 데이터 라인(DL1)과 동일 층에 배치됨에 따라, 제6 스토리지 라인(RL6)은 제4 및 제5 스토리지 라인(RL4, RL5)과 서로 다른 층에 배치될 수 있다. 이하, 제6 스토리지 라인(RL6)과 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)을 경우에 따라 서로 혼용해서 사용하기로 한다.
제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 제7 컨택홀(CNT7)을 통해 제4 스토리지 라인(RL4)과 연결될 수 있다. 또한, 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 제8 컨택홀(CNT8)을 통해 제5 스토리지 라인(RL6)과 연결될 수 있다. 이에 따라, 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 제4 스토리지 라인(RL4), 제5 스토리지 라인(RL5) 및 제2 게이트 라인(GL2) 모두와 중첩될 수 있다.
제6 스위칭 소자(TR6)의 제6 드레인 전극(DE6)은 제4 서브 화소 전극(PE4)과 연결될 수 있다. 즉, 제6 스위칭 소자(TR6)는 제4 및 제5 스토리지 라인(RL4, RL5)으로부터 제공받은 스토리지 신호(R)를 제4 서브 화소 전극(PE4)에 제공함으로써, 제4 액정 커패시터(Clc4)에 충전되는 전압을 분압시킬 수 있다.
결국, 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)이 제7 컨택홀(CNT7) 및 제8 컨택홀(CNT8)을 통해 각각 제4 스토리지 라인(RL4) 및 제5 스토리지 라인(RL5) 모두와 연결될 수 있다. 또한, 제2 스토리지 라인(RL2)의 세로부(RL2b)와 제4 스토리지 라인(RL4)이 연결됨에 따라, 결과적으로 제1 및 제2 화소부(PX1, PX2) 영역에 위치하는 제1 내지 제6 스토리지 라인(RL1 내지 RL6) 모두가 서로 연결되게 된다. 즉, 제1 내지 제6 스토리지 라인(RL1 내지 RL6)이 메시 구조를 형성하면서 서로 연결된다. 이를 통해, 스토리지 신호(R)를 제공하는 제1 내지 제6 스토리지 라인(RL1 내지 RL6)의 저항 성분을 감소시켜, 결과적으로 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)에 제공되는 스토리지 신호(R)의 IR 드롭(drop) 현상을 방지할 수 있다.
한편, 제6 스위칭 소자(TR6)는 제6 소스 전극(SE6)과 제6 드레인 전극(DE6) 사이에 배치되는 플로팅 전극(FEa)을 더 포함할 수 있다. 즉, 제6 스위칭 소자(TR6)는 일 실시예로 필드 릴렉세이션 트랜지스터(Field relaxation transistor)일 수 있다.
도 10은 본 발명의 다른 실시예에 따른 액정 표시 장치의 구성 중 제1 화소부, 제3 화소부 및 제4 화소부를 나타낸 등가 회로도이다. 다만, 도 1 내지 도 9에서 설명한 바와 중복되는 설명은 생략하기로 한다. 또한, 도 9에서 설명한 제2 화소부(PX2)와의 혼동을 피하기 위해 도 10에서는 제2 화소부(PX2)를 사용하지 않기로 한다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 액정 표시 장치는 제1 화소부(PX1), 제3 화소부(PX3) 및 제4 화소부(PX4)를 포함할 수 있다. 한편, 도 1 내지 도 9를 통해 제1 화소부(PX1)에 대해 설명한 내용과 중복되는 설명은 생략하기로 한다.
제1 화소부(PX1)는 블루(blue)를 표시할 수 있다. 제2 화소부(PX2) 및 제3 화소부(PX3)는 레드(red) 및 그린(green) 중 하나의 색을 표시할 수 있다. 이하, 제3 화소부(PX3)는 레드를 표시하고, 제4 화소부(PX4)는 그린을 표시하는 것으로 예를 들어 설명하기로 한다.
제3 화소부(PX3)는 제9 스위칭 소자(TR9)를 갖는 제6 서브 화소부(SPX6)를 포함할 수 있다. 제9 스위칭 소자(TR9)는 제1 게이트 라인(GL1), 제6 서브 화소 전극(PE6) 및 제2 스토리지 라인(RL2)과 연결될 수 있다. 제4 화소부(PX4)는 제12 스위칭 소자(TR12)를 갖는 제8 서브 화소부(SPX8)를 포함할 수 있다. 제12 스위칭 소자(TR12)는 제1 게이트 라인(GL1), 제8 서브 화소 전극(PE6) 및 제2 스토리지 라인(RL2)과 연결될 수 있다. 이하, 제9 스위칭 소자(TR9)를 대표로 설명하기로 한다.
제9 스위칭 소자(TR9)는 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2) 중 하나의 스토리지 라인만 연결될 수 있다. 본 명세서에서는 제9 스위칭 소자(TR9)가 제2 스토리지 라인(RL2)과 연결되는 것을 예로 들어 설명한다. 즉, 제9 스위칭 소자(TR9)는 제1 스토리지 라인(RL1)과 연결되지 않는다.
따라서, 블루를 표시하는 제1 화소부(PX1)의 제3 스위칭 소자(TR3)만 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2) 모두와 연결될 수 있으며, 제1 화소부(PX1)와 다른 색상을 표시하는 제3 및 제4 화소부(PX3, PX4)의 제9 및 제12 스위칭 소자(TR9, TR12)는 제1 스토리지 라인(RL1)과 연결되지 않는다.
도 11은 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 스토리지 배선을 나타낸 도면이다. 도 11의 (a)는 본 발명의 일 실시예에 따른 액정 표시 장치에 관한 도면이며, 도 11의 (b)는 종래 기술에 따른 액정 표시 장치 중 도 11의 (a)의 A 영역에 대응되는 영역을 도시한 도면이다.
먼저 도 11의 (a)를 참조하면, 스토리지 배선(RD)은 전술한 바와 같이 표시 영역(100) 내에서 메시 구조로 형성된다. 또한, 스토리지 배선은 외곽 영역(110)에 배치되는 복수의 데이터 집적회로(200, IC: Integrated Circuit)를 통해 스토리지 신호(R)를 인가받을 수 있다. 한편, 도 11에서는 데이터 집적회로(200)의 개수를 4개로 도시하였으나, 이에 제한되는 것은 아니다.
즉, 본 발명의 일 실시예에 따른 액정 표시 장치는 스토리지 배선(RD)이 메시 구조로 형성됨에 따라 저항 성분을 줄여 스토리지 신호(R)의 전압 강하를 방지할 수 있다.
제1 및 제2 스토리지 신호 인가 배선(RDL1, RDL2)은 도 11을 기준으로 제2 방향(d2)으로 연장될 수 있으며, 제1 방향(d1)의 양 단에 각각 배치되어 스토리지 배선(RD)과 연결될 수 있다. 여기서, 제1 및 제2 스토리지 신호 인가 배선(RDL1, RDL2)은 스토리지 배선(RD)보다 배선 두께가 두껍다.
도 11의 (b)를 참조하면, 종래 액정 표시 장치의 경우 스토리지 라인에 스토리지 신호를 인가하기 위해 별도의 분기 라인(BL)을 포함한다. 이에 비해, 도 11의 (a)를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치의 경우 별도의 분기 라인 없이 통 배선 구조로 형성된 제1 및 제2 스토리지 신호 인가 배선(RDL1, RDL2)을 포함할 수 있다. 이에 따라, 종래 분기 라인(BL) 구조에 비해 본 발명의 경우가 스토리지 배선(RD)의 저항 성분을 상대적으로 더 감소시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 스토리지 배선과 연결되는 피드백 회로부를 나타낸 도면이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 제3 스토리지 신호 인가 배선(RDL3a, RDL3b)을 더 포함할 수 있다.
제3 스토리지 신호 인가 배선(RDL3a, RDL3b)은 일 실시예로 제1 방향(d1)을 따라 연장되어, 스토리지 배선(RD) 중 표시 영역(100)의 중앙에 위치하는 배선과 연결될 수 있다. 도 12에서는 제3 스토리지 신호 인가 배선(RDL3a, RDL3b)이 두 개의 배선으로 형성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 즉, 제3 스토리지 신호 인가 배선(RDL3a, RDL3b)은 하나의 배선으로 형성될 수도 있으며, 또는 복수의 배선으로 나누어질 수도 있다. 이하 제3 스토리지 신호 인가 배선(RDL3a, RDL3b)이 두 개의 배선으로 형성된 것을 예로 들어 설명하기로 한다.
한편, 두 개의 제3 스토리지 신호 인가 배선(RDL3a, RDL3b)은 각각 두 개의 피드백 회로부(300a, 300b)와 연결될 수 있다. 보다 상세하게는, 피드백 회로부(300a)는 제3 스토리지 신호 인가 배선(RDL3a)의 양 끝단 중 표시 영역(100)의 중앙 부분에 가까운 일단으로부터 스토리지 신호(R)를 검출하여, 검출된 스토리지 신호(R)의 리플(ripple)을 보상할 수 있다. 이후, 피드백 회로부(300a)는 리플이 보상된 스토리지 신호(R)를 제3 스토리지 신호 인가 배선(RDL3a)의 타단으로 제공할 수 있다.
이와 마찬가지로, 피드백 회로부(300b)는 제3 스토리지 신호 인가 배선(RDL3b)의 양 끝단 중 표시 영역(100)의 중앙 부분에 가까운 일단으로부터 스토리지 신호(R)를 검출하여, 검출된 스토리지 신호(R)의 리플(ripple)을 보상할 수 있다. 이후, 피드백 회로부(300b)는 리플이 보상된 스토리지 신호(R)를 제3 스토리지 신호 인가 배선(RDL3b)의 타단으로 제공할 수 있다.
이에 따라, 스토리지 신호(R)의 리플 성분을 보상함으로써, 스토리지 배선(R)과 연결된 화소부에 리플 성분이 제거된 스토리지 신호(R)를 제공할 수 있다.
한편, 피드백 회로부(300a, 300b)의 개수는 제3 스토리지 신호 인가 배선(RDL3a, RDL3b)의 형성 방법에 따라 상이해질 수 있다. 나아가, 피드백 회로부(300a, 300b)의 구체적인 회로 구성은 입력 신호의 리플 성분을 제거할 수 있는 경우라면 특별히 제한되지는 않는다.
도 13은 본 발명의 다른 실시예에 따른 액정 표시 장치의 구성 중 제1 화소부를 나타낸 등가 회로도이다. 도 14는 도 13에 도시한 제1 화소부를 보다 상세하게 나타낸 레이아웃도이다. 도 15는 도 14의 V-V'선을 따른 단면도이다. 도 16은 도 14의 VI-VI'선을 따른 단면도이다. 설명의 편의를 위해 도 1 내지 도 9에서 사용한 도면 부호를 동일하게 사용하기로 하며, 도 1 내지 도 9에서 설명한 내용과 중복되는 것은 생략하기로 한다.
도 13 내지 도 16을 참조하면, 본 발명의 다른 실시예에 따른 액정 표시 장치는 제1 및 제2 화소부(PX1, PX2)를 포함할 수 있다.
제1 화소부(PX1)는 제1 및 제2 서브 화소부(SPX1, SPX2)를 포함할 수 있다.
제1 서브 화소부(SPX1)는 제1 스위칭 소자(TR1), 제1 액정 커패시터(Clc1), 제1 스토리지 커패시터(Cst1) 및 제1 서브 화소 전극(PE1)을 포함할 수 있다. 제1 스위칭 소자(TR1)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)에 따라 턴 온 되어, 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 신호(D1)를 제1 서브 화소 전극(PE1)에 제공할 수 있다. 제1 액정 커패시터(Clc1)는 제1 서브 화소 전극(PE1)에 제공되는 전압과 공통 전극(CE)에 제공되는 전압 사이의 차전압을 충전한다.
제2 서브 화소부(SPX2)는 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3), 제2 액정 커패시터(Clc2), 제2 스토리지 커패시터(Cst2) 및 제2 서브 화소 전극(PE2)을 포함할 수 있다.
제2 스위칭 소자(TR2)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)에 따라 턴 온 되어, 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 신호(D1)를 제2 서브 화소 전극(PE2)에 인가할 수 있다.
제3 스위칭 소자(TR3)는 제1 게이트 라인(GL1), 제3 스토리지 라인(RL3) 및 제2 서브 화소 전극(PE2)과 연결될 수 있다. 제3 스위칭 소자(TR3)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)에 따라 턴 온 되어, 제3 스토리지 라인(RL3)으로부터 제공받은 스토리지 신호(R)를 제2 서브 화소 전극(PE2)에 인가할 수 있다.
이에 따라, 제2 액정 커패시터(Clc2)는 제2 서브 화소 전극(PE2)에 제공되는 전압과 공통 전극(CE)에 제공되는 전압 사이의 차전압이 충전되나, 제3 스위칭 소자(TR3)가 턴 온 됨에 따라 충전된 전압이 분압된다. 이를 통해, 제2 액정 커패시터(Clc2)에 충전된 전압의 레벨은 제1 액정 커패시터(Clc1)에 충전된 전압의 레벨보다 낮다.
즉, 제1 화소부(PX1)는 제1 액정 커패시터(Clc1)에 충전된 전압의 레벨과 제2 액정 커패시터(Clc2)에 충전된 전압의 레벨이 서로 다르므로, 각각의 액정 분자들이 기울어진 각도가 다르다. 따라서, 제1 서브 화소부(SPX1)는 제2 서브 화소부(SPX2)와 휘도가 서로 다를 수 있다.
스토리지 배선(RD)은 제1 내지 제3 스토리지 라인(RL1 내지 RL3)을 포함할 수 있다. 제1 스토리지 라인(RL1)은 제1 서브 화소 전극(PE1)과 적어도 일부가 중첩될 수 있다. 제2 스토리지 라인(RL2)은 제2 서브 화소 전극(PE2)과 적어도 일부가 중첩될 수 있다. 제2 스토리지 라인(RL2)은 제1 방향(d1)으로 연장되는 가로부(RL2a) 및 제2 방향(d2)으로 연장되는 세로부(RL2b)를 포함할 수 있다.
제3 스토리지 라인(RL3)은 제3 스위칭 소자(TR3)의 일 전극과 제1 노드(N1)를 통해 연결될 수 있다. 또한, 제3 스토리지 라인(RL3)은 제1 및 제2 스토리지 라인(RL1, RL2) 중 하나의 스토리지 라인과 연결된다. 이에 따라, 제3 스토리지 라인(RL3)은 제1 및 제2 스토리지 라인(RL1, RL2) 중 나머지 하나의 스토리지 라인과는 절연된다. 예를 들어, 제3 스토리지 라인(RL3)이 제2 스토리지 라인(RL2)과 연결되는 경우라면, 제3 스토리지 라인(RL3)은 제1 스토리지 라인(RL1)과는 절연된다. 본 명세서에서는, 제3 스토리지 라인(RL3)이 제2 스토리지 라인(RL2)과 연결되며, 제1 스토리지 라인(RL1)과 절연되는 것을 예로 들어 설명하기로 한다.
한편, 제3 스토리지 라인(RL3)은 제1 및 제2 스토리지 라인(RL1, RL2)과 서로 다른 층에 배치될 수 있다. 도 15 및 도 16을 참조하면, 제1 및 제2 스토리지 라인(RL1, RL2)은 제1 게이트 라인(GL1)과 서로 동일 층에 배치될 수 있다. 또한, 제3 스토리지 라인(RL3)은 제1 데이터 라인(DL1)과 서로 동일 층에 배치될 수 있다.
한편, 제3 스토리지 라인(RL3)은 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)과 서로 동일한 구성일 수 있다. 이하, 제3 스토리지 라인(RL3)과 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)을 경우에 따라 서로 혼용해서 사용하기로 한다.
제3 스위칭 소자(TR3)에 대해 보다 상세히 설명하기로 한다. 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제3 컨택홀(CNT3)을 통해 제2 스토리지 라인(RL2)과 연결될 수 있다. 보다 상세하게는, 제1 플로팅 전극(180b)은 제4 컨택홀(CNT3)을 덮도록 형성되어, 제2 스토리지 라인(RL2)과 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)을 서로 연결시킬 수 있다.
또한, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제1 및 제2 서브 화소 전극(PE1, PE2) 모두와 중첩될 수 있다. 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 일 실시예로 제1 서브 화소 전극(PE1)의 중심, 제2 서브 화소 전극(PE2)의 중심을 각각 가로지르도록 제2 방향(d2)으로 연장될 수 있다. 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제2 방향(d2)으로 연장되어 제1 게이트 라인(GL1)과 이웃하는 제2 게이트 라인과 연결된 화소부 영역에 위치하는 스위칭 소자의 소스 전극과 서로 연결될 수 있다. 이에 대해서는 후술하기로 한다.
즉, 본 발명의 다른 실시예에 따른 액정 표시 장치는 제3 스토리지 라인(RL3), 즉, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3) 자체가 제1 및 제2 서브 화소 전극(PE1, PE2) 각각과 중첩되도록 연장된다. 또한, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제1 및 제2 스토리지 라인(RL1, RL2) 중 어느 하나와 연결될 수 있다. 일 실시예로 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제1 서브 화소 전극(PE1)의 제2 줄기부(PE1b) 및 제2 서브 화소 전극(PE2)의 제2 줄기부(PE2b) 각각과 중첩되도록 연장될 수 있다.
결국, 제1 방향(d1)으로 연장되는 제1 및 제2 스토리지 라인(RL1, RL2)과, 제2 방향(d2)으로 연장되는 제3 스토리지 라인(RL3)이 서로 연결되어 메시 구조를 형성할 수 있다. 따라서, 제1 내지 제3 스토리지 라인(RL1 내지 RL3)의 저항 성분이 감소되어, 제3 스위칭 소자(TR3)에 제공되는 스토리지 신호(R)의 IR 드롭 현상을 방지할 수 있다. 이웃하는 화소부와의 관계에 대해서는 도 17 및 도 18을 참조하여 설명하기로 한다.
도 17은 도 13에 도시한 제1 화소부 및 상기 제1 화소부와 이웃하는 제2 화소부를 나타낸 등가 회로도이다. 도 18은 도 17에 도시한 제1 및 제2 화소부를 보다 상세하게 나타낸 레이아웃도이다. 다만, 도 1 내지 도 10 및 도 13 내지 도 16에서 설명한 내용과 중복되는 설명은 생략하기로 한다.
본 발명의 다른 실시예에 따른 액정 표시 장치는 제1 화소부(PX1)와 이웃하는 제2 화소부(PX2)를 더 포함할 수 있다. 제2 화소부(PX2)는 제3 및 제4 서브 화소부(SPX3, SPX4)를 포함할 수 있다.
제3 서브 화소부(SPX3)는 제4 스위칭 소자(TR4), 제3 액정 커패시터(Clc3), 제3 스토리지 커패시터(Cst3) 및 제3 서브 화소 전극(PE3)을 포함할 수 있다.
제4 스위칭 소자(TR4)의 제4 소스 전극(SE4)은 제2 데이터 라인(DL2)과 연결될 수 있으며, 제4 드레인 전극(DE4)은 제3 서브 화소 전극(PE3)과 연결 될 수 있다. 또한, 제4 스위칭 소자(TR4)의 제4 게이트 전극(GE4)은 제2 게이트 라인(GL2)과 연결될 수 있다. 이에 따라, 제4 스위칭 소자(TR4)는 제2 게이트 라인(GL2)으로부터 제공받은 제2 게이트 신호(G2)에 따라 턴 온 되어, 제2 데이터 라인(DL2)으로부터 제공받은 제2 데이터 신호(D2)를 제3 서브 화소 전극(PE3)에 인가할 수 있다.
제3 액정 커패시터(Clc3)는 제3 서브 화소 전극(PE3)에 제공되는 전압과 공통 전극(CE)에 제공되는 전압 사이의 차전압을 충전한다. 또한, 제3 서브 화소 전극(PE3)은 제4 스토리지 라인(RL4)과 적어도 일부가 중첩될 수 있다. 이에 따라, 제3 서브 화소부(SPX3)는 제3 서브 화소 전극(PE3) 및 제4 스토리지 라인(RL4) 사이에 형성되는 제3 스토리지 커패시터(Cst3)를 포함할 수 있다.
제4 스토리지 라인(RL4)은 일 실시예로 제3 서브 화소 전극(PE3)의 둘레를 감싸도록 형성될 수 있다. 또한, 제4 스토리지 라인(RL4)은 제2 스토리지 라인(RL2)의 세로부(RL2b)와 연결될 수 있다.
제4 서브 화소부(SPX4)는 제5 스위칭 소자(TR5), 제6 스위칭 소자(TR6), 제4 액정 커패시터(Clc4), 제4 스토리지 커패시터(Cst4) 및 제4 서브 화소 전극(PE4)을 포함할 수 있다.
제5 스위칭 소자(TR5)의 제5 소스 전극(SE5)은 제2 데이터 라인(DL2)과 연결될 수 있으며, 제5 드레인 전극(DE5)은 제4 서브 화소 전극(PE4)과 연결 될 수 있다. 또한, 제5 스위칭 소자(TR5)의 제5 게이트 전극(GE5)은 제2 게이트 라인(GL2)과 연결될 수 있다. 이에 따라, 제5 스위칭 소자(TR5)는 제2 게이트 라인(GL2)으로부터 제공받은 제2 게이트 신호(G2)에 따라 턴 온 되어, 제2 데이터 라인(DL2)으로부터 제공받은 제2 데이터 신호(D2)를 제4 서브 화소 전극(PE4)에 인가할 수 있다.
제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 제6 스토리지 라인(RL6)과 연결될 수 있으며, 제6 드레인 전극(DE6)은 제4 서브 화소 전극(PE4)과 연결 될 수 있다. 또한, 제6 스위칭 소자(TR6)의 제6 게이트 전극(GE6)은 제2 게이트 라인(GL2)과 연결될 수 있다. 이에 따라, 제6 스위칭 소자(TR6)는 제2 게이트 라인(GL2)으로부터 제공받은 제2 게이트 신호(G2)에 따라 턴 온 되어, 제6 스토리지 라인(RL6)으로부터 제공받은 스토리지 신호(R)를 제4 서브 화소 전극(PE4)에 인가할 수 있다.
이에 따라, 제4 액정 커패시터(Clc4)는 제4 서브 화소 전극(PE4)에 제공되는 전압과 공통 전극(CE)에 제공되는 전압 사이의 차전압이 충전되나, 제6 스위칭 소자(TR6)가 턴 온 됨에 따라 제4 액정 커패시터(Clc4)에 충전된 전압이 분압된다. 결국, 제4 액정 커패시터(Clc4)에 충전된 전압의 레벨은 제3 액정 커패시터(Clc3)에 충전된 전압의 레벨보다 낮다.
제5 스토리지 라인(RL5)은 제1 방향(d1)으로 연장되는 가로부(RL5a) 및 제2 방향(d2)으로 연장되는 세로부(RL5b)를 포함할 수 있다. 제5 스토리지 라인(RL5)의 세로부(RL5b)는 제4 서브 화소 전극(PE4)와 중첩되도록 배치될 수 있으며, 일 실시예로 제4 서브 화소 전극(PE4)의 중심을 가로지르도록 배치될 수 있다. 제4 및 제5 스토리지 라인(RL4, RL5)은 제1 스토리지 라인(RL1), 제2 스토리지 라인(RL2) 및 제1 게이트 라인(GL1)과 서로 동일 층에 배치될 수 있다.
제6 스토리지 라인(RL6)은 일 실시예로 제3 스토리지 라인(RL3)과 제2 방향(d2)을 기준으로 대칭으로 형성될 수 있다.
제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)과 동일한 구성일 수 있다. 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 동일 층에 배치됨에 따라, 제6 스토리지 라인(RL6)은 제4 및 제5 스토리지 라인(RL4, RL5)과 서로 다른 층에 배치될 수 있다. 이하, 제6 스토리지 라인(RL6)과 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)을 경우에 따라 서로 혼용해서 사용하기로 한다.
제6 스위칭 소자(TR6)에 대해 보다 상세히 설명하기로 한다. 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 제6 컨택홀(CNT6)을 통해 제5 스토리지 라인(RL5)과 연결될 수 있다. 보다 상세하게는, 제2 플로팅 전극(180d)은 제6 컨택홀(CNT6)을 덮도록 형성되어, 제5 스토리지 라인(RL5)과 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)을 서로 연결시킬 수 있다.
또한, 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 제3 및 제4 서브 화소 전극(PE3, PE4) 모두와 중첩될 수 있다. 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 일 실시예로 제3 서브 화소 전극(PE3)의 중심, 제4 서브 화소 전극(PE4)의 중심을 각각 가로지르도록 제2 방향(d2)으로 연장될 수 있다.
즉, 본 발명의 다른 실시예에 따른 액정 표시 장치는 제1 화소부(PX1) 영역 내에서 제3 스토리지 라인(RL3), 즉, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3) 자체가 제1 및 제2 서브 화소 전극(PE1, PE2) 각각과 중첩되도록 연장된다. 또한, 제2 화소부(PX2) 영역 내에서 제6 스토리지 라인(RL6), 즉, 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6) 자체가 제3 및 제4 서브 화소 전극(PE3, PE4) 각각과 중첩되도록 연장된다.
나아가, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제1 및 제2 스토리지 라인(RL1, RL2) 중 어느 하나와 연결될 수 있으며, 제6 스위칭 소자(TR6)의 제6 소스 전극(SE6)은 제1 및 제2 스토리지 라인(RL1, RL2) 중 어느 하나와 연결될 수 있다.
결국, 제1 방향(d1)으로 연장되는 제1 스토리지 라인(RL1), 제2 스토리지 라인(RL2), 제4 스토리지 라인(RL4) 및 제5 스토리지 라인(RL5)과, 제2 방향(d2)으로 연장되는 제3 및 제6 스토리지 라인(RL3, RL6) 모두가 서로 연결되어 메시 구조를 형성할 수 있다. 따라서, 제1 내지 제6 스토리지 라인(RL1 내지 RL6)의 저항 성분이 감소되어, 제3 및 제6 스위칭 소자(TR3, TR6)에 제공되는 스토리지 신호(R)의 IR 드롭 현상을 방지할 수 있다.
한편, 도면에는 도시하지 않았으나, 제1 및 제2 화소부(PX1, PX2)는 블루를 표시할 수 있다.
도 19는 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 그래프이다. 도 19에 도시된 그래프의 가로축은 스토리지 신호의 IR 드롭 비율을 퍼센트로 나타낸 것이다. 또한, 세로축 중 (a)는 종래 기술에 따른 액정 표시 장치를, (b)는 본 발명의 일 실시예에 따른 제1 화소부(PX1, 도 2 참조)를 갖는 액정 표시 장치를, 마지막으로 (c)는 본 발명의 일 실시예에 따른 제1 화소부(PX1, 도 2 참조)가 블루를 표시하는 경우의 액정 표시 장치를 나타낸 것이다.
도 19를 참조하면, 종래 기술에 따른 액정 표시 장치의 스토리지 신호의 IR 드롭 비율을 100으로 표현하면, (c)의 경우 절반 가까이 감소된 것을 알 수 있으며, (b)의 경우는 약67% 감소 효과가 있는 것을 알 수 있다.
나아가, 하기의 표를 참조하여 본 발명의 일 실시예에 따른 액정 표시 장치의 면성 수평 크로스토크 개선 효과를 설명하기로 한다.
표를 참조하면, 종래 기술에 따른 액정 표시 장치의 경우(-2.96%) 대비 본 발명의 일 실시예에 따른 제1 화소부(PX1, 도 2 참조)를 갖는 액정 표시 장치의 경우(-0.5%)가 면성 수평 크로스토크가 약 83% 감소한 것을 알 수 있다.
단위: % 종래 기술 본 발명
면성 수평 크로스토크(정량화) -2.96% -0.5%
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
10: 하부 표시판;
20: 상부 표시판;
30: 액정층;
PX1: 제1 화소부;
PX2: 제2 화소부;
RL1 내지 RL6: 제1 내지 제6 스토리지 라인;
PE1 내지 PE4: 제1 내지 제4 서브 화소 전극;
TR1 내지 TR6: 제1 내지 제6 스위칭 소자;
CNT1 내지 CNT8: 제1 내지 제8 컨택홀;

Claims (25)

  1. 기판;
    상기 기판 상에 배치되는 제1 게이트 라인;
    상기 제1 게이트 라인 상에 배치되는 데이터 라인;
    제어 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 데이터 라인과 연결되는 제1 스위칭 소자 및 상기 제1 스위칭 소자의 타 전극과 연결되는 제1 서브 화소 전극을 포함하는 제1 서브 화소부;
    제어 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 데이터 라인과 연결되는 제2 스위칭 소자, 상기 제2 스위칭 소자의 타 전극과 연결되는 제2 서브 화소 전극 및 제어 전극이 상기 제1 게이트 라인과 연결되는 제3 스위칭 소자를 포함하는 제2 서브 화소부; 및
    상기 제1 서브 화소 전극과 적어도 일부가 중첩되는 제1 스토리지 라인 및 상기 제2 서브 화소 전극과 적어도 일부가 중첩되는 제2 스토리지 라인을 갖는 스토리지 배선을 포함하고,
    상기 제3 스위칭 소자의 일 전극은 상기 제1 및 제2 스토리지 라인과 서로 다른 층에서 상기 제1 및 제2 스토리지 라인 모두와 중첩하도록 배치되고, 상기 제1 및 제2 스토리지 라인 모두와 연결되며, 상기 제3 스위칭 소자의 타 전극은 상기 제2 서브 화소 전극과 연결되는 액정 표시 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 스토리지 라인은,
    상기 제1 게이트 라인과 동일 층에 배치되는 액정 표시 장치.
  3. 제1항에 있어서,
    상기 제3 스위칭 소자의 타 전극은 상기 데이터 라인과 동일 층에 배치되는 액정 표시 장치.
  4. 제1항에 있어서,
    상기 제3 스위칭 소자의 타 전극은 상기 제1 스토리지 라인과 제1 컨택홀을 통해 연결되며, 상기 제2 스토리지 라인과 제2 컨택홀을 통해 연결되는 액정 표시 장치.
  5. 제1항에 있어서, 상기 제1 스토리지 라인은,
    상기 제1 서브 화소 전극을 둘러싸는 액정 표시 장치.
  6. 제1항에 있어서, 상기 제2 스토리지 라인은,
    제1 방향으로 연장되는 가로부 및 상기 제1 방향과 다른 제2 방향으로 연장되는 세로부를 갖는 액정 표시 장치.
  7. 제6항에 있어서,
    상기 제1 게이트 라인과 이웃하여 배치되는 제2 게이트 라인;
    제어 전극이 상기 제2 게이트 라인과 연결되고 일 전극이 상기 데이터 라인과 연결되는 제4 스위칭 소자 및 상기 제4 스위칭 소자의 타 전극과 연결되는 제3 서브 화소 전극을 포함하는 제3 서브 화소부; 및
    제어 전극이 상기 제2 게이트 라인과 연결되고 일 전극이 상기 데이터 라인과 연결되는 제5 스위칭 소자, 상기 제5 스위칭 소자의 타 전극과 연결되는 제4 서브 화소 전극 및 제어 전극이 상기 제2 게이트 라인과 연결되는 제6 스위칭 소자를 포함하는 제4 서브 화소부를 더 포함하고,
    상기 스토리지 배선은 상기 제3 서브 화소 전극과 적어도 일부가 중첩되는 제3 스토리지 라인 및 상기 제4 서브 화소 전극과 적어도 일부가 중첩되는 제4 스토리지 라인을 더 포함하고,
    상기 제6 스위칭 소자의 타 전극은 상기 제3 및 제4 스토리지 라인 모두와 연결되며,
    상기 제2 스토리지 라인의 세로부는 상기 제3 스토리지 라인과 연결되는 액정 표시 장치.
  8. 제1항에 있어서,
    상기 제1 서브 화소부는 상기 제1 스토리지 라인과 상기 제1 서브 화소 전극 사이에 형성되는 제1 스토리지 커패시터를 더 포함하고,
    상기 제2 서브 화소부는 상기 제2 스토리지 라인과 상기 제2 서브 화소 전극 사이에 형성되는 제2 스토리지 커패시터를 더 포함하는 액정 표시 장치.
  9. 제1항에 있어서, 상기 제3 스위칭 소자는,
    상기 제3 스위칭 소자의 일 전극 및 상기 제3 스위칭 소자의 타 전극 사이에 배치되는 플로팅 전극을 더 포함하는 액정 표시 장치.
  10. 제1항에 있어서,
    상기 제2 스위칭 소자는 상기 제2 스위칭 소자의 타 전극과 연결되는 확장부를 더 포함하고,
    상기 제2 스위칭 소자의 확장부는 상기 제2 스토리지 라인과 적어도 일부가 중첩되는 액정 표시 장치.
  11. 제1항에 있어서,
    상기 제1 및 제2 서브 화소 전극과 서로 동일 층에 배치되며, 상기 데이터 라인과 중첩되는 차폐 전극을 더 포함하는 액정 표시 장치.
  12. 기판;
    상기 기판 상에 배치되는 게이트 라인;
    상기 게이트 라인 상에 배치되는 데이터 라인;
    상기 게이트 라인과 동일 층에 배치되는 제1 스토리지 라인 및 제2 스토리지 라인과, 상기 데이터 라인과 동일 층에 배치되며 상기 제1 및 제2 스토리지 라인 모두와 연결되는 제3 스토리지 라인을 포함하는 스토리지 배선;
    상기 게이트 라인 및 상기 데이터 라인과 연결되는 제1 스위칭 소자와, 상기 제1 스토리지 라인과 적어도 일부가 중첩되고 상기 제1 스위칭 소자와 연결되는 제1 서브 화소 전극을 포함하는 제1 서브 화소부; 및
    상기 게이트 라인 및 상기 데이터 라인과 연결되는 제2 스위칭 소자와, 상기 제2 스토리지 라인과 적어도 일부가 중첩되고 상기 제2 스위칭 소자와 연결되는 제2 서브 화소 전극, 및 상기 제2 서브 화소 전극 및 상기 제3 스토리지 라인과 연결되는 제3 스위칭 소자를 포함하는 제2 서브 화소부를 포함하되,
    상기 제3 스토리지 라인은 상기 제3 스위칭 소자의 일 전극의 양쪽으로 연장되며, 상기 제3 스위칭 소자의 일 전극은 상기 제1 및 제2 스토리지 라인 모두와 중첩하도록 배치되는 액정 표시 장치.
  13. 제12항에 있어서, 상기 제3 스토리지 라인은,
    상기 제1 스토리지 라인과 제1 컨택홀을 통해 연결되고, 상기 제2 스토리지 라인과 제2 컨택홀을 통해 연결되는 액정 표시 장치.
  14. 제12항에 있어서, 상기 제3 스토리지 라인은,
    상기 게이트 라인과 중첩되는 액정 표시 장치.
  15. 제12항에 있어서, 상기 제3 스위칭 소자는,
    상기 게이트 라인으로부터 제공받은 게이트 신호에 대응하여, 상기 제3 스토리지 라인으로부터 제공받은 스토리지 신호를 상기 제2 서브 화소 전극에 인가하는 액정 표시 장치.
  16. 제12항에 있어서,
    상기 제2 서브 화소 전극은 제1 방향으로 연장되는 제1 줄기부, 상기 제1 방향과 다른 제2 방향으로 연장되는 제2 줄기부 및 상기 제1 줄기부와 상기 제2 줄기부 중 적어도 하나로부터 연장되는 복수의 가지부를 포함하고,
    상기 제2 스토리지 라인은 상기 제1 방향으로 연장되는 가로부 및 상기 제2 방향으로 연장되는 세로부를 포함하며,
    상기 제2 스토리지 라인의 세로부는 상기 제2 줄기부와 중첩되는 액정 표시 장치.
  17. 제12항에 있어서,
    상기 제1 서브 화소부는 블루를 표시하는 액정 표시 장치.
  18. 기판;
    상기 기판 상에 배치되는 제1 게이트 라인;
    상기 제1 게이트 라인 상에 배치되는 제1 데이터 라인;
    상기 제1 게이트 라인과 동일 층에 배치되는 제1 스토리지 라인 및 제2 스토리지 라인과, 상기 제1 데이터 라인과 동일 층에 배치되며 상기 제1 및 제2 스토리지 라인 중 하나와 연결되는 제3 스토리지 라인을 포함하는 스토리지 배선;
    상기 제1 게이트 라인 및 상기 제1 데이터 라인과 연결되는 제1 스위칭 소자와, 상기 제1 스토리지 라인과 적어도 일부가 중첩되고 상기 제1 스위칭 소자와 연결되는 제1 서브 화소 전극을 포함하는 제1 서브 화소부; 및
    상기 제1 게이트 라인 및 상기 제1 데이터 라인과 연결되는 제2 스위칭 소자와, 상기 제2 스토리지 라인과 적어도 일부가 중첩되고 상기 제2 스위칭 소자와 연결되는 제2 서브 화소 전극, 및 상기 제2 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함하는 제2 서브 화소부를 포함하고,
    상기 제3 스토리지 라인은 상기 제1 서브 화소 전극 및 상기 제2 서브 화소 전극 모두와 중첩되고,
    상기 제3 스토리지 라인은 상기 제3 스위칭 소자의 일 전극의 양쪽으로 연장되며, 상기 제3 스위칭 소자의 일 전극은 제1 및 제2 스토리지 라인 모두와 중첩하도록 배치되는 액정 표시 장치.
  19. 제18항에 있어서, 상기 제3 스토리지 라인은,
    상기 제1 스토리지 라인 및 상기 제2 스토리지 라인 중 하나와 컨택홀을 통해 연결되는 액정 표시 장치.
  20. 삭제
  21. 제18항에 있어서,
    상기 제3 스토리지 라인은 상기 제2 스토리지 라인과 컨택홀을 통해 연결되며, 상기 제1 스토리지 라인과 절연되는 액정 표시 장치.
  22. 제18항에 있어서,
    상기 제1 데이터 라인 및 상기 제3 스토리지 라인 상에 배치되는 제1 패시베이션막;
    상기 제1 패시베이션막 상에 배치되는 유기 절연막; 및
    상기 유기 절연막 상에 배치되는 제2 패시베이션막을 더 포함하고,
    상기 제1 및 제2 서브 화소 전극은 상기 제2 패시베이션막 상에 배치되는 액정 표시 장치.
  23. 제22항에 있어서,
    상기 제1 패시베이션막과 상기 유기 절연막 상에 배치되는 컬러 필터를 더 포함하는 액정 표시 장치.
  24. 제18항에 있어서,
    상기 제1 게이트 라인과 이웃하도록 배치되는 제2 게이트 라인;
    상기 제1 데이터 라인과 이웃하도록 배치되는 제2 데이터 라인;
    상기 제2 게이트 라인 및 상기 제2 데이터 라인과 연결되는 제4 스위칭 소자와, 상기 제4 스위칭 소자와 연결되는 제3 서브 화소 전극을 포함하는 제3 서브 화소부; 및
    상기 제2 게이트 라인 및 상기 제2 데이터 라인과 연결되는 제5 스위칭 소자와, 상기 제5 스위칭 소자와 연결되는 제4 서브 화소 전극, 및 상기 제4 서브 화소 전극과 연결되는 제6 스위칭 소자를 포함하는 제4 서브 화소부를 더 포함하며,
    상기 스토리지 배선은 상기 제3 서브 화소 전극과 적어도 일부가 중첩되는 제4 스토리지 라인, 상기 제4 서브 화소 전극과 적어도 일부가 중첩되는 제5 스토리지 라인 및 상기 제3 스토리지 라인과 동일 층에 배치되어 상기 제6 스위칭 소자와 연결되는 제6 스토리지 라인을 더 포함하고,
    상기 제4 및 제5 스토리지 라인은 상기 제1 및 제2 게이트 라인과 서로 동일 층에 배치되며, 상기 제6 스토리지 라인은 상기 제4 및 제5 스토리지 라인 중 하나와 연결되는 액정 표시 장치.
  25. 제24항에 있어서, 상기 제6 스토리지 라인은,
    상기 제3 스토리지 라인과 연결되는 액정 표시 장치.
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