KR20180031898A - 공통 전압 배선을 포함하는 표시 장치 - Google Patents
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Abstract
표시 장치는, 기판 상에 형성된 복수의 화소들, 상기 복수의 화소들로 공통 전압을 공급하고, 상기 기판 상에 서로 다른 층에 배치되어 전기적으로 연결되는 제1 내지 제3 공통 전압 배선들을 포함하는 공통 전압 배선 및 상기 제1 내지 제3 공통 전압 배선들을 서로 전기적으로 연결하기 위한 콘택 전극을 포함한다.
Description
본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 공통 전압 배선을 포함하는 표시 장치에 관한 것이다.
표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시 장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다. 복수의 화소들 각각은 스위칭 트랜지스터 및 액정 커패시터를 포함한다. 액정 커패시터의 일단은 스위칭 트랜지스터의 일단과 연결되고, 타단은 공통 전압 배선과 연결된다.
이러한 표시 장치는 게이트 구동회로에 의해서 소정 게이트 라인으로 게이트 온 전압을 인가한 후, 데이터 구동회로에 의해서 영상 신호에 대응하는 데이터 전압을 데이터 라인들로 제공하는 것에 의해서 영상을 표시할 수 있다.
공통 전압 배선은 표시 패널의 영상이 표시되지 않는 베젤 영역에 배열된다. 베젤 영역의 폭을 감소시키기 위해서 공통 전압 배선의 폭을 감소시키는 경우 배선 저항이 증가할 수 있다.
따라서 본 발명의 목적은 공통 전압의 리플을 최소화할 수 있는 공통 전압 배선을 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는:기판 상에 형성된 복수의 화소들, 상기 복수의 화소들로 공통 전압을 공급하고, 상기 기판 상에 서로 다른 층에 배치되어 전기적으로 연결되는 제1 내지 제3 공통 전압 배선들을 포함하는 공통 전압 배선, 및 상기 제1 내지 제3 공통 전압 배선들을 서로 전기적으로 연결하기 위한 콘택 전극을 포함한다.
이 실시예에 있어서, 상기 복수의 화소들 각각은, 상기 기판 상에 형성된 트랜지스터, 및 상기 트랜지스터와 전기적으로 연결된 화소 전극 및 공통 전극을 포함하는 액정 커패시터를 포함한다.
이 실시예에 있어서, 상기 콘택 전극은 상기 화소 전극과 동일한 물질을 포함하고, 동일한 공정에서 제공된다.
이 실시예에 있어서, 상기 트랜지스터는, 상기 기판 상에 형성된 게이트 전극, 상기 게이트 전극이 형성된 기판 전체에 걸쳐 적층된 절연층, 상기 절연층 상에 형성된 반도체 층, 상기 반도체 층 상에 형성된 소스 전극 및 드레인 전극, 및 상기 소스 전극 및 상기 드레인 전극이 형성된 기판 전체에 걸쳐 적층된 제1 보호층을 포함한다.
이 실시예에 있어서, 상기 제1 공통 전압 배선은 상기 게이트 전극과 서로 동일한 레벨에 위치한다.
이 실시예에 있어서, 상기 제3 공통 전압 배선은 상기 제1 보호층 상에 형성되고, 상기 제3 공통 전압 배선 상에 형성된 제2 보호층을 더 포함한다.
이 실시예에 있어서, 상기 콘택 전극은 상기 제2 보호층 상에 형성된다.
이 실시예에 있어서, 상기 제1 공통 전압 배선 상에 형성된 상기 제2 보호층, 상기 제1 보호층 및 상기 절연층을 관통하는 제1 콘택홀을 더 포함하고, 상기 제1 공통 전압 배선은 상기 제1 콘택홀을 통하여 상기 콘택 전극과 직접 접촉한다.
이 실시예에 있어서, 상기 제2 공통 전압 배선은 상기 소스 전극 및 상기 드레인 전극과 서로 동일한 레벨에 위치한다.
이 실시예에 있어서, 상기 제2 공통 전압 배선 상에 형성된 상기 제2 보호층 및 상기 제1 보호층을 관통하는 제2 콘택홀을 더 포함하고, 상기 제2 공통 전압 배선은 상기 제2 콘택홀을 통하여 상기 콘택 전극과 직접 접촉한다.
이 실시예에 있어서, 상기 제3 공통 전압 배선 상에 형성된 상기 제2 보호층을 관통하는 제3 콘택홀을 더 포함하고, 상기 제3 공통 전압 배선은 제3 콘택홀을 통하여 상기 콘택 전극과 직접 접촉한다.
이 실시예에 있어서, 상기 기판은, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고, 상기 공통 전압 배선은 상기 비표시 영역에 배열된다.
이 실시예에 있어서, 상기 콘택 전극은 상기 제1 공통 전압 배선과 상기 제3 공통 전압 배선을 전기적으로 연결하고, 상기 제2 공통 전압 배선과 상기 제3 공통 전압 배선을 전기적으로 연결한다.
이와 같은 구성을 갖는 표시 장치는 표시 영역의 게이트 전극 및 소스 전극에 대응하는 제1 공통 전압 배선 및 제2 공통 전압 배선뿐만 아니라 제3 공통 전압 배선을 포함하여 공통 전압 배선의 저항을 감소시킬 수 있다. 또한, 제1 내지 제3 공통 전압 배선들은 표시 영역의 화소 전극과 동일층으로 형성되는 콘택 전극에 의해서 서로 전기적으로 연결될 수 있다.
공통 전압 배선의 저항이 감소함에 따라서 공통 전압의 리플을 최소화할 수 있으므로 표시 패널에 표시되는 영상의 품질 저하를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 표시 기판의 공통 전압 배선 및 화소 영역의 일부를 보여주는 평면도이다.
도 4는 도 3에 도시된 절단선 I-I' 및 II-II'에 따라 절단한 단면도이다.
도 5는 도 1에 도시된 A 영역을 확대한 평면도이다.
도 6은 도 5에 도시된 절단선 III-III'에 따라 절단한 단면도이다.
도 7는 도 1에 도시된 B 영역을 확대한 평면도이다.
도 8은 도 5에 도시된 절단선 IV-IV'에 따라 절단한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 표시 기판의 공통 전압 배선 및 화소 영역의 일부를 보여주는 평면도이다.
도 4는 도 3에 도시된 절단선 I-I' 및 II-II'에 따라 절단한 단면도이다.
도 5는 도 1에 도시된 A 영역을 확대한 평면도이다.
도 6은 도 5에 도시된 절단선 III-III'에 따라 절단한 단면도이다.
도 7는 도 1에 도시된 B 영역을 확대한 평면도이다.
도 8은 도 5에 도시된 절단선 IV-IV'에 따라 절단한 단면도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 표시 장치(100)는 표시 기판(DP), 메인 회로 기판(120), 데이터 구동 회로(130), 게이트 구동회로(150), 공통 전압 발생기(121) 및 구동 컨트롤러(122)를 포함한다.
표시 기판(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 기판(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시 장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다. 본 실시예에 따른 표시 기판(DP)은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
표시 기판(DP)은 제1 기판(200), 제1 기판(200)과 이격된 제2 기판(300) 및 제1 기판(200)과 제2 기판(300) 사이에 배치된 액정층(LCL, 도 4에 도시됨)을 포함한다. 평면 상에서, 표시 기판(DP)은 복수 개의 화소들(PX)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다.
표시 기판(DP)은 복수 개의 게이트 라인들(GL1~GLn) 및 게이트 라인들(GL1~GLn)과 교차하는 복수 개의 데이터 라인들(DL1~DLm)을 포함한다. 복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(150)에 연결된다. 복수 개의 데이터 라인들(DL1~DLm)은 데이터 구동회로(130)에 연결된다. 도 2에는 복수 개의 게이트 라인들(GL1~GLn) 중 일부와 복수 개의 데이터 라인들(DL1~DLm) 중 일부만이 도시되었다.
도 2에는 복수 개의 화소들(PX) 중 게이트 라인(GL1) 및 데이터 라인(DL1)에 연결된 하나의 화소(PX)만이 도시되었다. 복수 개의 화소들(PX)은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 화소들(PX)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(150) 및 데이터 구동회로(130)는 구동 컨트롤러(122)로부터 제어 신호를 수신한다. 공통 전압 발생기(121) 및 구동 컨트롤러(122)는 메인 회로기판(MCB)에 실장될 수 있다. 구동 컨트롤러(122)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 수직 동기 신호, 수평 동기 신호, 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클럭 신호들을 포함할 수 있다.
게이트 구동회로(150)는 구동 컨트롤러(122)로부터 연성회로기판(141) 및 신호 라인(GSL)을 통해 수신한 제어 신호(GCS)에 기초하여 게이트 신호들을 생성하고, 게이트 신호들을 복수 개의 게이트 라인들(GL1~GLn)에 출력한다. 게이트 신호들은 순차적으로 출력될 수 있다. 게이트 구동회로(150)는 게이트 구동 칩들(151~154)을 포함한다. 게이트 구동 칩들(151~154)은 칩 온 글래스(COG: Chip on Glass) 방식으로 표시 기판(DP)의 비표시영역(NDA) 상에 실장될 수 있다. 다른 예에서, 게이트 구동회로(150)는 박막공정을 통해 표시 영역(DA) 내 화소들(PX)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(150)는 비표시영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장 될 수 있다.
도 1 및 도 2는 복수 개의 게이트 라인들(GL1~GLn)이 하나의 게이트 구동회로(150)에 연결된 것을 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1~GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1~GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(130)는 구동 컨트롤러(122)로부터 수신한 제어 신호(DSC)에 기초하여 구동 컨트롤러(122)로부터 제공된 영상 데이터(RGB)에 따른 계조 전압들을 생성한다. 데이터 구동회로(130)는 계조 전압들을 데이터 전압들로써 복수 개의 데이터 라인들(DL1~DLm)에 출력한다.
데이터 전압들은 공통 전압(VCOM)에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 특정 수평 구간 동안에 데이터 라인들(DL1~DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들의 극성은 액정의 열화를 방지하기 위하여 매 프레임마다 반전될 수 있다.
데이터 구동회로(130)는 데이터 구동 칩들(131~134) 및 데이터 구동 칩들(131~134) 각각을 실장하는 연성회로기판들(141~144)을 포함할 수 있다. 데이터 구동회로(130)는 복수 개의 데이터 구동 칩들(131~134)과 복수 개의 연성회로기판들(141~144)을 포함할 수 있다. 연성회로기판들(141~144)은 메인 회로기판(MCB)과 표시 기판(110)을 전기적으로 연결한다. 복수 개의 데이터 구동 칩들(131~134)은 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 데이터 신호들을 제공한다.
도 1은 테이프 캐리어 패키지(TCP: Tape Carrier Package) 타입의 데이터 구동회로(130)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(130)는 칩 온 글래스(COG: Chip on Glass) 방식으로 표시 기판(110)의 비표시영역(NDA) 상에 배치될 수 있다.
복수의 화소(PX)들 각각은 박막 트랜지스터(T) 및 액정 커패시터(CLC)를 포함한다. 화소(PX)는 스토리지 커패시터를 더 포함할 수 있다. 박막 트랜지스터(T)는 대응하는 데이터 라인(DLi)과 연결된 제1 전극, 액정 커패시터(CLC)의 화소 전극과 연결된 제2 전극, 대응하는 게이트 라인(GLj)과 연결된 게이트 전극을 포함한다(단, i≤m, j≤n). 액정 커패시터(CLC)는 박막 트랜지스터(T)의 제2 전극과 연결된 화소 전극 및 공통 전압 배선(LVCOM)과 연결된 공통 전극을 포함한다. 액정 커패시터(CLC)에 충전된 전하량에 따라 화소 전극 및 공통 전극 사이의 액정층(미 도시됨)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단됨으로써 영상을 표시할 수 있다.
공통 전압 발생기(121)는 공통 전압 배선(LVCOM)을 통해 공통 전압(VCOM)을 출력하고, 피드백 배선(LVCOM_F)을 통해 피드백 공통 전압(VCOM_F)을 수신한다. 공통 전압 발생기(121)는 피드백 공통 전압(VCOM_F)의 전압 레벨에 따라서 공통 전압(VCOM)의 전압 레벨을 변경할 수 있다.
도 3은 도 1에 도시된 표시 기판의 공통 전압 배선 및 화소 영역의 일부를 보여주는 평면도이다. 도 4는 도 3에 도시된 절단선 I-I' 및 II-II'에 따라 절단한 단면도이다.
도 3에서는 설명의 편의상 3번째 게이트 라인(GL3)과 1번째 데이터 라인(DL1)에 연결된 화소(PX)를 도시하였다. 복수의 화소들(PX) 각각은 실질적으로 서로 동일한 구조로 이루어진다.
도 1, 도 3 및 도 4를 참조하면, 표시 기판(DP)은 제1 기판(200), 제1 기판(200)과 마주하는 제2 기판(300), 제1 기판(200)과 제2 기판(300) 사이에 배치되는 액정층(LCL)을 포함할 수 있다.
제1 기판(200)은 액정층(LCL)의 액정 분자들을 구동하기 위한 박막 트랜지스터(T)들이 형성된 박막 트랜지스터 어레이 기판이며, 투명한 유리 또는 플라스틱 따위로 만들어진 제1 절연 기판(210)을 포함한다. 제1 절연 기판(210)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다. 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다.
제1 절연 기판(210) 상에는 n개의 게이트 라인들(GL1~GLn), 및 m의 데이터 라인들(DL1~DLm)이 구비될 수 있다. 제1 절연 기판(210) 상에는 제1 금속층이 형성되고, 상기 제1 금속층을 패터닝하여 표시 영역(DA)에 제1 게이트 전극(GE), 게이트 라인들(GL1, GL2)을 형성한다. 제1 금속막은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금과 같은 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등으로 만들어질 수 있다. 도면에 도시하지는 않았으나, 상기 제1 금속막은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.
게이트 라인들(GL2, GL3)은 데이터 라인들(DL1, DL2)과 게이트 절연층(220)에 의해서 전기적으로 절연될 수 있다. 게이트 절연층(220)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)로 이루어질 수 있다. 게이트 절연층(220) 위에는 수소화 비정질 실리콘(hydrogenated amorphous silicon), 다결정 실리콘(polysilicon) 또는 산화물 반도체 등으로 만들어진 반도체층(AL)이 형성된다. 반도체층(AL)은 게이트 전극(GE) 상부에 위치한다. 반도체층(AL)은 반도체층과 오믹 컨택층을 포함할 수 있다. 이 경우, 게이트 절연층(220) 상에 반도체층이 배치되고, 반도체층 상에 오믹 컨택층이 배치된다.
게이트 절연층(220) 및 반도체층(AL) 상에는 제2 금속층이 형성되고, 제2 금속층을 패터닝하여 소스 전극(SE), 드레인 전극(DE) 및 데이터 라인들(DL1, DL2)을 형성한다. 제2 금속층은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어질 수 있다. 드레인 전극(DE)은 게이트 전극(GE) 상부에서 소스 전극(SE)과 소정 간격 이격되어 위치한다. 이로써, 박막 트랜지스터(T)가 완성된다.
박막 트랜지스터(T) 및 데이터 라인들(DL1, DL2)은 제1 보호층(230)에 의해서 커버된다. 제1 보호층(230)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)과 같은 무기 절연 물질로 이루어질 수 있다. 또한, 제1 보호층(230)은 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx) 중 어느 하나로 이루어진 단일층으로 이루어질 수 있고, 다른 실시예로 상부층 및 하부층이 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)로 각각 이루어진 이중막 구조를 가질 수 있다. 다른 실시예에서, 제1 보호층(230) 상에 아크릴계 수지로 이루어진 유기 절연층이 형성될 수 있다.
제1 보호층(230) 상에는 제1 투명 도전층이 형성된다. 제1 투명 도전층은 인듐 틴 옥사이드(Indium Tin OxiDE)과 같은 투명 도전 물질로 이루어질 수 있다. 제1 투명 도전층을 패터닝하여 제1 보호층(230) 상에 공통 전극(CE)을 형성한다. 공통 전극(CE)은 제2 보호층(240)에 의해서 커버된다. 제2 보호층(240)은 실리콘 질화물 또는 실리콘 산화물과 같은 무기 절연 물질로 이루어질 수 있다
제2 보호층(240) 상에는 제2 투명 도전층이 형성된다. 제2 투명 도전층은 인듐 틴 옥사이드와 같은 투명 도전 물질로 이루어질 수 있다. 제2 투명 도전층을 패터닝하여 제2 보호층(240) 상에 전극 패턴(미 도시됨)을 형성한다. 패터닝 공정을 통해 전극 패턴에는 제2 보호층(240)을 노출시키는 개구가 형성된다. 전극 패턴을 패터닝하여 화소 전극(PE)을 형성할 수 있다.
공통 전극(CE)은 화소 전극(PE)의 상부 또는 하부에 구비되며, 게이트 라인들(GL2, GL3), 데이터 라인들(DL1, DL2)에 의해서 정의된 화소 영역에 대응하는 크기로 형성될 수 있다. 도 4에 도시된 바와 같이, 공통 전극(CE)은 제1 보호층(230) 상에 구비되고, 제2 보호층(240)에 의해서 커버된다. 화소 전극(PE)은 제2 보호층(240) 상에 구비된다. 이처럼, 공통 전극(CE)은 화소 전극(PE)의 하부에 구비되고, 제2 보호층(240)을 사이에 두고 화소 전극(PE)과 마주한다.
동일 화소행에 구비되는 공통 전극들(CE)은 일체로 형성되거나, 서로 전기적으로 연결되어 하나의 공통 전극행을 형성할 수 있다. 공통 전극행은 절연 기판(210)의 일측에서 공통 전압 배선(LVCOM)에 전기적으로 연결되어 공통 전압 발생기(121, 도 1에 도시됨)로부터의 공통 전압(VCOM)을 수신할 수 있다.
제2 기판(300)은 투명한 유리 또는 플라스틱 따위로 만들어진 제2 절연 기판(310) 및 제2 절연 기판(310) 상에 구비된 복수의 컬러 필터들(330)을 포함한다. 도면에 도시되지 않았으나, 서로 인접하는 컬러 필터들(330) 사이의 영역에 구비된 블랙 매트릭스를 더 포함할 수 있다. 블랙 매트릭스는 데이터 라인들(DL1~DLm)이 형성된 영역에 대응하는 영역에 제공되며, 액정 분자들의 오배열로 인한 빛샘을 막는다. 제2 절연 기판(310)은 제1 절연 기판(210)과 대향하여 결합하고, 제1 및 제2 기판(200, 300) 사이에는 액정층(LCL)이 개재된다.
제1 보호층(230) 및 제2 보호층(240)에는 박막 트랜지스터(T)의 제1 드레인 전극(DE)을 노출시키는 콘택홀(CNT1)이 형성된다. 제2 보호층(240) 및 콘택홀(CNT1)에 의해서 노출된 드레인 전극(DE) 상에는 화소 전극(PE)이 형성된다. 화소 전극(PE)은 제2 보호층(240)의 상부에서 콘택홀(CNT1)이 정의된 영역에서 콘택홀(CNT1)을 통해 노출된 제1 드레인 전극(DE)과 직접적으로 콘택한다.
게이트 라인(GL3)을 통해 화소(PX)에 게이트 신호가 인가되면, 게이트 신호에 응답하여 박막 트랜지스터(T)가 턴-온된다. 데이터 라인(DL1)으로 인가된 데이터 전압은 턴-온된 박막 트랜지스터(T)의 드레인 전극(DE)으로 출력되어 화소 전극(PE)으로 인가된다.
데이터 전압을 수신한 화소 전극(PE)과 공통 전압(VCOM)을 수신하는 공통 전극(CE) 사이에 전계가 형성될 수 있다. 전계에 의하여, 액정층(LCL) 내 액정 분자들이 제1 절연 기판(210)과 제2 절연 기판(310) 사이에서 특정 방향으로 회전할 수 있다. 액정 분자들이 회전함으로써, 표시 기판(DP)은 광을 투과시키거나 차단할 수 있다. 액정 분자들이 회전한다는 것은 액정 분자들이 실제로 회전하는 것뿐만 아니라, 전계에 의해 액정 분자들의 배향 방향이 바뀐다는 의미를 포함할 수 있다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 변화된다.
화소 전극(PE)과 공통 전극(CE)은 액정층(LCL)을 유전체로 하여 액정 커패시터를 형성하여 박막 트랜지스터(Tr)가 턴-오프된 후에도 인가된 전압을 유지한다. 도면에 도시하지는 않았지만, 화소(PX)는 화소 전극(PE)과 중첩하는 스토리지 라인을 더 포함할 수 있다. 스토리지 라인과 화소 전극(PE)은 게이트 절연층(120), 제1 및 제2 보호층(230, 250)을 유전체로 하여 스토리지 커패시터를 형성하여 액정 커패시터(Clc)의 전압 유지 능력을 강화시킬 수 있다.
공통 전압 배선(LVCOM)은 제1 공통 전압 배선(212), 제2 공통 전압 배선(222) 및 제3 공통 전압 배선(232)을 포함한다. 제1 공통 전압 배선(212), 제2 공통 전압 배선(222) 및 제3 공통 전압 배선(232)은 콘택 전극(242)에 의해서 서로 전기적으로 연결될 수 있다.
제1 공통 전압 배선(212)은 게이트 전극(GE)과 동일한 물질을 포함하고, 동일한 공정에서 제공될 수 있다. 제2 공통 전압 배선(222)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 물질을 포함하고, 동일한 공정에서 제공될 수 있다. 비표시 영역(NDA)의 제1 보호층(230) 상에 금속층을 형성하고, 금속층을 패터닝하여 제3 공통 전압 배선(232)을 형성할 수 있다. 금속층은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금과 같은 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등으로 만들어질 수 있다. 콘택 전극(242)은 픽셀 전극(PE)과 동일한 물질을 포함하고, 동일한 공정에서 제공될 수 있다.
도 5는 도 1에 도시된 A 영역을 확대한 평면도이다. 도 6은 도 5에 도시된 절단선 III-III'에 따라 절단한 단면도이다. 도 1에 도시됨 A 영역은 표시 기판(DP)의 연성 회로 기판(141)과 근접한 위치의 공통 전압 배선(LVCOM)을 포함하는 영역이다.
도 1, 도 5 및 도 6을 참조하면, 공통 전압 배선(LVCOM)은 제1 공통 전압 배선(212), 제2 공통 전압 배선(222) 및 제3 공통 전압 배선(232)을 포함한다.
제2 보호층(240), 제1 보호층(230) 및 게이트 절연층(220)에는 제1 공통 전압 배선(212)을 노출시키는 제1 콘택홀(CH1)이 형성된다. 제2 보호층(240)에는 제3 공통 전압 배선(232)을 노출시키는 제2 콘택홀(CH2) 및 제2 콘택홀(CH2)과 소정거리 이격된 제3 콘택홀(CH3)이 형성된다. 제2 보호층(240) 및 제1 보호층(230)에는 제2 공통 전압 배선(222)을 노출시키는 제4 콘택홀(CH4)이 형성된다. 제2 보호층(240), 제1 콘택홀(CH1)에 의해서 노출된 제1 공통 전압 배선(212), 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)에 의해서 노출된 제3 공통 전압 배선(232) 및 제4 콘택홀(CH4)에 의해서 노출된 제2 공통 전압 배선(222) 상에는 콘택 전극(242)이 형성된다. 콘택 전극(242)은 제2 보호층(240)의 상부에서 제1 콘택홀(CH1)을 통해 제1 공통 전압 배선(212)과 직접 연결되고, 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)을 통해 제3 공통 전압 배선(232)과 직접 연결되고, 제4 콘택홀(CH4)을 통해 제2 공통 전압 배선(222)과 직접 연결된다. 그러므로 제1 공통 전압 배선(212), 제2 공통 전압 배선(222) 및 제3 공통 전압 배선(232)은 콘택 전극(242)에 의해서 서로 전기적으로 연결될 수 있다.
앞서 도 4에서 설명한 바와 같이, 제1 공통 전압 배선(212)은 게이트 전극(GE)과 동일한 물질을 포함하고, 동일한 공정에서 제공될 수 있다. 제2 공통 전압 배선(222)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 물질을 포함하고, 동일한 공정에서 제공될 수 있다. 제3 공통 전압 배선(232)은 제1 공통 전압 배선(212) 및 제2 공통 전압 배선(222)의 상부에 중첩되어 형성되므로, 제3 공통 전압 배선(232) 형성을 위한 별도의 공간을 차지하지 않는다. 또한 제3 공통 전압 배선(232)에 의해서 공통 전압 배선(LVCOM)의 전체 면적이 증가하므로 공통 전압 배선(LVCOM)의 저항이 감소될 수 있다.
도 1에 도시된 표시 기판(DP)의 비표시 영역(NDA) 중 베젤 영역의 폭(W)이 감소하면, 도 3에 도시된 공통 전압 배선(LVCOM)의 선폭(WC)도 감소하게 된다. 공통 전압 배선(LVCOM)은 제3 공통 전압 배선(232)을 더 포함함으로써 선폭(WC)이 감소하더라도 저항값 증가를 방지할 수 있다.
도 7는 도 1에 도시된 B 영역을 확대한 평면도이다. 도 8은 도 5에 도시된 절단선 IV-IV'에 따라 절단한 단면도이다. 도 1에 도시된 B영역은 연성 회로 기판들(141~144)과 멀리 떨어진 표시 기판(DP) 하단의 공통 전압 배선(LVCOM)을 포함하는 영역이다.
도 1, 도 7 및 도 8을 참조하면, 제2 보호층(240)에는 제3 공통 전압 배선(232)을 노출시키는 제5 콘택홀(CH5)이 형성된다. 제2 보호층(240) 및 제1 보호층(230)에는 제2 공통 전압 배선(222)을 노출시키는 제6 콘택홀(CH6)이 형성된다. 제2 보호층(240), 제1 보호층(230) 및 게이트 절연층(220)에는 제1 공통 전압 배선(212)을 노출시키는 제7 콘택홀(CH7)이 형성된다.
제2 보호층(240), 제5 콘택홀(CH5)에 의해서 노출된 제3 공통 전압 배선(232), 제6 콘택홀(CH6)에 의해서 노출된 제2 공통 전압 배선(222) 및 제7 콘택홀(CH7)에 의해서 노출된 제1 공통 전압 배선(212) 상에는 콘택 전극(242)이 형성된다. 콘택 전극(242)은 제2 보호층(240)의 상부에서 제5 콘택홀(CH5)을 통해 제3 공통 전압 배선(232)과 직접 연결되고, 제6 콘택홀(CH6)을 통해 제2 공통 전압 배선(222)과 직접 연결되고, 제7 콘택홀(CH7)을 통해 제1 공통 전압 배선(212)과 직접 연결된다. 그러므로 제1 공통 전압 배선(212), 제2 공통 전압 배선(222) 및 제3 공통 전압 배선(232)은 콘택 전극(242)에 의해서 서로 전기적으로 연결될 수 있다.
이와 같이, 표시 기판(DP)의 소정 위치에서 콘택 전극(242)을 통해 제1 공통 전압 배선(212), 제2 공통 전압 배선(222) 및 제3 공통 전압 배선(232)을 전기적으로 연결함으로써 공통 전압 배선(LVCOM)의 저항을 낮출 수 있다.
다음 [표 1]은 제1 공통 전압 배선(212), 제2 공통 전압 배선(222) 및 제3 공통 전압 배선(232) 각각의 면저항을 예시적으로 보여준다.
| 배선 | 물질 | 두께 [um] | 면저항 [uΩ/um] |
| 제1 공통 전압 배선(212) | Ti/Cu | 100/2500 | 0.096 |
| 제2 공통 전압 배선(222) | CBL/Cu/CCL | 200/2000/200 | 0.120 |
| 제3 공통 전압 배선(232) | Cu | 1000 | 0.240 |
[표 1]에서 제1 공통 전압 배선(212)은 티타늄(Ti)과 구리(Cu)를 포함하는 다층을 갖고, 제2 공통 전압 배선(222)은 CBL(Cu barrier layer), 구리(Cu) 및 CCL(Cu capping layer)을 포함하는 다층인 것을 예시적으로 보여주나, 이에 한정되지 않는다.
다음 [표 2]는 공통 전압 배선(LVCOM)이 제1 공통 전압 배선(212), 제2 공통 전압 배선(222) 및 제3 공통 전압 배선(232) 중 일부 및 전부를 포함했을 때 면저항을 예시적으로 보여준다.
| 공통 전압 배선 조합 | 면저항 [uΩ/um] |
| 제1 공통 전압 배선(212) + 제2 공통 전압 배선(222) |
0.053 |
| 제1 공통 전압 배선(212) + 제3 공통 전압 배선(232) |
0.069 |
| 제2 공통 전압 배선(222) + 제3 공통 전압 배선(232) |
0.080 |
| 제1 공통 전압 배선(212) + 제2 공통 전압 배선(222) + 제3 공통 전압 배선(232) |
0.044 |
[표 2]에서 알 수 있는 바와 같이, 공통 전압 배선(LVCOM)이 제1 공통 전압 배선(212), 제2 공통 전압 배선(222) 및 제3 공통 전압 배선(232)을 모두 포함할 때 공통 전압 배선(LVCOM)의 면저항이 가장 작은 것을 알 수 있다.
공통 전압 배선(LVCOM)의 저항이 감소함에 따라서 공통 전압 배선(LVCOM)을 통해 전송되는 공통 전압(VCOM)에 리플이 감소하고, 그 결과 표시 기판(DP)을 통해 표시되는 영상의 품질이 향상될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
DP: 표시 기판
120: 메인 회로 기판 121: 공통 전압 발생기
122: 구동 컨트롤러 130: 데이터 구동 회로
131~133: 데이터 구동 칩 141~144: 연성회로기판
150: 게이트 구동회로 151~154: 게이트 구동 칩들
120: 메인 회로 기판 121: 공통 전압 발생기
122: 구동 컨트롤러 130: 데이터 구동 회로
131~133: 데이터 구동 칩 141~144: 연성회로기판
150: 게이트 구동회로 151~154: 게이트 구동 칩들
Claims (13)
- 기판 상에 형성된 복수의 화소들;
상기 복수의 화소들로 공통 전압을 공급하고, 상기 기판 상에 서로 다른 층에 배치되어 전기적으로 연결되는 제1 내지 제3 공통 전압 배선들을 포함하는 공통 전압 배선; 및
상기 제1 내지 제3 공통 전압 배선들을 서로 전기적으로 연결하기 위한 콘택 전극을 포함하는 것을 특징으로 하는 표시 장치. - 제 1 항에 있어서,
상기 복수의 화소들 각각은,
상기 기판 상에 형성된 트랜지스터; 및
상기 트랜지스터와 전기적으로 연결된 화소 전극 및 공통 전극을 포함하는 액정 커패시터를 포함하는 것을 특징으로 하는 표시 장치. - 제 2 항에 있어서,
상기 콘택 전극은 상기 화소 전극과 동일한 물질을 포함하고, 동일한 공정에서 제공되는 것을 특징으로 하는 표시 장치. - 제 2 항에 있어서,
상기 트랜지스터는,
상기 기판 상에 형성된 게이트 전극;
상기 게이트 전극이 형성된 기판 전체에 걸쳐 적층된 절연층;
상기 절연층 상에 형성된 반도체 층;
상기 반도체 층 상에 형성된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극이 형성된 기판 전체에 걸쳐 적층된 제1 보호층을 포함하는 것을 특징으로 하는 표시 장치. - 제 4 항에 있어서,
상기 제1 공통 전압 배선은 상기 게이트 전극과 서로 동일한 레벨에 위치하는 것을 특징으로 하는 표시 장치. - 제 5 항에 있어서,
상기 제3 공통 전압 배선은 상기 제1 보호층 상에 형성되고,
상기 제3 공통 전압 배선 상에 형성된 제2 보호층을 더 포함하는 것을 특징으로 하는 표시 장치. - 제 6 항에 있어서,
상기 콘택 전극은 상기 제2 보호층 상에 형성되는 것을 특징으로 하는 표시 장치. - 제 7 항에 있어서,
상기 제1 공통 전압 배선 상에 형성된 상기 제2 보호층, 상기 제1 보호층 및 상기 절연층을 관통하는 제1 콘택홀을 더 포함하고,
상기 제1 공통 전압 배선은 상기 제1 콘택홀을 통하여 상기 콘택 전극과 직접 접촉하는 것을 특징으로 하는 표시 장치. - 제 7 항에 있어서,
상기 제2 공통 전압 배선은 상기 소스 전극 및 상기 드레인 전극과 서로 동일한 레벨에 위치하는 것을 특징으로 하는 표시 장치. - 제 9 항에 있어서,
상기 제2 공통 전압 배선 상에 형성된 상기 제2 보호층 및 상기 제1 보호층을 관통하는 제2 콘택홀을 더 포함하고,
상기 제2 공통 전압 배선은 상기 제2 콘택홀을 통하여 상기 콘택 전극과 직접 접촉하는 것을 특징으로 하는 표시 장치. - 제 7 항에 있어서,
상기 제3 공통 전압 배선 상에 형성된 상기 제2 보호층을 관통하는 제3 콘택홀을 더 포함하고,
상기 제3 공통 전압 배선은 제3 콘택홀을 통하여 상기 콘택 전극과 직접 접촉하는 것을 특징으로 하는 표시 장치. - 제 1 항에 있어서,
상기 기판은,
표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
상기 공통 전압 배선은 상기 비표시 영역에 배열되는 것을 특징으로 하는 표시 장치. - 제 1 항에 있어서,
상기 콘택 전극은 상기 제1 공통 전압 배선과 상기 제3 공통 전압 배선을 전기적으로 연결하고, 상기 제2 공통 전압 배선과 상기 제3 공통 전압 배선을 전기적으로 연결하는 것을 특징으로 하는 표시 장치.
Priority Applications (1)
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|---|---|---|---|
| KR1020160120276A KR20180031898A (ko) | 2016-09-20 | 2016-09-20 | 공통 전압 배선을 포함하는 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160120276A KR20180031898A (ko) | 2016-09-20 | 2016-09-20 | 공통 전압 배선을 포함하는 표시 장치 |
Publications (1)
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|---|---|
| KR20180031898A true KR20180031898A (ko) | 2018-03-29 |
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ID=61907328
Family Applications (1)
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|---|---|---|---|
| KR1020160120276A KR20180031898A (ko) | 2016-09-20 | 2016-09-20 | 공통 전압 배선을 포함하는 표시 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20180031898A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190141510A (ko) * | 2018-06-14 | 2019-12-24 | 엘지디스플레이 주식회사 | 화소 영역에 인접하게 위치하는 중간 공급 배선을 포함하는 디스플레이 장치 및 그의 제조 방법 |
| WO2021003908A1 (zh) * | 2019-07-10 | 2021-01-14 | 深圳市华星光电半导体显示技术有限公司 | 一种多信号hva模式液晶显示面板 |
| US11605699B2 (en) | 2020-05-27 | 2023-03-14 | Samsung Display Co., Ltd. | Display device |
-
2016
- 2016-09-20 KR KR1020160120276A patent/KR20180031898A/ko not_active Application Discontinuation
Cited By (4)
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| US11605699B2 (en) | 2020-05-27 | 2023-03-14 | Samsung Display Co., Ltd. | Display device |
| US11950473B2 (en) | 2020-05-27 | 2024-04-02 | Samsung Display Co., Ltd. | Display device |
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