KR20170039793A - 액정 표시 장치 - Google Patents

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KR20170039793A
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common
common electrode
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KR1020150138524A
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이스라엘 라조
박흥식
신기철
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 제1 방향으로 배치되는 제1 데이터 라인, 제1 방향과 다른 방향인 제2 방향으로 배치되는 제1 게이트 라인 및 제1 공통 전극과 중첩되는 제1 서브 화소 전극을 갖는 제1 서브 화소부와, 제2 공통 전극과 중첩되는 제2 서브 화소 전극을 갖는 제2 서브 화소부를 포함하는 제1 화소부를 가지며, 제1 서브 화소부는 게이트 전극이 제1 게이트 라인과 연결되고 일 전극이 제1 데이터 라인과 연결되며 타 전극이 제1 서브 화소 전극과 연결되는 제1 스위칭 소자를 포함하고, 제2 서브 화소부는 게이트 전극이 제1 게이트 라인과 연결되고 일 전극이 제1 데이터 라인과 연결되며 타 전극이 제2 서브 화소 전극과 연결되는 제2 스위칭 소자를 포함하며, 제1 공통 전극에 인가되는 전압은 제2 공통 전극에 인가되는 전압과 서로 레벨이 다를 수 있다.

Description

액정 표시 장치{LIQUID DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나이다. 액정 표시 장치는 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 배치되는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가함으로써 액정층에 전기장을 생성하고, 이를 통해 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
한편, 액정 표시 장치 중에서도 전기장이 인가되지 않은 상태에서 액정 분자를 그 장축이 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(Vertically Aligned mode)의 액정 표시 장치가 개발되고 있다. 수직 배향 방식의 액정 표시 장치는 측면 시인성 확보를 위해 하나의 화소부를 두 개의 서브(sub) 화소부로 구분하는 구조를 포함하여 다양한 구조로 개발되고 있다.
본 발명이 해결하고자 하는 과제는 측면 시인성을 향상시킬 수 있는 액정 표시 장치를 제공한다.
또한, 별도의 전압 분배용 스위칭 소자 및 이와 연결되는 컨택홀을 사용하지 않음으로써, 개구율을 향상시킬 수 있는 액정 표시 장치를 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 액정 표시 장치는, 제1 방향으로 배치되는 제1 데이터 라인, 상기 제1 방향과 다른 방향인 제2 방향으로 배치되는 제1 게이트 라인 및 제1 공통 전극과 중첩되는 제1 서브 화소 전극을 갖는 제1 서브 화소부와, 제2 공통 전극과 중첩되는 제2 서브 화소 전극을 갖는 제2 서브 화소부를 포함하는 제1 화소부를 가지며, 상기 제1 서브 화소부는 게이트 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 제1 데이터 라인과 연결되며 타 전극이 상기 제1 서브 화소 전극과 연결되는 제1 스위칭 소자를 포함하고, 상기 제2 서브 화소부는 게이트 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 제1 데이터 라인과 연결되며 타 전극이 상기 제2 서브 화소 전극과 연결되는 제2 스위칭 소자를 포함하며, 상기 제1 공통 전극에 인가되는 전압은 상기 제2 공통 전극에 인가되는 전압과 서로 레벨이 다를 수 있다.
또한, 상기 제1 및 제2 공통 전극 각각은 직류 형태의 전압이 인가될 수 있다.
또한, 상기 제1 공통 전극에 인가되는 전압의 레벨은 상기 제2 공통 전극에 인가되는 전압의 레벨보다 낮을 수 있다.
또한, 상기 제1 공통 전극에 인가되는 전압의 레벨은 7.5V이며, 상기 제2 공통 전극에 인가되는 전압의 레벨은 8 내지 9.5V일 수 있다.
또한, 상기 제1 데이터 라인과 이웃하게 배치되는 제2 데이터 라인 및 상기 제1 게이트 라인과 연결되는 제2 화소부를 더 포함하고, 상기 제2 화소부는 상기 제1 공통 전극과 중첩되는 제3 서브 화소 전극을 갖는 제3 서브 화소부 및 상기 제2 공통 전극과 중첩되는 제4 서브 화소 전극을 갖는 제4 서브 화소부를 포함할 수 있다.
또한, 상기 제3 서브 화소부는 게이트 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 제2 데이터 라인과 연결되며 타 전극이 상기 제3 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함하고, 상기 제4 서브 화소부는 게이트 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 제2 데이터 라인과 연결되며 타 전극이 상기 제4 서브 화소 전극과 연결되는 제4 스위칭 소자를 포함할 수 있다.
또한, 상기 제1 데이터 라인으로부터 상기 제1 화소부에 인가되는 신호와 상기 제2 데이터 라인으로부터 상기 제2 화소부에 인가되는 신호는 서로 극성이 다를 수 있다.
또한, 상기 제1 게이트 라인과 이웃하게 배치되는 제2 게이트 라인 및 상기 제1 데이터 라인과 연결되는 제3 화소부를 더 포함하고, 상기 제3 화소부는 상기 제2 공통 전극과 중첩되는 제5 서브 화소 전극을 갖는 제5 서브 화소부 및 상기 제1 공통 전극과 중첩되는 제6 서브 화소 전극을 갖는 제6 서브 화소부를 포함할 수 있다.
또한, 상기 제1 게이트 라인과 이웃하게 배치되는 제2 게이트 라인 및 상기 제1 데이터 라인과 연결되는 제3 화소부를 더 포함하고, 상기 제3 화소부는 상기 제1 공통 전극과 중첩되는 제5 서브 화소 전극을 갖는 제5 서브 화소부 및 상기 제2 공통 전극과 중첩되는 제6 서브 화소 전극을 갖는 제6 서브 화소부를 포함할 수 있다.
또한, 상기 제1 데이터 라인으로부터 상기 제1 화소부에 인가되는 신호는 상기 제1 데이터 라인으로부터 상기 제3 화소부에 인가되는 신호와 서로 극성이 다를 수 있다.
또한, 상기 제5 서브 화소부는 게이트 전극이 상기 제2 게이트 라인과 연결되고 일 전극이 상기 제1 데이터 라인과 연결되며 타 전극이 상기 제5 서브 화소 전극과 연결되는 제5 스위칭 소자를 포함하고, 상기 제6 서브 화소부는 게이트 전극이 상기 제2 게이트 라인과 연결되고 일 전극이 상기 제1 데이터 라인과 연결되며 타 전극이 상기 제6 서브 화소 전극과 연결되는 제6 스위칭 소자를 포함할 수 있다.
또한, 상기 제1 서브 화소 전극의 면적과 상기 제2 서브 화소 전극의 면적의 비는 1:1일 수 있다.
또한, 상기 제1 서브 화소 전극의 면적과 상기 제2 서브 화소 전극의 면적의 비는 1:1.5일 수 있다.
본 발명의 다른 실시예에 따른 액정 표시 장치는 제1 방향으로 연장되는 복수의 데이터 라인, 상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 게이트 라인 및 상기 복수의 데이터 라인과 상기 복수의 게이트 라인에 의해 정의되는 복수의 화소부를 갖는 제1 기판 및 상기 제1 기판과 대향되도록 배치되며, 상부에 제1 및 제2 공통 전극이 배치되는 제2 기판을 포함하고, 상기 복수의 화소부는, 상기 제1 공통 전극과 중첩되는 제1 서브 화소부 및 상기 제2 공통 전극과 중첩되는 제2 서브 화소부를 갖는 제1 화소부를 포함하며, 상기 제1 공통 전극에 인가되는 전압의 레벨은 상기 제2 공통 전극에 인가되는 전압의 레벨과 상이할 수 있다.
또한, 상기 제1 및 제2 공통 전극 각각에는 직류 형태의 전압이 인가될 수 있다.
또한, 상기 제1 공통 전극에 인가되는 전압의 레벨은 상기 제2 공통 전극에 인가되는 전압의 레벨보다 낮을 수 있다.
또한, 상기 복수의 화소부 중 서로 이웃하는 화소부 간에는 서로 극성이 다른 데이터 신호가 인가될 수 있다.
또한, 상기 복수의 화소부는, 상기 제1 데이터 라인과 이웃하게 배치되는 제2 데이터 라인 및 상기 제1 게이트 라인 각각과 연결되는 제3 및 제4 서브 화소부를 갖는 제2 화소부를 더 포함하고, 상기 제3 서브 화소부는 상기 제1 공통 전극과 중첩되는 제3 서브 화소 전극을 포함하고, 제4 서브 화소부는 상기 제2 공통 전극과 중첩되는 제4 서브 화소 전극을 포함할 수 있다.
또한, 상기 복수의 화소부는, 상기 제1 게이트 라인과 이웃하게 배치되는 제2 게이트 라인 및 상기 제1 데이터 라인 각각과 연결되는 제5 및 제6 서브 화소부를 갖는 제3 화소부를 더 포함하고, 상기 제5 서브 화소부는 상기 제2 공통 전극과 중첩되는 제5 서브 화소 전극을 포함하고, 제6 서브 화소부는 상기 제1 공통 전극과 중첩되는 제6 서브 화소 전극을 포함할 수 있다.
또한, 상기 복수의 화소부는, 상기 제1 게이트 라인과 이웃하게 배치되는 제2 게이트 라인 및 상기 제1 데이터 라인 각각과 연결되는 제5 및 제6 서브 화소부를 갖는 제3 화소부를 더 포함하고, 상기 제5 서브 화소부는 상기 제1 공통 전극과 중첩되는 제5 서브 화소 전극을 포함하고, 제6 서브 화소부는 상기 제2 공통 전극과 중첩되는 제6 서브 화소 전극을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 측면 시인성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 액정 표시 장치는 별도의 전압 분배를 위한 스위칭 소자 및 이와 연결되는 컨택홀을 형성할 필요가 없어, 개구율을 향상시킬 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 2는 도 1에 도시한 표시 패널의 구성 중 제1 내지 제4 화소부를 나타낸 등가 회로도이다.
도 3은 도 1에 도시한 표시 패널의 구성 중 제1 화소부를 보다 상세하게 나타낸 레이아웃도이다.
도 4는 도 3의 I-I'선을 따라 자른 단면도이다.
도 5는 도 3의 I-I'선을 따라 자른 단면도이다.
도 6은 도 1에 도시한 표시 패널의 구성 중 제1 내지 제4 화소부를 보다 상세하게 나타낸 레이아웃도이다.
도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 구동방법을 제1 화소부를 예로 들어 설명하기 위한 도면이다.
도 8은 도 1에 도시한 표시 패널의 구성 중 제1 내지 제4 화소부의 구동방법을 설명하기 위한 도면이다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 액정 표시 장치를 설명하기 위한 레이아웃도이다.
도 13은 도 12에 도시한 액정 표시 장치의 구성 중 제1 내지 제4 화소부를 나타낸 등가 회로도이다.
도 14는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 구성 중 제1 화소부를 나타낸 레이아웃도이다.
도 15은 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 제1 및 제2 서브 화소 전극의 다른 실시예를 나타낸 도면이다.
도 16(a) 및 (b)는 도 15에 도시한 제1 및 제2 서브 화소 전극(PE1, PE2)의 다른 실시예에 대응되는 제1 및 제2 공통 전극(CE1, CE2)을 나타낸 도면이다.
도 17(a) 및 (b)는 도 15에 도시한 제1 및 제2 서브 화소 전극의 다른 실시예에 대응되는 제1 및 제2 공통 전극을 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1구성요소는 본 발명의 기술적 사상 내에서 제2구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다. 도 2는 도 1에 도시한 표시 패널(100)의 구성 중 제1 내지 제4 화소부(PX11, PX12, PX21, PX22)를 나타낸 등가 회로도이다.
도 1을 먼저 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 패널(100)을 포함할 수 있다. 표시 패널(100)은 화상을 표시하는 패널이다. 표시 패널(100)은 하부 표시판(210, 도 4 참조), 하부 표시판(210)에 대향하는 상부 표시판(280, 도 4 참조) 및 그 사이에 개재되는 액정층(30, 도 4 참조)을 포함할 수 있다. 즉, 표시 패널(100)은 액정 패널일 수 있다.
표시 패널(100)은 제1 내지 제n 게이트 라인(GL1 내지 GLn, n은 1 이상의 자연수) 및 제1 내지 제m 데이터 라인(DL1 내지 DLm, m은 1 이상의 자연수)과 연결된다. 제1 내지 제n 게이트 라인(GL1 내지 GLn) 및 제1 내지 제m 데이터 라인(DL1 내지 DLm)은 표시 패널(100)의 하부 표시판(10) 상에 형성될 수 있으며, 각 라인들은 서로 절연되어 배치된다. 제1 내지 제m 데이터 라인(DL1 내지 DLm)은 제1 방향(d1)으로 연장되어 배치될 수 있으며, 제1 내지 제n 게이트 라인(GL1 내지 GLn)은 제2 방향(d2)으로 연장되어 배치될 수 있다. 도 1을 기준으로 제1 방향(d1)은 열 방향이며, 제2 방향(d2)은 행 방향일 수 있다.
표시 패널(100)은 제1 내지 제4 화소부(PX11, PX12, PX21, PX22)를 갖는 복수의 화소부를 포함할 수 있다. 복수의 화소부는 일 실시예로 매트릭스 형상으로 배치될 수 있다. 이하, 본 명세서에서는 복수의 화소부 중 제1 내지 제4 화소부(PX11, PX12, PX21, PX22)를 예로 들어 설명하기로 한다.
도 2를 참조하면, 제1 화소부(PX11)는 제1 및 제2 서브 화소부(SPX1, SPX2)를 포함할 수 있다. 제1 및 제2 서브 화소부(SPX1, SPX2) 각각은 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)과 모두 연결될 수 있다. 즉, 제1 및 제2 서브 화소부(SPX1, SPX2)는 제1 데이터 신호(D1)를 제공받아, 서로 다른 감마 곡선에 따른 영상을 표시할 수 있으며, 또는 동일한 감마 곡선에 따른 영상을 표현할 수도 있다. 이에 따라, 제1 및 제2 서브 화소부(SPX1, SPX2)는 하나의 데이터 신호에 대해 서로 다른 휘도를 갖는 영상을 표시함으로써 측면 시인성을 향상시킬 수 있다.
제1 서브 화소부(SPX1)는 제1 스위칭 소자(TR1) 및 제1 서브 화소 전극(PE1)을 포함할 수 있다.
제1 스위칭 소자(TR1)는 일 실시예로 트랜지스터일 수 있다. 제1 스위칭 소자(TR1)는 게이트 전극이 제1 게이트 라인(GL1)과 연결되고, 일 전극이 제1 데이터 라인(DL1)과 연결되며, 타 전극이 제1 서브 화소 전극(PE1)과 연결될 수 있다. 이하, 제1 스위칭 소자(TR1)의 일 전극은 소스 전극이며, 타 전극은 드레인 전극인 것으로 설명하기로 한다. 제1 스위칭 소자(TR1)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)에 응답하여 턴 온 되어, 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 신호(D1)를 제1 서브 화소 전극(PE1)에 제공할 수 있다. 한편, 제1 서브 화소부(SPX1)는 제1 공통 전극(CE1)의 적어도 일부와 중첩될 수 있다. 제1 서브 화소부(SPX1)는 제1 공통 전극(CE1)으로부터 제1 공통 전압(Vcom1)을 제공받을 수 있다.
제1 서브 화소부(SPX1)는 제1 서브 화소 전극(PE1) 및 제1 공통 전극(CE1) 사이에 형성되는 제1 액정 커패시터(Clc1)를 더 포함할 수 있다. 이에 따라, 제1 액정 커패시터(Clc1)에는 제1 서브 화소 전극(PE1)에 인가되는 전압 과 제1 공통 전압(Vcom1)의 차 전압만큼의 전압이 충전될 수 있다.
또한, 제1 서브 화소부(SPX1)는 제1 스토리지 라인(RL1)으로부터 제공받은 전압과 제1 서브 화소 전극(PE1)에 인가되는 전압 간의 차 전압만큼의 전압이 충전되는 제1 스토리지 커패시터(Cst1)를 더 포함할 수 있다.
제2 서브 화소부(SPX2)는 제2 스위칭 소자(TR2) 및 제2 서브 화소 전극(PE2)을 포함할 수 있다.
제2 스위칭 소자(TR2)는 일 실시예로 트랜지스터일 수 있다. 제2 스위칭 소자(TR2)는 게이트 전극이 제1 게이트 라인(GL1)과 연결되고, 일 전극이 제1 데이터 라인(DL1)과 연결되며, 타 전극이 제2 서브 화소 전극(PE2)과 연결될 수 있다. 제2 스위칭 소자(TR2)의 일 전극은 소스 전극일 수 있으며, 타 전극은 전극일 수 있다. 제2 스위칭 소자(TR2)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)에 응답하여 턴 온 되어, 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 신호(D1)를 제2 서브 화소 전극(PE2)에 제공할 수 있다. 한편, 제2 서브 화소부(SPX2)는 제2 공통 전극(CE2)의 적어도 일부와 중첩될 수 있다. 제2 서브 화소부(SPX2)는 제2 공통 전극(CE2)으로부터 제2 공통 전압(Vcom2)을 제공받을 수 있다.
제2 서브 화소부(SPX2)는 제2 서브 화소 전극(PE2) 및 제2 공통 전극(CE2) 사이에 형성되는 제2 액정 커패시터(Clc2)를 더 포함할 수 있다. 이에 따라, 제2 액정 커패시터(Clc2)에는 제2 서브 화소 전극(PE2)에 인가되는 전압 과 제2 공통 전압(Vcom2)의 전압 차만큼의 전압이 충전될 수 있다.
이때, 제1 공통 전극(CE1)과 제2 공통 전극(CE2)은 서로 전기적으로 절연되도록 배치될 수 있다. 또한, 제1 공통 전극(CE1)에 인가되는 제1 공통 전압(Vcom1)과 제2 공통 전극(CE2)에 인가되는 제2 공통 전압(Vcom2)은 모두 직류 형태이다. 나아가, 제1 공통 전극(CE1)에 인가되는 제1 공통 전압(Vcom1)과 제2 공통 전극(CE2)에 인가되는 제2 공통 전압(Vcom2)은 서로 전압 레벨이 상이할 수 있다. 일 실시예로, 제1 공통 전압(Vcom1)의 전압 레벨은 제2 공통 전압(Vcom2)의 전압 레벨보다 낮을 수 있다.
따라서, 제1 공통 전압(Vcom1)과 제2 공통 전압(Vcom2)은 서로 전압 레벨이 상이함에 따라, 제1 액정 커패시터(Clc1)에 충전되는 전압과 제2 액정 커패시터(Clc2)에 충전되는 전압은 서로 레벨이 다를 수 있다. 만약, 제1 공통 전압(Vcom1)의 전압 레벨은 제2 공통 전압(Vcom2)의 전압 레벨보다 낮은 경우, 제1 액정 커패시터(Clc1)에 충전되는 전압의 레벨이 제2 액정 커패시터(Clc2)에 충전되는 전압의 레벨보다 높을 수 있다. 예를 들어, 제1 공통 전압(Vcom1)은 약 7.5V일 수 있으며, 제2 공통 전압(Vcom2)은 8.5V일 수 있다.
결국, 제1 및 제2 서브 화소부(SPX1, SPX2)는 제1 데이터 라인(DL1)으로부터 서로 동일한 제1 데이터 신호(D1)를 제공받은 경우라도, 제1 액정 커패시터(Clc1)에 충전되는 전압과 제2 액정 커패시터(Clc2)에 충전되는 전압은 서로 레벨이 다를 수 있다. 이에 따라, 제1 및 제2 서브 화소부(SPX1, SPX2)의 액정 분자들이 기울어지는 각도가 다르게 됨으로써, 측면 시인성을 향상시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 액정 표시 장치는 전압 분배를 위한 스위칭 소자 및 상기 스위칭 소자에 분배 전압을 인가하기 위한 별도의 추가 컨택홀을 형성할 필요가 없다. 따라서, 본 발명의 일 실시예에 따른 액정 표시 장치는 개구율을 향상시킬 수 있다.
한편, 제1 서브 화소 전극(PE1)은 일 실시예로 제2 서브 화소 전극(PE2)과 면적이 서로 동일할 수 있다. 또한, 제2 서브 화소부(SPX2)는 제2 스토리지 라인(RL2)으로부터 제공받은 전압의 레벨과 제2 서브 화소 전극(PE2)에 인가되는 전압의 레벨 간의 전위 차를 갖는 전압이 충전되는 제2 스토리지 커패시터(Cst2)를 더 포함할 수 있다. 이때, 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2) 각각에는 서로 레벨이 동일한 전압이 인가될 수 있다.
제2 화소부(PX12)는 제3 및 제4 서브 화소부(SPX3, SPX4)를 포함할 수 있다. 제3 및 제4 서브 화소부(SPX3, SPX4) 각각은 제1 게이트 라인(GL1)과 연결될 수 있으며, 또한 제1 데이터 라인(DL1)과 이웃하도록 배치되는 제2 데이터 라인(DL2)과 연결될 수 있다. 본 명세서에서는 임의의 두 라인 사이에 다른 라인이 배치되지 않는 경우를 이웃하는 것으로 정의하기로 한다. 제3 서브 화소부(SPX3)는 제3 스위칭 소자(TR3) 및 제3 서브 화소 전극(PE3)을 포함할 수 있으며, 제4 서브 화소부(SPX4)는 제4 스위칭 소자(TR4) 및 제4 서브 화소 전극(PE4)을 포함할 수 있다. 또한, 제3 서브 화소부(SPX3)는 제1 공통 전극(CE1)의 적어도 일부와 중첩될 수 있으며, 제4 서브 화소부(SPX4)는 제2 공통 전극(CE2)의 적어도 일부와 중첩될 수 있다. 이에 따라 제3 서브 화소부(SPX3)는 제1 공통 전극(CE1)으로부터 제1 공통 전압(Vcom1)을 제공받을 수 있으며, 제4 서브 화소부(SPX4)는 제2 공통 전극(CE2)으로부터 제2 공통 전압(Vcom2)을 제공받을 수 있다.
즉, 제2 화소부(PX12)는 제1 화소부(PX11)와 서로 연결되는 데이터 라인만 상이할 뿐, 나머지 구성은 실질적으로 동일할 수 있다. 나아가, 제1 및 제2 화소부(PE11, PE12) 외에도, 동일한 게이트 라인(예를 들어, 제1 게이트 라인(GL1))에 연결되는 복수의 화소부는 서로 연결되는 데이터 라인만 상이할 뿐, 화소부 내의 구성 및 공통 전극과의 중첩 구조는 서로 동일할 수 있다.
한편, 서로 이웃하는 데이터 라인 간에는 서로 극성이 다른 데이터 신호가 각각 인가될 수 있다. 예를 들어, 제1 데이터 라인(DL1)을 통해 제공되는 제1 데이터 신호(D1)의 극성이 정극성(+)인 경우에는, 제1 데이터 라인(DL1)과 이웃하도록 배치되는 제2 데이터 라인(DL2)을 통해 제공되는 제2 데이터 신호(D2)의 극성은 부극성(-)일 수 있다. 이에 대해서는 도 6을 참조하여 보다 상세하게 후술하기로 한다.
제3 화소부(PX21)는 제2 게이트 라인(GL2) 및 제1 데이터 라인(DL1)과 연결될 수 있다. 제3 화소부(PX21)는 제5 및 제6 서브 화소부(SPX5, SPX6)를 포함할 수 있다. 제5 및 제6 서브 화소부(SPX5, SPX6) 각각은 제2 게이트 라인(GL2) 및 제1 데이터 라인(DL1)과 연결될 수 있다. 제5 서브 화소부(SPX5)는 제5 스위칭 소자(TR5) 및 제5 서브 화소 전극(PE5)을 포함할 수 있다. 제6 서브 화소부(SPX6)는 제6 스위칭 소자(TR6) 및 제6 서브 화소 전극(PE6)을 포함할 수 있다. 제5 서브 화소부(SPX5)는 제2 공통 전극(CE2)의 적어도 일부와 중첩될 수 있으며, 제6 서브 화소부(SPX6)는 제1 공통 전극(CE1)의 적어도 일부와 중첩될 수 있다. 이에 따라 제5 서브 화소부(SPX5)는 제2 공통 전극(CE2)으로부터 제2 공통 전압(Vcom2)을 제공받을 수 있으며, 제6 서브 화소부(SPX6)는 제1 공통 전극(CE1)으로부터 제1 공통 전압(Vcom1)을 제공받을 수 있다.
따라서, 도 1을 기준으로 상대적으로 상부에 위치하는 제5 서브 화소부(SPX5) 내의 제5 액정 커패시터(Clc5)에 충전되는 전압의 레벨은 제6 서브 화소부(SPX6) 내의 제6 액정 커패시터(Clc6)에 충전되는 전압의 레벨보다 낮을 수 있다.
제4 화소부(PX22)는 제2 게이트 라인(GL2) 및 제2 데이터 라인(DL2) 각각과 연결될 수 있다. 제3 및 제4 화소부(PX21, PX22)는 서로 동일한 제2 게이트 라인(GL2)과 연결되고 데이터 라인의 연결 관계가 상이하므로, 화소부 내의 구성 및 공통 전극과의 중첩 구조는 서로 동일할 수 있다.
한편, 서로 이웃하는 게이트 라인 각각에 배치되는 화소부 간에는 서로 극성이 다른 데이터 신호가 인가될 수 있다. 즉, 서로 이웃하는 화소부 간에는 모두 극성이 다른 데이터 신호가 인가될 수 있다. 예를 들어, 제1 화소부(PX11)에 정극성(+)의 데이터 신호가 인가되는 경우라면, 제2 및 제3 화소부(PX12, PX21)는 부극성(-)의 데이터 신호가 인가될 수 있다. 나아가, 제4 화소부(PX22)는 정극성(+)의 데이터 신호가 인가될 수 있다. 이에 대해서는 도 6을 참조하여 후술하기로 한다.
즉, 본 발명의 일 실시예에 따른 액정 표시 장치는 복수의 화소부 각각이 제1 및 제2 공통 전극(CE1, CE2) 각각과 중첩되는 두 개의 서브 화소부를 포함할 수 있다.
이때, 제1 및 제2 공통 전극(CE1, CE2)에 인가되는 직류 성분의 전압 레벨이 서로 상이함에 따라, 두 개의 서브 화소부는 서로 다른 레벨의 전압이 충전되는 액정 커패시터를 각각 포함할 수 있다. 이를 통해 본 발명의 일 실시예에 따른 액정 표시 장치는 별도의 전압 분배용 스위칭 소자 및 상기 전압 분배용 스위칭 소자에 분배 전압 인가를 위한 컨택홀을 형성할 필요가 없어, 개구율을 향상시킬 수 있다.
도 3은 도 1에 도시한 표시 패널(100)의 구성 중 제1 화소부(PX11)를 보다 상세하게 나타낸 레이아웃도이다. 도 4는 도 3의 I-I'선을 따라 자른 단면도이다. 도 5는 도 3의 I-I'선을 따라 자른 단면도이다.
도 3 내지 도 5를 참조하여 제1 화소부(PX11)를 대표로 보다 상세하게 설명하기로 한다. 본 발명의 일 실시예에 따른 액정 표시 장치는 하부 표시판(10), 상부 표시판(20) 및 그 사이에 개재되는 액정층(30)을 포함할 수 있다. 하부 표시판(10)은 상부 표시판(20)과 서로 마주보도록 배치될 수 있다. 일 실시예로, 하부 표시판(10)은 상부 표시판(20)과 실링(sealing)을 통해 합착될 수 있다.
먼저, 하부 표시판(10)에 대해 설명하기로 한다.
하부 기판(210)은 일 실시예로 투명한 유리 기판, 플라스틱 기판 등일 수 있으며, 복수의 스위칭 소자가 배치되는 어레이 기판일 수 있다. 하부 기판(210)의 상부에는 제1 게이트 라인(GL1), 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2)이 배치될 수 있다. 즉, 제1 게이트 라인(GL1), 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2)은 모두 동일 층에 배치될 수 있다. 제1 게이트 라인(GL1)은 제1 및 제2 게이트 전극(GE1, GE2)을 포함할 수 있다.
보다 상세하게는, 제1 게이트 전극(GE1)은 제1 게이트 라인(GL1)으로부터 제1 반도체 패턴(230a)쪽으로 돌출 또는 확장될 수 있으며, 제2 게이트 전극(GE2)은 제1 게이트 라인(GL1)으로부터 제2 반도체 패턴(230b)쪽으로 돌출 또는 확장될 수 있다. 제1 스토리지 라인(RL1)은 도 3을 기준으로 제1 게이트 라인(GL1)의 상부에 배치될 수 있으며, 제2 스토리지 라인(RL2)은 도 3을 기준으로 제1 게이트 라인(GL1)의 하부에 배치될 수 있다. 제1 및 제2 스토리지 라인(RL1, RL2)은 일 실시예로 서로 전기적으로 연결되어 서로 동일한 전압이 인가될 수 있다.
제1 게이트 라인(GL1), 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2)은 일 실시예로 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
게이트 절연막(220)은 제1 게이트 라인(GL1), 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2)의 상부에 배치될 수 있다. 게이트 절연막(220)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(220)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
반도체층(230)은 게이트 절연막(220)의 상부에 배치될 수 있으며, 일 실시예로 비정질 규소, 다결정 규소 등으로 형성될 수 있다. 또한, 반도체층(230)은 다른 실시예로, IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나가 사용될 수 있다. 반도체층(230)은 제1 데이터 라인(DL1)과 적어도 일부가 중첩되도록 배치될 수 있다. 뿐만 아니라, 일 실시예로 하나의 마스크 공정을 통해 복수의 데이터 라인, 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제1 드레인 전극(DE1), 제2 드레인 전극(DE2)과 반도체층(230)을 함께 형성하는 경우, 상기 구성들의 하부에 반도체층(230)이 배치될 수 있다. 즉, 반도체층(230)은 스위칭 소자의 채널 영역을 제외하고는 전반적으로 복수의 데이터 라인과 실질적으로 동일한 형태를 가질 수 있다.
반도체층(230)은 제1 스위칭 소자(TR1)를 형성하는 제1 반도체 패턴(230a) 및 제2 스위칭 소자(TR2)를 형성하는 제2 반도체 패턴(230b)을 포함할 수 있다. 제1 반도체 패턴(230a)은 제1 게이트 전극(GE1)과 적어도 일부가 중첩되도록 배치되며, 제2 반도체 패턴(230b)은 제2 게이트 전극(GE2)과 적어도 일부가 중첩되도록 배치된다.
저항성 접촉층(240)은 반도체층(230)의 상부에 배치될 수 있다. 저항성 접촉층(240)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 한편, 저항성 접촉층(240)은 생략될 수도 있다.
제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)은 저항성 접촉층(240)의 상부에 배치될 수 있다.
제1 스위칭 소자(TR1)는 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제1 반도체 패턴(230a) 및 제1 게이트 전극(GE1)을 포함한다. 제1 소스 전극(SE1)은 제1 데이터 라인(DL1)과 연결되어, 제1 데이터 신호(D1)를 제공받을 수 있다. 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 서브 화소 전극(PE1)과 전기적으로 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 적어도 일부가 제1 게이트 전극(GE1)과 중첩되도록 배치될 수 있으며, 소정의 거리 이격되어 제1 반도체 패턴(230a) 및 저항성 접촉층(240)의 상부에 배치될 수 있다.
제2 스위칭 소자(TR2)는 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제2 반도체 패턴(230b) 및 제2 게이트 전극(GE2)을 포함한다. 제2 소스 전극(SE2)은 제2 데이터 라인(DL2)과 연결되어, 제2 데이터 신호(D2)를 제공받을 수 있다. 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 서브 화소 전극(PE2)과 전기적으로 연결될 수 있다. 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 적어도 일부가 제2 게이트 전극(GE2)과 중첩되도록 배치될 수 있으며, 소정의 거리 이격되어 제2 반도체 패턴(230b) 및 저항성 접촉층(240)의 상부에 배치될 수 있다.
제1 서브 화소부(SPX1)는 제1 소스 전극(SE1)을 통해 제1 데이터 신호(D1)를 제공받을 수 있으며, 제1 드레인 전극(DE1) 및 제1 컨택홀(CNT1)을 통해 제1 서브 화소 전극(PE1)에 제1 데이터 신호(D1)를 인가할 수 있다. 제2 서브 화소부(SPX2)는 제2 스위칭 소자(TR2)의 제2 소스 전극(SE2)을 통해 제공받은 제1 데이터 신호(D1)를 제2 드레인 전극(DE2) 및 제2 컨택홀(CNT2)을 통해 제2 서브 화소 전극(PE2)에 인가할 수 있다.
한편, 제1 데이터 라인(DL1), 제2 데이터 라인(DL1, DL2), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제1 패시베이션막(250)은 제1 데이터 라인(DL1), 제2 데이터 라인(DL1, DL2), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)을 포함한 게이트 절연막(220)의 상부에 배치될 수 있다. 제1 패시베이션막(250)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 제1 패시베이션막(250)은 제1 패시베이션막(250)의 상부에 배치되는 컬러 필터(160)의 안료가 노출된 반도체층(230)으로 유입되는 것을 방지할 수 있다.
컬러 필터(260)는 제1 패시베이션막(250)의 상부에 형성될 수 있다. 컬러 필터(260)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있으나, 이에 제한되는 것은 아니다. 컬러 필터(260)는 인접하는 화소부마다 서로 다른 색을 표시하는 물질로 형성될 수 있다.
컬러 필터(260)의 상부에는 제2 패시베이션막(270)이 배치될 수 있다. 제2 패시베이션막(270)은 질화 규소와 산화 규소 따위의 무기 절연물 또는 유기 절연물로 형성될 수 있다. 제2 패시베이션막(270)은 컬러 필터(260)의 상부가 들뜨는 것을 방지하고, 컬러 필터(260)로부터 유입되는 용제(solvent)와 같은 유기물에 의한 액정층(30)의 오염을 억제하여 화면 구동 시 야기될 수 있는 잔상 등의 불량을 방지할 수 있다.
제1 서브 화소 전극(PE1)은 제2 패시베이션막(270)의 상부에 배치되어, 노출된 제1 드레인 전극(DE1)과 제1 컨택홀(CNT1)을 통해 전기적으로 연결될 수 있다. 제2 서브 화소 전극(PE2)은 제2 패시베이션막(270)의 상부에 배치되어, 노출된 제2 드레인 전극(DE2)과 제2 컨택홀(CNT2)을 통해 전기적으로 연결될 수 있다. 제1 및 제2 서브 화소 전극(PE1, PE2)은 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다.
제1 서브 화소 전극(PE1)은 제2 방향(d2)으로 연장되는 제1 가로 줄기부(PE1a), 제1 방향(d1)으로 연장되는 제1 세로 줄기부(PE1b)를 포함할 수 있다. 또한, 제1 서브 화소 전극(PE1)은 제1 가로 줄기부(PE1a) 및 제1 세로 줄기부(PE1b) 각각으로부터 대각 방향으로 연장되는 복수의 제1 가지부(PE1c)를 더 포함할 수 있다. 한편, 제1 서브 화소 전극(PE1)은 복수의 제1 슬릿(ST1)을 더 포함할 수 있다. 복수의 제1 슬릿(ST1)은 제1 서브 화소 전극(PE1)과 후술하는 제1 공통 전극(CE1)사이에 프린지 필드(fringe field)를 형성하여, 액정층(30) 내의 복수의 액정 분자(31)들이 특정 방향으로 회전할 수 있도록 한다.
제2 서브 화소 전극(PE2)은 제2 방향(d2)으로 연장되는 제2 가로 줄기부(PE2a), 제1 방향(d1)으로 연장되는 제2 세로 줄기부(PE2b)를 포함할 수 있다. 또한, 제2 서브 화소 전극(PE2)은 제2 가로 줄기부(PE2a) 및 제2 세로 줄기부(PE2b) 각각으로부터 대각 방향으로 연장되는 복수의 제2 가지부(PE2c)를 더 포함할 수 있다. 즉, 제1 서브 화소 전극(PE1)은 일 실시예로 제2 서브 화소 전극(PE2)과 형태가 서로 동일할 수 있다.
한편, 제2 서브 화소 전극(PE2)은 복수의 제2 슬릿(ST2)을 더 포함할 수 있다. 복수의 제2 슬릿(ST2)은 제2 서브 화소 전극(PE2) 및 후술하는 제2 공통 전극(CE2)사이에 프린지 필드(fringe field)를 형성하여, 액정층(30) 내의 복수의 액정 분자(31)들이 특정 방향으로 회전할 수 있도록 한다.
한편, 도면에는 도시하지 않았으나, 본 발명의 일 실시예에 따른 액정 표시 장치는 차폐 전극(도면 미도시)을 더 포함할 수 있다. 차폐 전극은 제2 패시베이션막(180)의 상부에서, 제1 및 제2 데이터 라인(DL1, DL2) 각각과 중첩되도록 배치될 수 있다. 즉, 차폐 전극은 제1 및 제2 서브 화소 전극(PE1, PE2)과 동일 층에 배치될 수 있다. 차폐 전극은 복수의 데이터 라인 각각과 중첩되도록 배치됨에 따라, 복수의 데이터 라인과 인접하는 화소 전극 사이의 커플링에 의한 빛샘 현상을 방지할 수 있다. 차폐 전극은 일 실시예로, ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다.
다음으로, 상부 표시판(20)에 대해 설명하기로 한다.
상부 기판(280)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있다. 상부 기판(280) 상에는 블랙 매트릭스(black matrix)라고도 지칭되며 빛샘을 막아주는 차광 부재(BM)가 배치될 수 있다. 상부 기판(280) 및 차광 부재(BM) 상에는 오버코트층(290)이 배치될 수 있다. 오버코트층(290)은 절연 물질로 형성될 수 있으며, 경우에 따라 생략될 수도 있다.
제1 및 제2 공통 전극(CE1, CE2)은 오버코트층(290) 상에 배치될 수 있다. 제1 화소부(PX11)를 기준으로, 제1 공통 전극(CE1)은 제1 서브 화소 전극(PE1)과 중첩되도록 배치될 수 있다. 또한, 제2 공통 전극(CE2)은 제2 서브 화소 전극(PE2)과 중첩되도록 배치될 수 있다.
전술한 바와 같이, 제1 공통 전극(CE1)에 인가되는 제1 공통 전압(Vcom1)과 제2 공통 전극(CE2)에 인가되는 제2 공통 전압(Vcom2) 모두 직류 형태이다. 또한, 제1 및 제2 공통 전압(Vcom1, Vcom2)의 레벨은 서로 상이할 수 있다. 일 실시예로, 제1 공통 전압(Vcom1)의 레벨이 제2 공통 전압(Vcom2)의 레벨보다 낮은 경우, 제1 서브 화소부(SPX1) 내의 제1 액정 커패시터(Clc1)에 충전되는 전압의 레벨은 제2 액정 커패시터(Clc2)에 충전되는 전압의 레벨보다 높을 수 있다.
이에 따라, 제1 서브 화소 전극(PE1)과 제1 공통 전극(CE1) 사이에 위치하는 복수의 액정 분자들은 제2 서브 화소 전극(PE2)과 제2 공통 전극(CE2) 사이에 위치하는 복수의 액정 분자들과 배향 상태가 서로 상이하게 된다.
이에 따라, 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 화소부(PX11) 내의 제1 및 제2 서브 화소부(SPX1, PSX2) 각각이 서로 동일한 제1 데이터 신호(D1)를 제공받는 경우라도, 서로 다른 전압 레벨이 각 액정 커패시터에 충전됨에 따라 측면 시인성이 향상될 수 있다.
도 6은 도 1에 도시한 표시 패널(100)의 일부를 보다 상세하게 나타낸 레이아웃도이다.
도 6을 참조하면, 제1 내지 제3 화소부(PX11, PX12, PX13) 각각은 제1 게이트 라인(GL1)에 연결될 수 있다. 또한, 각 화소부 중에서도 제1 게이트 라인(GL1)을 기준으로 상부에 배치되는 서브 화소부는 제1 공통 전극(CE1)과 중첩되도록 배치될 수 있으며, 하부에 배치되는 서브 화소부는 제2 공통 전극(CE2)과 배치될 수 있다.
즉, 복수의 화소부는 두 개의 서브 화소부를 포함하며, 두 개의 서브 화소부는 서로 다른 공통 전극과 중첩되도록 배치될 수 있다. 또한, 서로 동일한 열에 배치되는 서브 화소부 간에는 서로 동일한 공통 전극과 중첩되도록 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 구동방법을 제1 화소부(PX11)를 예로 들어 설명하기 위한 도면이다. 도 7의 (a)는 제1 데이터 신호(D1)가 정극성(+)인 경우이며, (b)는 부극성(-)인 경우이다. 한편, 제1 및 제2 공통 전압(Vcom1, Vcom2)은 직류 형태이며, 제1 공통 전압(Vcom1)의 레벨은 일 실시예로 제2 공통 전압(Vcom2)의 레벨보다 낮을 수 있다. 한편, 상대적으로 높은 전압이 충전되는 서브 화소 전극을 하이(H)로, 상대적으로 낮은 전압이 충전되는 서브 화소 전극을 로우(L)로 표기한다.
도 7의 (a)를 먼저 참조하면, 제1 서브 화소부(SPX1)는 제1 스위칭 소자(TR1)가 턴 온 됨에 따라, 정극성(+)의 제1 데이터 신호(D1)가 제1 서브 화소 전극(PE1) 및 제2 서브 화소 전극(PE2)에 각각 인가될 수 있다. 정극성(+)의 제1 데이터 신호(D1)의 전압 레벨은 제1 및 제2 공통 전압(Vcom1, Vcom2)의 레벨보다 높을 수 있다. 제1 서브 화소 전극(PE1)과 중첩되는 제1 공통 전극(CE1)에는 제1 공통 전압(Vcom1)이 인가되며, 제2 서브 화소 전극(PE2)과 중첩되는 제2 공통 전극(CE2)에는 제2 공통 전압(Vcom2)이 인가된다. 이에 따라, 제1 서브 화소부(SPX1) 내의 제1 액정 커패시터(Clc1)에는 제1 데이터 신호(D1)의 전압 레벨과 제1 공통 전압(Vcom1)의 차 전압이 충전되며, 제2 서브 화소부(SPX2) 내의 제2 액정 커패시터(Clc2)에는 제1 데이터 신호(D1)의 전압 레벨과 제2 공통 전압(Vcom2)의 차 전압이 충전된다. 따라서, 제1 액정 커패시터(Clc1)에 충전되는 전압의 레벨은 제2 액정 커패시터(Clc2)에 충전되는 전압의 레벨과 상이할 수 있다. 보다 상세하게는, 제1 액정 커패시터(Clc1)에 충전되는 전압의 레벨이 상대적으로 높으므로, 제1 서브 화소 전극(PE1)은 하이(H)로 표기할 수 있다. 이에 반해, 제2 서브 화소 전극(PE2)은 로우(L)로 표기할 수 있다.
도 7의 (b)를 참조하면, 제1 서브 화소부(SPX1)는 제1 스위칭 소자(TR1)가 턴 온 됨에 따라, 부극성(-)의 제1 데이터 신호(D1)가 제1 서브 화소 전극(PE1) 및 제2 서브 화소 전극(PE2)에 각각 인가될 수 있다. 부극성(-)의 제1 데이터 신호(D1)의 전압 레벨은 제1 및 제2 공통 전압(Vcom1, Vcom2)의 레벨보다 낮을 수 있다. 따라서, 도 7의 (a)의 경우처럼, 제1 액정 커패시터(Clc1)에 충전되는 전압의 레벨이 상대적으로 낮으므로, 제1 서브 화소 전극(PE1)은 로우(L)로 표기할 수 있다. 이에 반해, 제2 서브 화소 전극(PE2)은 로우(H)로 표기할 수 있다.
도 8은 도 1에 도시한 표시 패널의 구성 중 제1 내지 제4 화소부(PX11, PX12, PX21, PX22)의 구동방법을 설명하기 위한 도면이다. 다만, 제1 데이터 라인(DL1)에는 정극성(+)에서 부극성(-)으로 전압 레벨이 하강하는 제1 데이터 신호(D1)가 인가되며, 제2 데이터 라인(DL2)에는 부극성(-)에서 정극성(+)으로 전압 레벨이 상승하는 제2 데이터 신호(D2)가 인가된다. 한편, 도 7에서 전술한 바와 같이, 제1 공통 전극(CE1)에 인가되는 직류 형태의 제1 공통 전압(Vcom1)의 레벨이 제2 공통 전극(CE2)에 인가되는 직류 형태의 제2 공통 전압(Vcom2)의 레벨보다 낮을 수 있다.
도 8을 참조하면, 제1 화소부(PX11)는 정극성(+)의 제1 데이터 신호(D1)가 인가된다. 한편, 제1 공통 전압(Vcom1)의 레벨이 제2 공통 전압(Vcom2)의 레벨보다 낮으므로, 제1 서브 화소부(SPX1) 내의 제1 액정 커패시터(Clc1)에 충전되는 전압의 레벨이 제2 서브 화소부(SPX2) 내의 제2 액정 커패시터(Clc2)에 충전되는 전압의 레벨보다 높다. 이에 따라, 제1 서브 화소부(SPX1)는 하이(H)로 표기할 수 있으며, 제2 서브 화소부(SPX2)는 로우(L)로 표기할 수 있다.
제2 화소부(PX12)는 부극성(-)의 제2 데이터 신호(D2)가 인가된다. 또한, 제1 공통 전압(Vcom1)의 레벨이 제2 공통 전압(Vcom2)의 레벨보다 낮으므로, 결국 제3 서브 화소부(SPX3) 내의 제3 액정 커패시터(Clc3)에 충전되는 전압의 레벨이 제4 서브 화소부(SPX4) 내의 제4 액정 커패시터(Clc4)에 충전되는 전압의 레벨보다 낮다. 이에 따라, 제3 서브 화소부(SPX3)는 로우(L)로 표기할 수 있으며, 제4 서브 화소부(SPX4)는 하이(H)로 표기할 수 있다.
제3 화소부(PX21)는 정극성(+)에서 부극성(-)으로 전압 레벨이 하강한 제1 데이터 신호(D1)가 인가된다. 따라서, 제5 서브 화소부(SPX5) 내의 제5 액정 커패시터(Clc5)에 충전되는 전압의 레벨이 제6 서브 화소부(SPX6) 내의 제6 액정 커패시터(Clc6)에 충전되는 전압의 레벨보다 높다. 이에 따라, 제5 서브 화소부(SPX5)는 하이(H)로 표기할 수 있으며, 제6 서브 화소부(SPX6)는 로우(L)로 표기할 수 있다.
제4 화소부(PX22)는 부극성(-)에서 정극성(+)으로 전압 레벨이 하강한 제2 데이터 신호(D2)가 인가된다. 따라서, 제7 서브 화소부(SPX7) 내의 제7 액정 커패시터(Clc7)에 충전되는 전압의 레벨이 제8 서브 화소부(SPX8) 내의 제8 액정 커패시터(Clc8)에 충전되는 전압의 레벨보다 낮다. 이에 따라, 제7 서브 화소부(SPX7)는 로우(L)로 표기할 수 있으며, 제8 서브 화소부(SPX8)는 하이(H)로 표기할 수 있다.
즉, 본 발명의 일 실시예에 따른 액정 표시 장치는 서로 이웃하는 화소부 별로 서로 극성이 다른 데이터 신호가 인가되는 도트 인버전(dot-inversion) 방식으로 구동될 수 있다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 도면이다.
도 9는 데이터 신호의 전압 레벨(Vdata)에 대한 휘도 곡선(luminance curve)에서 정극성(+)과 부극성(-)의 대칭 상태를 나타낸 그래프이다. 이때, 910a는 부극성(-)일 때의 제1 및 제2 서브 화소부의 경우를, 910b는 정극성(+)일 때의 서로 다른 전압이 충전되는 두 개의 서브 화소부의 경우를 나타낸다. 920a는 부극성(-)일 때의 서브 화소부(H)의 경우를, 920b는 정극성(+)일 때의 서브 화소부(H)의 경우를 나타낸다. 또한, 930a는 부극성(-)일 때의 서브 화소부(L)의 경우를, 930b는 정극성(+)일 때의 서브 화소부(L)의 경우를 나타낸다.
도 9를 참조하면, 제1 공통 전압(Vcom1)이 약 7.5V이며, 제2 공통 전압(Vcom2)이 약 8.5V이라면, 블랙 계조를 표시하는 영역은 데이터 신호의 전압 레벨이 약 6.5V 내지 9.5V 사이인 것을 알 수 있다. 제1 공통 전압과 제2 공통 전압의 차의 절대값(lVcom1-Vcom2l)이 증가하는 경우, 상기 블랙 계조를 표시하는 영역은 수축(shrink)될 수 있다. 도 9를 참조하면, 액정층(30)에 제공되는 제1 및 제2 문턱 전압값(Vth1, Vth2)의 차이가 명백하므로, 측면 시야각 특성이 향상될 수 있다.
도 10은 본 발명의 일 실시예에 따른 액정 표시 장치의 측면 시야각이 향상되는 것을 나타낸 그래프이다. 이때, 310은 종래 기술에 따른 액정 표시 장치의 GDI(gamma distortion index)이며, 320 및 330은 본 발명의 일 실시예에 따른 액정 표시 장치의 GDI이다. 또한, 340은 본 발명의 일 실시예에 따른 정면 시야각을 나타낸다. 한편, 320은 제1 공통 전압(Vcom1)의 레벨이 7.5V이며, 제2 공통 전압(Vcom2)의 레벨이 8.5V인 경우이다. 또한, 330은 제1 공통 전압(Vcom1)의 레벨이 7.5V이며, 제2 공통 전압(Vcom2)의 레벨이 9.5V인 경우이다. 나아가, 종래 기술에 다른 액정 표시 장치는 하나의 화소부를 두 개의 서브 화소부로 구분하고, 그 중 하나의 서브 화소부에 별도의 분배용 전압 트랜지스터가 추가된 형태를 가정한다.
도 10을 참조하면, 종래 기술에 따른 액정 표시 장치의 GDI(310)는 0.314일 수 있으며, 본 발명의 일 실시예에 따른 액정 표시 장치의 GDI(320)는 0.297일 수 있다. 또한, 본 발명의 일 실시예에 따른 액정 표시 장치의 GDI(330)는 0.307일 수 있다. 즉, 본 발명의 일 실시예에 따른 액정 표시 장치는 두 개의 서브 화소 전극 각각이 서로 다른 직류 형태의 공통 전압이 인가되는 공통 전극 각각과 중첩됨에 따라, 종래 기술에 따른 액정 표시 장치에 비해 GDI가 모두 감소된 것을 알 수 있다. 이는 곧, 본 발명의 일 실시예에 따른 액정 표시 장치의 측면 시야각이 향상되는 것을 의미한다.
도 11은 본 발명의 일 실시예에 따른 액정 표시 장치의 전압비(VR: Voltage ratio)를 나타낸 그래프이다. 이때, 410은 제1 공통 전압(Vcom1)의 레벨이 7.5V이며, 제2 공통 전압(Vcom2)의 레벨이 8.0V인 본 발명의 제1 실시예에 따른 액정 표시 장치의 경우이다. 420은 제1 공통 전압(Vcom1)의 레벨이 7.5V이며, 제2 공통 전압(Vcom2)의 레벨이 8.5V인 본 발명의 제2 실시예에 따른 액정 표시 장치의 경우이며, 430은 제1 공통 전압(Vcom1)의 레벨이 7.5V이며, 제2 공통 전압(Vcom2)의 레벨이 8.5V인 본 발명의 제3 실시예에 따른 액정 표시 장치의 경우이다. 한편, 440은 종래 기술에 따른 액정 표시 장치의 경우이다.
도 11을 참조하면, 종래 기술에 따른 액정 표시 장치의 경우(440)에 비해, 본 발명의 제1 내지 제3 실시예에 따른 액정 표시 장치의 경우(410 내지 430) 모두 고계조에서 전압비(VR)가 증가하는 것을 알 수 있다. 이에 따라, 본 발명의 제1 내지 제3 실시예에 따른 액정 표시 장치의 경우(410 내지 430) 하이(H) 상태의 서브 화소부와 로우(L) 상태의 서브 화소부 모두 유사한 휘도를 가질 수 있다.
도 12는 본 발명의 다른 실시예에 따른 액정 표시 장치를 설명하기 위한 레이아웃도이다. 도 13은 도 12에 도시한 액정 표시 장치의 구성 중 제1 내지 제4 화소부(PE11, PE12, PE21, PE22)를 나타낸 등가 회로도이다. 다만 도 1 내지 도 11에서 전술한 내용과 중복되는 설명은 생략하기로 한다.
도 12 및 도 13을 참조하면, 제3 화소부(PE21) 중 제5 서브 화소부(SPX5)는 제1 공통 전극(CE1)의 적어도 일부와 중첩될 수 있다. 제5 서브 화소부(SPX5)는 제1 공통 전극(CE1)으로부터 제1 공통 전압(Vcom1)을 제공받을 수 있다. 또한, 제6 서브 화소부(SPX6)는 제2 공통 전극(CE2)의 적어도 일부와 중첩될 수 있다. 제6 서브 화소부(SPX6)는 제2 공통 전극(CE2)으로부터 제2 공통 전압(Vcom2)을 제공받을 수 있다.
한편, 제3 화소부(PE21)는 정극성(+)에서 부극성(-)으로 전압 레벨이 하강하는 제1 데이터 신호(D1)가 인가된다. 따라서, 제5 서브 화소부(SPX5) 내의 제5 액정 커패시터(Clc5)에 충전되는 전압의 레벨이 제6 서브 화소부(SPX6) 내의 제6 액정 커패시터(Clc6)에 충전되는 전압의 레벨보다 낮다. 이에 따라, 제5 서브 화소부(SPX5)는 로우(L)로 표기할 수 있으며, 제6 서브 화소부(SPX6)는 하이(H)로 표기할 수 있다.
제4 화소부(PE22) 중 제7 서브 화소부(SPX7)는 제1 공통 전극(CE1)의 적어도 일부와 중첩될 수 있다. 제7 서브 화소부(SPX7)는 제1 공통 전극(CE1)으로부터 제1 공통 전압(Vcom1)을 제공받을 수 있다. 또한, 제8 서브 화소부(SPX8)는 제2 공통 전극(CE2)의 적어도 일부와 중첩될 수 있다. 제8 서브 화소부(SPX8)는 제2 공통 전극(CE2)으로부터 제2 공통 전압(Vcom2)을 제공받을 수 있다.
한편, 제4 화소부(PE22)는 부극성(-)에서 정극성(+)으로 전압 레벨이 상승하는 제2 데이터 신호(D2)가 인가된다. 따라서, 제7 서브 화소부(SPX7) 내의 제7 액정 커패시터(Clc7)에 충전되는 전압의 레벨이 제8 서브 화소부(SPX8) 내의 제8 액정 커패시터(Clc8)에 충전되는 전압의 레벨보다 높다. 이에 따라, 제7 서브 화소부(SPX7)는 하이(H)로 표기할 수 있으며, 제8 서브 화소부(SPX8)는 로우(L)로 표기할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 구성 중 제1 화소부를 나타낸 레이아웃도이다.
도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 액정 표시 장치는 제1 서브 화소부(SPX1)의 면적이 제2 서브 화소부(SPX2)의 면적보다 작을 수 있다. 구체적으로, 제1 서브 화소부(SPX1)의 면적과 제2 서브 화소부(SPX2)의 면적은 1:1.5로 형성될 수 있다.
도 15은 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 제1 및 제2 서브 화소 전극의 다른 실시예를 나타낸 도면이다. 도 16(a) 및 (b)는 도 15에 도시한 제1 및 제2 서브 화소 전극(PE1, PE2)의 다른 실시예에 대응되는 제1 및 제2 공통 전극(CE1, CE2)을 나타낸 도면이다. 도 17(a) 및 (b)는 도 15에 도시한 제1 및 제2 서브 화소 전극의 다른 실시예에 대응되는 제1 및 제2 공통 전극을 나타낸 도면이다. 도 15 내지 도 17에서는 서브 화소 전극 및 이에 대응되는 공통 전극 모양의 다른 실시예를 도시하고 있으나, 제1 및 제2 공통 전극(CE1, CE2)에 인가되는 전압 레벨의 차이, 직류 형태 및 서브 화소 전극과의 배치 관계 등은 전술한 본 발명의 일 실시예에 따른 액정 표시 장치의 경우와 실질적으로 동일하다.
한편, 설명의 편의를 위해 제1 서브 화소 전극(PE1), 제2 서브 화소 전극(PE2), 제1 공통 전극(CE1) 및 제2 공통 전극(CE2) 모두 본 발명의 일 실시예에 따른 액정 표시 장치에서 설명한 것과 동일한 부호를 사용하기로 한다.
도 15를 먼저 참조하면, 제2 서브 화소 전극(PE2)은 제1 서브 화소 전극(PE1)의 둘레를 감싸도록 형성될 수 있다. 또한, 제1 및 제2 서브 화소 전극(PE1, PE2)은 서로 소정의 거리 이격될 수 있으며 이에 따라 전기적으로 절연될 수 있다.
도 16(a)를 참조하면, 도 15에 도시한 제1 및 제2 서브 화소 전극(PE1, PE2)에 대응되도록 제1 및 제2 공통 전극(CE1, CE2)이 형성될 수 있다. 즉, 제1 공통 전극(CE1)은 제1 서브 화소 전극(PE1)과 중첩되도록 제2 공통 전극(CE2)의 내부에 소정의 거리 이격되어 배치될 수 있다. 이에 반해, 제2 공통 전극(CE2)은 제2 서브 화소 전극(PE2)과 중첩되도록 제1 공통 전극(CE1)의 둘레를 감싸도록 형성될 수 있다. 도 16의 (b)를 참조하면, 제1 공통 전극(CE1)은 도 16의 (b)를 기준으로 상대적으로 하부에서 상부로 연장되는 구조이며, 제2 공통 전극(c)은 상대적으로 상부에서 하부로 연장되는 구조이다.
다만, 도 17(a) 및 (b)를 참조하면, 제1 공통 전극(CE1)은 제2 공통 전극(CE2)의 내부에서 제2 공통 전극(CE2)과 소정의 거리 이격되도록 배치될 수 있다. 제1 공통 전극(CE1)은 제2 공통 전극(CE2) 방향으로 각각 돌출되는 복수의 돌출 패턴부를 포함할 수 있으며, 제2 공통 전극(CE2)은 상기 돌출부에 대응되는 형상을 갖는 복수의 음각 패턴부를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
10: 하부 표시판;
20: 상부 표시판;
30: 액정층;
100: 표시 패널;
210: 하부 기판;
220: 게이트 절연막;
230: 반도체층;
240: 저항성 접촉층;

Claims (20)

  1. 제1 방향으로 배치되는 제1 데이터 라인;
    상기 제1 방향과 다른 방향인 제2 방향으로 배치되는 제1 게이트 라인; 및
    제1 공통 전극과 중첩되는 제1 서브 화소 전극을 갖는 제1 서브 화소부와, 제2 공통 전극과 중첩되는 제2 서브 화소 전극을 갖는 제2 서브 화소부를 포함하는 제1 화소부를 가지며,
    상기 제1 서브 화소부는 게이트 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 제1 데이터 라인과 연결되며 타 전극이 상기 제1 서브 화소 전극과 연결되는 제1 스위칭 소자를 포함하고, 상기 제2 서브 화소부는 게이트 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 제1 데이터 라인과 연결되며 타 전극이 상기 제2 서브 화소 전극과 연결되는 제2 스위칭 소자를 포함하며,
    상기 제1 공통 전극에 인가되는 전압은 상기 제2 공통 전극에 인가되는 전압과 서로 레벨이 다른 액정 표시 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 공통 전극 각각은 직류 형태의 전압이 인가되는 액정 표시 장치.
  3. 제1항에 있어서,
    상기 제1 공통 전극에 인가되는 전압의 레벨은 상기 제2 공통 전극에 인가되는 전압의 레벨보다 낮은 액정 표시 장치.
  4. 제1항에 있어서,
    상기 제1 공통 전극에 인가되는 전압의 레벨은 7.5V이며, 상기 제2 공통 전극에 인가되는 전압의 레벨은 8 내지 9.5V인 액정 표시 장치.
  5. 제1항에 있어서,
    상기 제1 데이터 라인과 이웃하게 배치되는 제2 데이터 라인 및 상기 제1 게이트 라인과 연결되는 제2 화소부를 더 포함하고,
    상기 제2 화소부는 상기 제1 공통 전극과 중첩되는 제3 서브 화소 전극을 갖는 제3 서브 화소부 및 상기 제2 공통 전극과 중첩되는 제4 서브 화소 전극을 갖는 제4 서브 화소부를 포함하는 액정 표시 장치.
  6. 제5항에 있어서,
    상기 제3 서브 화소부는 게이트 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 제2 데이터 라인과 연결되며 타 전극이 상기 제3 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함하고,
    상기 제4 서브 화소부는 게이트 전극이 상기 제1 게이트 라인과 연결되고 일 전극이 상기 제2 데이터 라인과 연결되며 타 전극이 상기 제4 서브 화소 전극과 연결되는 제4 스위칭 소자를 포함하는 액정 표시 장치.
  7. 제5항에 있어서,
    상기 제1 데이터 라인으로부터 상기 제1 화소부에 인가되는 신호와 상기 제2 데이터 라인으로부터 상기 제2 화소부에 인가되는 신호는 서로 극성이 다른 액정 표시 장치.
  8. 제1항에 있어서,
    상기 제1 게이트 라인과 이웃하게 배치되는 제2 게이트 라인 및 상기 제1 데이터 라인과 연결되는 제3 화소부를 더 포함하고,
    상기 제3 화소부는 상기 제2 공통 전극과 중첩되는 제5 서브 화소 전극을 갖는 제5 서브 화소부 및 상기 제1 공통 전극과 중첩되는 제6 서브 화소 전극을 갖는 제6 서브 화소부를 포함하는 액정 표시 장치.
  9. 제1항에 있어서,
    상기 제1 게이트 라인과 이웃하게 배치되는 제2 게이트 라인 및 상기 제1 데이터 라인과 연결되는 제3 화소부를 더 포함하고,
    상기 제3 화소부는 상기 제1 공통 전극과 중첩되는 제5 서브 화소 전극을 갖는 제5 서브 화소부 및 상기 제2 공통 전극과 중첩되는 제6 서브 화소 전극을 갖는 제6 서브 화소부를 포함하는 액정 표시 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 데이터 라인으로부터 상기 제1 화소부에 인가되는 신호는 상기 제1 데이터 라인으로부터 상기 제3 화소부에 인가되는 신호와 서로 극성이 다른 액정 표시 장치.
  11. 제8항 또는 제9항에 있어서,
    상기 제5 서브 화소부는 게이트 전극이 상기 제2 게이트 라인과 연결되고 일 전극이 상기 제1 데이터 라인과 연결되며 타 전극이 상기 제5 서브 화소 전극과 연결되는 제5 스위칭 소자를 포함하고,
    상기 제6 서브 화소부는 게이트 전극이 상기 제2 게이트 라인과 연결되고 일 전극이 상기 제1 데이터 라인과 연결되며 타 전극이 상기 제6 서브 화소 전극과 연결되는 제6 스위칭 소자를 포함하는 액정 표시 장치.
  12. 제1항에 있어서,
    상기 제1 서브 화소 전극의 면적과 상기 제2 서브 화소 전극의 면적의 비는 1:1인 액정 표시 장치.
  13. 제1항에 있어서,
    상기 제1 서브 화소 전극의 면적과 상기 제2 서브 화소 전극의 면적의 비는 1:1.5인 액정 표시 장치.
  14. 제1 방향으로 연장되는 복수의 데이터 라인, 상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 게이트 라인 및 상기 복수의 데이터 라인과 상기 복수의 게이트 라인에 의해 정의되는 복수의 화소부를 갖는 제1 기판; 및
    상기 제1 기판과 대향되도록 배치되며, 상부에 제1 및 제2 공통 전극이 배치되는 제2 기판을 포함하고,
    상기 복수의 화소부는, 상기 제1 공통 전극과 중첩되는 제1 서브 화소부 및 상기 제2 공통 전극과 중첩되는 제2 서브 화소부를 갖는 제1 화소부를 포함하며,
    상기 제1 공통 전극에 인가되는 전압의 레벨은 상기 제2 공통 전극에 인가되는 전압의 레벨과 상이한 액정 표시 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 공통 전극 각각에는 직류 형태의 전압이 인가되는 액정 표시 장치.
  16. 제14항에 있어서,
    상기 제1 공통 전극에 인가되는 전압의 레벨은 상기 제2 공통 전극에 인가되는 전압의 레벨보다 낮은 액정 표시 장치.
  17. 제14항에 있어서,
    상기 복수의 화소부 중 서로 이웃하는 화소부 간에는 서로 극성이 다른 데이터 신호가 인가되는 액정 표시 장치.
  18. 제14항에 있어서,
    상기 복수의 화소부는, 상기 제1 데이터 라인과 이웃하게 배치되는 제2 데이터 라인 및 상기 제1 게이트 라인 각각과 연결되는 제3 및 제4 서브 화소부를 갖는 제2 화소부를 더 포함하고,
    상기 제3 서브 화소부는 상기 제1 공통 전극과 중첩되는 제3 서브 화소 전극을 포함하고, 제4 서브 화소부는 상기 제2 공통 전극과 중첩되는 제4 서브 화소 전극을 포함하는 액정 표시 장치.
  19. 제14항에 있어서,
    상기 복수의 화소부는, 상기 제1 게이트 라인과 이웃하게 배치되는 제2 게이트 라인 및 상기 제1 데이터 라인 각각과 연결되는 제5 및 제6 서브 화소부를 갖는 제3 화소부를 더 포함하고,
    상기 제5 서브 화소부는 상기 제2 공통 전극과 중첩되는 제5 서브 화소 전극을 포함하고, 제6 서브 화소부는 상기 제1 공통 전극과 중첩되는 제6 서브 화소 전극을 포함하는 액정 표시 장치.
  20. 제14항에 있어서,
    상기 복수의 화소부는, 상기 제1 게이트 라인과 이웃하게 배치되는 제2 게이트 라인 및 상기 제1 데이터 라인 각각과 연결되는 제5 및 제6 서브 화소부를 갖는 제3 화소부를 더 포함하고,
    상기 제5 서브 화소부는 상기 제1 공통 전극과 중첩되는 제5 서브 화소 전극을 포함하고, 제6 서브 화소부는 상기 제2 공통 전극과 중첩되는 제6 서브 화소 전극을 포함하는 액정 표시 장치.
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