KR102354726B1 - 액정 표시 장치 - Google Patents

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KR102354726B1
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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 제1 및 제2 서브 화소부를 갖는 표시 패널, 제1 및 제2 서브 화소부와 제i(i는 1 이상의 자연수) 게이트 라인을 통해 연결되는 게이트 구동부 및 제1 및 제2 서브 화소부와 제j(j는 1 이상의 자연수) 데이터 라인을 통해 연결되는 데이터 구동부를 포함하고, 제1 서브 화소부는 일 전극이 상기 제j 데이터 라인과 연결되고 타 전극이 제1 서브 화소 전극과 연결되며 게이트 전극이 제i 게이트 라인과 연결되는 제1 스위칭 소자를 포함하고, 제2 서브 화소부는 일 전극이 제j 데이터 라인과 연결되고 타 전극이 제2 서브 화소 전극과 연결되며 게이트 전극이 제i 게이트 라인과 연결되는 제2 스위칭 소자, 일 전극이 제2 서브 화소 전극과 연결되고 게이트 전극이 제i 게이트 라인과 연결되는 제3 스위칭 소자 및 일 전극이 제j 데이터 라인과 연결되고 타 전극이 제3 스위칭 소자의 일 전극과 연결되며 게이트 전극이 제i 게이트 라인과 연결되는 제4 스위칭 소자를 포함할 수 있다.

Description

액정 표시 장치{LIQUID DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
한편, 액정 표시 장치 중에서도 전기장이 인가되지 않은 상태에서 액정 분자를 그 장축이 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(Vertically Aligned mode)의 액정 표시 장치가 개발되고 있다. 수직 배향 방식의 액정 표시 장치는 측면 시인성 확보를 위해 하나의 화소를 두 개의 서브(sub) 화소로 구분하는 구조를 포함하여 다양한 구조로 개발되고 있다.
본 발명이 해결하고자 하는 과제는 즉, 하나의 화소 영역을 서로 다른 크기의 전압이 충전되는 제1 및 제2 액정 커패시터를 포함하도록 구성하고 각 액정 커패시터에 대응되는 액정 분자들에 가해지는 전기장의 세기를 다르게 형성함으로써, 시인성을 향상시킬 수 있는 액정 표시 장치를 제공한다.
또한, 충전율이 향상된 액정 표시 장치를 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 액정 표시 장치는, 제1 및 제2 서브 화소부를 갖는 표시 패널, 상기 제1 및 제2 서브 화소부와 제i(i는 1 이상의 자연수) 게이트 라인을 통해 연결되는 게이트 구동부 및 상기 제1 및 제2 서브 화소부와 제j(j는 1 이상의 자연수) 데이터 라인을 통해 연결되는 데이터 구동부를 포함하고, 상기 제1 서브 화소부는 일 전극이 상기 제j 데이터 라인과 연결되고 타 전극이 제1 서브 화소 전극과 연결되며 게이트 전극이 상기 제i 게이트 라인과 연결되는 제1 스위칭 소자를 포함하고, 상기 제2 서브 화소부는 일 전극이 상기 제j 데이터 라인과 연결되고 타 전극이 제2 서브 화소 전극과 연결되며 게이트 전극이 상기 제i 게이트 라인과 연결되는 제2 스위칭 소자, 일 전극이 상기 제2 서브 화소 전극과 연결되고 게이트 전극이 상기 제i 게이트 라인과 연결되는 제3 스위칭 소자 및 일 전극이 상기 제j 데이터 라인과 연결되고 타 전극이 상기 제3 스위칭 소자의 일 전극과 연결되며 게이트 전극이 상기 제i 게이트 라인과 연결되는 제4 스위칭 소자를 포함할 수 있다.
또한, 상기 제1 스위칭 소자의 스위칭 동작을 통해 상기 제1 서브 화소 전극에 인가되는 전압의 레벨은 상기 제2 내지 제4 스위칭 소자의 스위칭 동작을 통해 상기 제2 서브 화소 전극에 인가되는 전압의 레벨보다 높을 수 있다.
또한, 상기 제1 서브 화소부는 일단이 상기 제1 서브 화소 전극과 연결되며, 타단이 제1 유지 라인과 연결되는 제1 스토리지 커패시터를 더 포함하고, 상기 제2 서브 화소부는 일단이 상기 제2 서브 화소 전극과 연결되고 타단이 상기 제1 유지 라인과 연결되는 제2 스토리지 커패시터를 더 포함할 수 있다.
또한, 상기 제3 스위칭 소자의 타 전극은 제2 유지 라인과 연결되며, 상기 제1 및 제2 유지 라인으로부터 제공되는 전압의 레벨은 서로 다를 수 있다.
또한, 상기 제4 스위칭 소자는 상기 제4 스위칭 소자의 일 전극과 타 전극 사이에 배치되는 플로팅 전극을 더 포함하고, 상기 플로팅 전극은 상기 제4 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치될 수 있다.
본 발명의 다른 실시예에 따른 액정 표시 장치는, 어레이 기판의 상부에 배치되는 게이트 라인 및 유지 라인, 상기 게이트 라인 및 상기 유지 라인의 상부에 상기 게이트 라인 및 상기 유지 라인과 절연되도록 배치되는 데이터 라인, 일 전극이 상기 데이터 라인과 연결되고 타 전극이 제1 서브 화소 전극과 연결되는 제1 스위칭 소자, 일 전극이 상기 데이터 라인과 연결되고 타 전극이 제2 서브 화소 전극과 연결되는 제2 스위칭 소자, 일 전극이 상기 제2 서브 화소 전극과 연결되고 타 전극이 상기 유지 라인과 연결되는 제3 스위칭 소자 및 일 전극이 상기 데이터 라인과 연결되고 타 전극이 상기 제3 스위칭 소자의 일 전극과 연결되는 제4 스위칭 소자를 포함하고, 상기 제1 내지 제4 스위칭 소자 각각의 게이트 전극은 상기 게이트 라인과 연결될 수 있다.
또한, 상기 제1 스위칭 소자의 스위칭 동작을 통해 상기 제1 서브 화소 전극에 제공되는 전압의 레벨은 상기 제2 내지 제4 스위칭 소자의 스위칭 동작을 통해 상기 제2 서브 화소 전극에 제공되는 전압의 레벨보다 높을 수 있다.
또한, 상기 어레이 기판의 상부에서 상기 게이트 라인과 동일층에 배치되는 스토리지 라인, 상기 스토리지 라인과 상기 제1 서브 화소 전극 사이에 형성되는 제1 스토리지 커패시터, 상기 스토리지 라인과 상기 제2 서브 화소 전극 사이에 형성되는 제2 스토리지 커패시터를 더 포함할 수 있다.
또한, 상기 게이트 라인은 상기 데이터 라인과 교차하도록 배치되며, 상기 스토리지 라인 및 상기 유지 라인은 상기 게이트 라인과 동일한 방향으로 배치될 수 있다.
또한, 상기 스토리지 라인과 상기 유지 라인은 서로 동일한 레벨의 전압이 인가될 수 있다.
또한, 상기 스토리지 라인과 상기 유지 라인은 서로 다른 레벨의 전압이 인가될 수 있다.
또한, 상기 게이트 라인 및 상기 유지 라인과 상기 데이터 라인의 하부 사이에 배치되는 제1 내지 제4 반도체층을 더 포함하고, 상기 제1 반도체층은 상기 제1 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치되고, 상기 제2 반도체층은 상기 제2 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치되며, 상기 제3 반도체층은 상기 제3 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치되고, 상기 제4 반도체층은 상기 제4 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치될 수 있다.
또한, 상기 어레이 기판과 대향하도록 배치되는 대향 기판, 상기 대향 기판의 상부에 배치되는 공통 전극 및 상기 어레이 기판과 상기 대향 기판 사이에 배치되는 액정층을 더 포함할 수 있다.
또한, 상기 데이터 라인의 상부에 상기 데이터 라인과 적어도 일부가 중첩되도록 배치되는 차폐 전극을 더 포함할 수 있다.
또한, 상기 제4 스위칭 소자는 상기 제4 스위칭 소자의 일 전극과 타 전극 사이에 배치되는 플로팅 전극을 더 포함하고, 상기 플로팅 전극은 상기 제4 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치될 수 있다.
본 발명의 또 다른 실시예에 따른 액정 표시 장치는, 제i 게이트 라인(i는 1 이상의 자연수)을 통해 제i 게이트 신호를 제공하는 게이트 구동부, 제j 데이터 라인(j는 1 이상의 자연수)을 통해 제j 데이터 신호를 제공하는 데이터 구동부 및 상기 제i 게이트 라인 및 제j 데이터 라인 각각과 연결되는 제1 및 제2 서브 화소부를 갖는 표시 패널을 포함하고, 상기 제1 서브 화소부는 상기 제i 게이트 신호에 대응하여 상기 제j 데이터 신호를 제1 서브 화소 전극에 인가하는 제1 스위칭 소자를 포함하고, 상기 제2 서브 화소부는 상기 제i 게이트 신호에 대응하여 상기 제j 데이터 신호를 제2 서브 화소 전극에 인가하는 제2 스위칭 소자, 상기 제i 게이트 신호에 대응하여 유지 라인을 통해 제공받은 유지 신호를 상기 제2 서브 화소 전극에 인가하는 제3 스위칭 소자 및 상기 제i 게이트 신호에 대응하여 상기 제j 데이터 신호를 상기 제2 서브 화소 전극에 인가하는 제4 스위칭 소자를 포함할 수 있다.
또한, 상기 제1 스위칭 소자의 스위칭 동작을 통해 상기 제1 서브 화소 전극에 인가되는 전압의 레벨은 상기 제2 내지 제4 스위칭 소자의 스위칭 동작을 통해 상기 제2 서브 화소 전극에 인가되는 전압의 레벨보다 높을 수 있다.
또한, 상기 제3 스위칭 소자는 상기 제i 게이트 라인과 연결되는 게이트 전극, 상기 제2 서브 화소 전극과 연결되는 일 전극 및 상기 유지 라인과 연결되는 타 전극을 포함하며, 상기 제4 스위칭 소자는 상기 제i 게이트 라인과 연결되는 게이트 전극, 상기 제j 데이터 라인과 연결되는 일 전극 및 상기 제2 서브 화소 전극과 연결되는 타 전극을 포함할 수 있다.
또한, 상기 제1 서브 화소부는 일 전극이 상기 제1 서브 화소 전극과 연결되고 타 전극이 스토리지 라인과 연결되는 제1 스토리지 커패시터를 더 포함하고, 상기 제2 서브 화소부는 일 전극이 상기 제2 서브 화소 전극과 연결되고 타 전극이 상기 스토리지 라인과 연결되는 제2 스토리지 커패시터를 더 포함하며, 상기 유지 신호의 전압 레벨은 상기 스토리지 라인으로부터 제공되는 스토리지 신호의 전압 레벨과 다를 수 있다.
또한, 상기 제4 스위칭 소자는 일 전극과 타 전극 사이에 배치되는 플로팅 전극을 더 포함하며, 상기 플로팅 전극은 상기 제4 스위칭 소자의 게이트 전극과 적어도 일부가 중첩될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
시인성을 개선시킬 수 있으며, 충전율을 향상시킬 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 화소부의 일 예를 나타낸 회로도이다.
도 3은 도 2에 도시한 화소부의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 화소부 일부를 나타낸 평면도이다.
도 5는 도 4에 도시한 평면도를 I1 - I1'를 따라 자른 단면도이다.
도 6은 도 4에 도시한 평면도를 I2 - I2'를 따라 자른 단면도이다.
도 7 내지 도 15는 도 4에 도시한 화소부의 일부를 제조하는 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1구성요소는 본 발명의 기술적 사상 내에서 제2구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다.
다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(110), 데이터 구동부(120), 게이트 구동부(130) 및 타이밍 제어부(140)를 포함할 수 있다.
표시 패널(110)은 화상을 표시하는 패널이다. 표시 패널(110)은 하부 표시판(10, 도 5 참조), 상기 하부 표시판(10, 도 5 참조)에 대향하는 상부 표시판(20, 도 5 참조) 및 그 사이에 개재되는 액정층(30, 도 5 참조)을 포함할 수 있다. 즉, 표시 패널(110)은 액정 패널일 수 있다. 표시 패널(110)은 복수의 게이트 라인(SL1 내지 SLn) 및 복수의 데이터 라인(DL1 내지 DLm)과 연결될 수 있다. 또한, 표시 패널(110)은 복수의 게이트 라인(SL1 내지 SLn) 중 하나와 복수의 데이터 라인(DL1 내지 DLm) 중 하나와 연결되는 복수의 화소부(PX)를 포함할 수 있다. 복수의 게이트 라인(SL1 내지 SLn), 복수의 데이터 라인(DL1 내지 DLm) 및 복수의 화소부(PX)는 표시 패널(110)의 하부 표시판(10, 도 5 참조) 상에 형성될 수 있으며, 복수의 게이트 라인(SL1 내지 SLn)과 복수의 데이터 라인(DL1 내지 DLm)들은 서로 절연되어 배치된다.
복수의 화소부(PX)는 매트릭스 형상으로 하부 표시판(10, 도 5 참조)에 배치될 수 있다. 복수의 데이터 라인(DL1 내지 DLm)은 일 실시예로 하부 표시판 상에 제1 방향(d1)을 따라 연장될 수 있으며, 복수의 게이트 라인(SL1 내지 SLn)은 제1 방향(d1)과 교차되는 제2 방향(d2)을 따라 연장될 수 있다. 도 1을 기준으로 제1 방향(d1)은 열 방향일 수 있으며, 제2 방향(d2)은 행 방향일 수 있다. 복수의 화소부(PX) 각각은 연결된 복수의 게이트 라인(SL1 내지 SLn) 중 하나로부터 제공되는 게이트 신호에 응답하여, 복수의 데이터 라인(DL1 내지 DLm) 중 하나로부터 데이터 신호를 제공받을 수 있다.
데이터 구동부(120)는 일 실시예로 시프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부(DAC) 등을 포함할 수 있다. 데이터 구동부(120)는 타이밍 제어부(140)로부터 제1 제어 신호(CONT1) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동부(120)는 제1 제어 신호(CONT1)에 대응하여 기준 전압을 선택할 수 있으며, 선택된 기준 전압에 따라 입력되는 디지털 파형의 영상 데이터(DATA)를 복수의 데이터 전압(D1 내지 Dm)로 변환할 수 있다. 데이터 구동부(120)는 생성된 복수의 데이터 신호(D1 내지 Dm)를 표시 패널(110)로 제공할 수 있다.
게이트 구동부(130)는 타이밍 제어부(140)로부터 제2 제어 신호(CONT2)를 제공받을 수 있다. 게이트 구동부(130)는 제공받은 제2 제어 신호(CONT2)에 따라 복수의 게이트 신호(S1 내지 Sn)를 표시 패널(110)에 제공할 수 있다.
타이밍 제어부(140)는 외부로부터 영상 신호(R, G, B) 및 이의 제어 신호(CS)를 입력 받을 수 있다. 제어 신호(CS)는 일 실시예로 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 타이밍 제어부(140)는 외부로부터 제공받은 신호들을 표시 패널(110)의 동작 조건에 적합하도록 처리한 이후, 영상 데이터(DATA), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 제1 제어 신호(CONT1)는 영상 데이터(DATA)의 입력 시작을 지시하는 수평 동기 시작 신호(STH) 및 복수의 데이터 라인(DL1 내지 DLm)에 복수의 데이터 신호(D1 내지 Dm)의 인가를 제어하는 로드 신호(TP) 등을 포함할 수 있다. 제2 제어 신호(CONT2)는 복수의 게이트 신호(S1 내지 Sn)의 출력 시작을 지시하는 스캔 개시 신호(STV) 및 스캔 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 등을 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 액정 표시 장치는 전원 제공부(도면 미도시)를 더 포함할 수 있다. 전원 제공부는 공통 라인(도면 미도시)을 통해 표시 패널(110)에 공통 전압(Vcom)을 제공할 수 있다. 공통 라인은 전원 제공부로부터 제공되는 공통 전압(Vcom)을 표시 패널(110)의 공통 전극(280, 도 5 참조)에 공급하기 위한 배선일 수 있다. 공통 라인은 표시 패널(110)의 일측에 일 방향을 따라 연장되어 배치될 수 있다. 공통 전극(280, 도 5 참조)은 일 실시예로 상부 표시판(20, 도 5 참조)에 일체로 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 화소부(PXij)의 일 예를 나타낸 회로도이다. 즉, 도 2에 도시된 화소부(PXij)는 복수의 화소부(PX) 중 제j 데이터 라인(DLj) 및 제i 게이트 라인(SLi) 각각과 연결되는 화소부의 일 예이다. 이하, 도 2를 참조하여 화소부(PXij)에 대해 구체적으로 설명하기로 한다.
화소부(PXij)는 제1 및 제2 서브 화소부(SPX1, SPX2)를 포함할 수 있다.
먼저, 제1 서브 화소부(SPX1)는 제1 스위칭 소자(TR1), 제1 액정 커패시터(Clc_H) 및 제1 스토리지 커패시터(Cst_H)를 포함할 수 있다.
제1 스위칭 소자(TR1)는 일 실시예로 박막 트랜지스터 등의 삼단자 소자일 수 있다. 이하, 제1 스위칭 소자(TR1)가 박막 트랜지스터인 것으로 예를 들어 설명하기로 한다.
제1 스위칭 소자(TR1)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제j 데이터 라인(DLj)과 연결될 수 있으며, 타 전극이 제1 액정 커패시터(Clc_H)의 일 전극, 즉 제1 서브 화소 전극(PE_H)와 연결될 수 있다. 제1 스위칭 소자(ST1)의 일 전극은 일 실시예로 소스 전극일 수 있으며, 제1 스위칭 소자(ST1)의 타 전극은 일 실시예로 드레인 전극일 수 있다. 제1 스위칭 소자(TR1)는 제i 게이트 라인(SLi)으로부터 제공받은 제i 게이트 신호(Gi)에 따라 스위칭 동작을 수행하여, 제j 데이터 라인(DLj)으로부터 제공받은 제j 데이터 신호(Dj)를 제1 서브 화소 전극(PE_H)에 제공할 수 있다.
제1 액정 커패시터(Clc_H)는 제1 서브 화소 전극(PE_H) 및 이에 대향하는 공통 전극(Vcom) 사이에 형성될 수 있다. 제1 스토리지 커패시터(Cst_H)는 제1 스위칭 소자(ST1)의 타 전극과 제1 유지 전압이 인가되는 제1 유지 라인(Vcst) 사이에 형성될 수 있다.
다음으로, 제2 서브 화소부(SPX2)는 제2 스위칭 소자(TR2), 제2 액정 커패시터(Clc_L) 및 제2 스토리지 커패시터(Cst_L)를 포함할 수 있다.
제2 스위칭 소자(TR2)는 일 실시예로 박막 트랜지스터 등의 삼단자 소자일 수 있다. 이하, 제2 스위칭 소자(TR2)가 박막 트랜지스터인 것으로 예를 들어 설명하기로 한다.
제2 스위칭 소자(TR2)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제j 데이터 라인(DLj)과 연결될 수 있으며, 타 전극이 제2 액정 커패시터(Clc_L)의 일 전극, 즉 제2 서브 화소 전극(PE_L)와 연결될 수 있다. 제2 스위칭 소자(ST2)의 일 전극은 일 실시예로 소스 전극일 수 있으며, 제2 스위칭 소자(ST2)의 타 전극은 일 실시예로 드레인 전극일 수 있다. 제2 스위칭 소자(TR2)는 제i 게이트 라인(SLi)으로부터 제공받은 제i 게이트 신호(Gi)에 따라 스위칭 동작을 수행하여, 제j 데이터 라인(DLj)으로부터 제공받은 제j 데이터 신호(Dj)를 제2 화소 전극(PE_ L)에 제공할 수 있다. 즉, 제2 스위칭 소자(TR2)는 제1 스위칭 소자(TR1)와 동일한 게이트 신호(Gi)를 인가받아 스위칭 동작을 수행할 수 있으며, 동일한 데이터 신호(Dj)를 제공받아 제2 화소 전극(PE_L)에 제공할 수 있다.
제2 액정 커패시터(Clc_L)는 제2 서브 화소 전극(PE_L) 및 이에 대향하는 공통 전극(Vcom) 사이에 형성될 수 있다. 제2 스토리지 커패시터(Cst_L)는 제2 스위칭 소자(ST2)의 타 전극과 제1 유지 전압이 인가되는 제1 유지 라인(Vcst) 사이에 형성될 수 있다.
한편, 제2 서브 화소부(SPX2)는 제3 및 제4 스위칭 소자(TR3, TR4)를 더 포함할 수 있다. 제3 및 제4 스위칭 소자(TR3, TR4)는 일 실시예로 박막 트랜지스터 등의 삼단자 소자일 수 있으며, 이하 박막 트랜지스터인 것으로 예를 들어 설명하기로 한다.
제3 스위칭 소자(TR3)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제2 서브 화소 전극(PE_L)과 연결되며, 타 전극이 제2 유지 라인(Vrd)과 연결될 수 있다. 이때, 제2 유지 라인(Vrd)을 통해 인가되는 전압의 레벨은 제1 유지 라인(Vcst)을 통해 인가되는 전압의 레벨과 서로 동일하거나, 다를 수 있다. 제3 스위칭 소자(TR3)는 제i 게이트 라인(SLi)을 통해 제공받은 제i 게이트 신호(Gi)에 따라 스위칭 동작을 수행하여, 제2 유지 라인(Vrd)을 통해 제공받은 제2 유지 전압을 제2 서브 화소 전극(PE_L)에 제공할 수 있다. 제4 스위칭 소자(TR4)는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제j 데이터 라인(DLj)과 연결되며, 타 전극이 제3 스위칭 소자(TR3)의 일 전극과 연결될 수 있다. 제4 스위칭 소자(TR4)는 제i 게이트 라인(SLi)을 통해 제공받은 제i 게이트 신호(Gi)에 따라 스위칭 동작을 수행하여, 제j 데이터 라인(Dj)을 통해 제공받은 제j 데이터 신호(Dj)를 제3 스위칭 소자(TR3)의 일 전극에 제공할 수 있다.
한편, 제1 내지 제4 스위칭 소자(TR1 내지 TR4) 중 적어도 하나는 일 실시예로 필드 릴렉세이션 트랜지스터(Field relaxation transistor)일 수 있다. 즉, 도면에는 도시하지 않았으나, 제1 내지 제4 스위칭 소자(TR1 내지 TR4) 중 적어도 하나는 소스 및 드레인 전극 사이에 배치되되, 게이트 전극과 적어도 일부가 중첩되도록 배치되는 플로팅 전극을 더 포함할 수 있다.
도 3은 도 2에 도시한 화소부(PXij)의 동작을 설명하기 위한 도면이다.
도 2 및 도 3을 참조하여 화소부(PXij)의 동작을 설명하기로 한다. 제1 내지 제4 스위칭 소자(TR1 내지 TR4)는 제i 게이트 라인(SLi)에 게이트 온 신호가 인가되는 경우 턴 온 될 수 있다. 먼저 제1 서브 화소부(SPX1)의 경우를 설명하면, 제j 데이터 라인(DLj)에 인가된 제j 데이터 신호(Dj)는 턴 온 된 제1 스위칭 소자(TR1)를 통해 제1 서브 화소 전극(PE_H)에 인가될 수 있다. 이에 따라, 제1 액정 커패시터(Clc_H)는 공통 전압(Vcom)과 제j 데이터 신호(Dj)의 차전압을 충전할 수 있다. 또한, 제1 스토리지 커패시터(Cst_H)는 제1 유지 전압(Vcst) 및 제j 데이터 신호(Dj)의 차전압을 충전할 수 있다.
이에 반해, 제2 서브 화소부(SPX2)의 경우를 설명하면, 제j 데이터 라인(DLj)에 인가된 제j 데이터 신호(Dj)는 턴 온 된 제2 스위칭 소자(TR2)를 통해 제2 서브 화소 전극(PE_L)에 인가될 수 있다. 또한, 제j 데이터 라인(DLj)에 인가된 제j 데이터 신호(Dj)는 턴 온 된 제4 스위칭 소자(TR4)를 통해 제3 스위칭 소자(TR3)의 일 전극, 즉 제2 서브 화소 전극(PE_L)에 인가될 수 있다. 즉, 제2 액정 커패시터(Clc_L)는 공통 전압(Vcom)과 제j 데이터 신호(Dj)의 차전압을 충전할 수 있다. 이와 동시에, 제2 액정 커패시터(Clc_L)에 충전된 전압은 턴 온 된 제3 스위칭 소자(TR3)를 통해 분압될 수 있다. 이에 따라, 제2 액정 커패시터(Clc_L)에 충전된 전압의 레벨은 제1 액정 커패시터(Clc_H)에 충전된 전압의 레벨보다 낮을 수 있다.
먼저, 제4 스위칭 소자(TR4)가 없는 경우를 설명하기로 한다. 이때, 제j 데이터 신호(Dj)의 전압을 Va라고 하고, 제2 스위칭 소자(TR2)의 타 전극에 인가되어 제2 액정 커패시터(Clc_L)에 충전되는 전압을 Vb라고 한다.
제2 스위칭 소자(TR2)에 흐르는 전류(I2)의 크기는 제2 스위칭 소자(TR2)의 채널 폭(W2)에 비례하고, 채널 길이(L2)에 반비례한다. 이때, 저항 값(R2)은 전류의 값에 반비례하므로, 아래의 수학식 1을 만족할 수 있다.
Figure 112015064856515-pat00001
Figure 112015064856515-pat00002
이와 유사하게, 제3 스위칭 소자(TR3)에 흐르는 전류(I3)의 크기는 제3 스위칭 소자(TR3)의 채널 폭(W3)에 비례하고, 채널 길이(L3)에 반비례한다. 이때, 저항 값(R3)은 전류의 값에 반비례하므로, 아래의 수학식 2를 만족할 수 있다.
Figure 112015064856515-pat00003
Figure 112015064856515-pat00004
제j 데이터 신호(Dj)의 전압(Va)과 분압 기준 전압(VR)의 차이를 분압 전압(ΔV)이라고 하면, 제2 스위칭 소자(TR2)의 스위칭 동작을 통해 감소하는 감압 전압(ΔVA)은 아래의 수학식 3을 만족할 수 있다.
Figure 112015064856515-pat00005
Figure 112015064856515-pat00006
한편, 제2 스위칭 소자(TR2)의 타 전극에 인가되어 제2 액정 커패시터(Clc_L)에 충전되는 전압(Vb)의 크기는 입력되는 제j 데이터 신호(Dj)의 전압(Dj)에서 감압 전압(ΔVA)을 뺀 값이 된다. 따라서, Vb = Va - ΔV일 수 있다.
결국 하기의 수학식 4를 만족할 수 있다.
Figure 112015064856515-pat00007
그러므로, 제2 스위칭 소자(TR2)의 스위칭 동작을 통해 제2 액정 커패시터(Clc_L)에 충전되는 전압(Vb)은 아래의 수학식 5를 만족할 수 있다.
Figure 112015064856515-pat00008
상기의 수학식 5를 참조하면, 결국 제2 액정 커패시터(Clc_L)에 충전되는 전압(Vb)은 분압 전압(ΔV, 제j 데이터 신호(Dj)의 전압(Va)과 분압 기준 전압(VR)의 차이)보다 작으므로, 결국 제j 데이터 라인(DLj)을 통해 제1 서브 화소부(SPX1) 내의 제1 액정 커패시터(Clc_H)에 충전되는 전압(Va)보다 작아지게 된다. 즉, 하나의 화소 영역을 서로 다른 크기의 전압이 충전되는 제1 및 제2 액정 커패시터(Clc_H, Clc_L)를 포함하도록 구성하여, 각 액정 커패시터(Clc_H, Clc_L)에 대응되는 액정 분자들에 가해지는 전기장의 세기를 다르게 형성할 수 있다. 이를 통해, 액정 분자들이 기울어지는 각도를 다르게 하여 각 영역의 휘도를 다르게 형성할 수 있다.
한편, 제2 스위칭 소자(TR2)의 경우 턴 온 상태에서 정해진 1H 시간 동안 제j 데이터 라인(DLj)에 인가되는 전압을 제2 액정 커패시터(Clc_L)에 정확히 전달할 수 있어야 한다. 즉, 제2 스위칭 소자(TR2)의 경우 충전율이 높을 필요가 있으며, 이는 55인치 이상의 대형 해상도를 갖는 표시 장치에서 더욱 중요시 된다. 다만, 제2 스위칭 소자(TR2)의 충전율을 높이기 위해 제2 스위칭 소자(TR2)의 폭을 키우는 경우 킥백 전압(Vkb_L)이 높아지는 문제가 있다.
킥백 전압은 게이트 신호가 고전압에서 저전압으로 하강할 때, 게이트 신호의 천이(transition)에 영향을 받아 화소 전극에 인가되는 전압이 그 천이 방향으로 변화되는 경우의 변화량을 말하는 것으로, 스위칭 소자의 개수가 상대적으로 많은 제2 서브 화소부(SPX2)의 경우가 더 문제가 될 수 있다.
이에 대해 본 발명의 일 실시예에 따른 액정 표시 장치는 게이트 전극이 제i 게이트 라인(SLi)과 연결되고, 일 전극이 제j 데이터 라인(DLj)과 연결되며, 타 전극이 제2 서브 화소 전극(PE_L)과 전기적으로 연결되는 제3 스위칭 소자(TR3)의 일 전극을 갖는 제4 스위칭 소자(TR4)를 더 포함할 수 있다. 즉, 제4 스위칭 소자(TR4)는 제2 스위칭 소자(TR2)와 병렬로 접속될 수 있으며, 제2 스위칭 소자(TR2)의 저항(R2)의 크기를 낮출 수 있다. 이에 따라, 제2 스위칭 소자(TR2)에 흐르는 전류(I2)의 크기를 높임으로써 결국 제2 스위칭 소자(TR2)의 채널 폭(W2)을 넓게 한 것과 동일한 효과를 도출할 수 있다.
따라서, 본 발명의 일 실시예에 따른 액정 표시 장치는 제2 스위칭 소자(TR2)의 충전율을 향상시킬 수 있으며, 하기의 표 1을 참조하면 제2 서브 화소 전극(PE_L)의 킥백 전압이 감소될 수 있다.
종래 본 발명
white 1.81 1.67
green 2.67 2.47
blue 2.72 2.52
표 1은 해상도가 55인치 이상인 액정 표시 장치에서 색상 별 제2 서브 화소 전극(PE_L)의 킥백 전압을 종래 기술에 따른 액정 표시 장치와 비교해놓은 표이다.
표 1을 참조할 때, 화이트(White)의 경우는 킥백 전압이 약 0.14V, 그린(Green) 및 블루(Blue)의 경우는 킥백 전압이 약 0.20V 감소한 것을 알 수 있다.
도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 구성 중 화소부(PXij) 일부를 나타낸 평면도이다. 도 5는 도 4에 도시한 평면도를 I1 - I1'를 따라 자른 단면도이다. 도 6은 도 4에 도시한 평면도를 I2 - I2'를 따라 자른 단면도이다. 도 7 내지 도 15는 도 4에 도시한 화소부의 일부를 제조하는 방법을 설명하기 위한 도면이다.
도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 하부 표시판(10), 상부 표시판(20) 및 액정층(30)을 포함할 수 있다. 하부 표시판(10)은 상부 표시판(20)과 서로 마주보도록 배치될 수 있으며, 액정층(30)은 하부 표시판(10) 및 상부 표시판(20) 사이에 개재될 수 있다. 일 실시예로, 하부 표시판(10)은 상부 표시판(20)과 실링(sealing)을 통해 합착될 수 있다.
먼저, 하부 표시판(10)에 대해 설명하기로 한다.
하부 기판(210)은 일 실시예로 유리 기판, 플라스틱 기판 또는 LTPS(Crystalline silicon) 기판일 수 있으며, 복수의 스위칭 소자가 배치되는 어레이 기판일 수 있다. 하부 기판(210)의 상부에는 게이트 라인(221), 제1 유지 라인(222) 및 제2 유지 라인(223)이 배치될 수 있다.
도 7 내지 도 9를 함께 참조하면, 게이트 라인(221)은 제1 게이트 전극(221a), 제2 게이트 전극(221b), 제3 게이트 전극(221c), 제4 게이트 전극(221d) 및 게이트 패드부(도면 미도시)를 포함할 수 있다. 게이트 패드부는 다른 층 혹은 외부 구동 회로와 접속될 수 있다. 제1 유지 라인(222)은 복수의 제1 유지 전극(222a, 222b)을 포함할 수 있으며, 제2 유지 라인(223)은 적어도 하나의 제2 유지 전극(223a)를 포함할 수 있다. 제1 유지 라인(222)은 제2 유지 라인(223)과 동일 층에 배치되어 서로 동일한 전압을 인가받을 수 있다. 또는 도면에는 도시되지 않았으나, 서로 절연되도록 배치되어 다른 전압을 인가받을 수도 있다.
게이트 라인(221), 제1 및 제2 유지라인(222, 223)의 상부에는 게이트 절연막(220)이 배치될 수 있다. 게이트 절연막(220)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(220)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수도 있다.
제1 내지 제4 반도체층(230a, 230b, 230c, 230d)은 게이트 절연막(220)의 상부에 배치될 수 있다. 제1 내지 제4 반도체층(230a, 230b, 230c, 230d)은 각각 비정질 실리콘 또는 결정질 실리콘을 포함할 수 있으나 이에 한정되는 것은 아니다.
저항성 접촉층(240)은 제1 내지 제4 반도체층(230a, 230b, 230c, 230d)의 상부에 배치될 수 있다. 저항성 접촉층(240)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
도 10 내지 도 12를 함께 참조하면, 제1 스위칭 소자(ST1)를 구성하는 제1 소스 전극(233a)은 제1 드레인 전극(232a)과 쌍으로 제1 반도체층(230a)과 적어도 일부가 중첩되도록 저항성 접촉층(240) 상에 배치될 수 있다. 제1 소스 전극(233a)은 일측이 제1 게이트 전극(221a)과 적어도 일부가 중첩되도록 제1 게이트 전극(221a) 상에 위치할 수 있으며, 타측이 제1 컨택홀(251a)을 통해 제1 서브 화소 전극(261a, PE_H)과 연결될 수 있다. 제1 소스 전극(233a)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 형성될 수 있으며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제1 드레인 전극(232a)은 데이터 라인(231)으로부터 연장된 것으로 제1 소스 전극(233a)의 적어도 일부를 둘러싸는 형상일 수 있다. 예를 들어, 제1 드레인 전극(232a)은 C자, U자, 역C자, 역U자 중 하나의 형태일 수 있다. 또한, 제1 드레인 전극(232a)은 제1 소스 전극(233a)과 동일한 재료 및 구조를 가질 수 있다. 즉, 제1 소스 전극(233a)과 제1 드레인 전극(232a)은 동일한 공정으로 동시에 만들어질 수 있다. 나아가, 제1 소스 전극(233a), 제1 드레인 전극(232a) 및 데이터 라인(231)은 서로 동일 층에 배치될 수 있다.
제1 게이트 전극(221a), 제1 소스 전극(233a) 및 제1 드레인 전극(232a)은 제1 반도체층(230a)과 함께 제1 스위칭 소자(ST1)를 형성할 수 있다. 즉, 제1 스위칭 소자(ST1)의 채널(channel)은 제1 소스 전극(233a) 및 제1 드레인 전극(232a) 사이의 반도체 부분에 형성될 수 있다.
제2 스위칭 소자(ST2)를 구성하는 제2 소스 전극(233b)은 제2 드레인 전극(232b)과 쌍으로 제2 반도체층(230b)과 적어도 일부가 중첩되도록 저항성 접촉층(240) 상에 배치될 수 있다. 제2 소스 전극(233b)은 일측이 제2 게이트 전극(221b)과 적어도 일부가 중첩되도록 제2 게이트 전극(221b) 상에 위치할 수 있으며, 타측이 제2 컨택홀(251b)을 통해 제2 서브 화소 전극(261b, PE_L)과 연결될 수 있다. 제2 소스 전극(233b)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 형성될 수 있으며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제2 드레인 전극(232b)은 제1 드레인 전극(232a)으로부터 연장되어 형성되며, 제2 소스 전극(233b)의 적어도 일부를 둘러싸는 형상일 수 있다. 예를 들어, 제2 드레인 전극(232b)은 C자, U자, 역C자, 역U자 중 하나의 형태일 수 있다. 또한, 제2 드레인 전극(232b)은 제2 소스 전극(233b)과 동일한 재료 및 구조를 가질 수 있다.
제2 게이트 전극(221a), 제2 소스 전극(233b) 및 제2 드레인 전극(232b)은 제2 반도체층(230b)과 함께 제2 스위칭 소자(ST2)를 형성할 수 있다. 즉, 제2 스위칭 소자(ST2)의 채널(channel)은 제2 소스 전극(233b) 및 제2 드레인 전극(232b) 사이의 반도체 부분에 형성될 수 있다.
제3 스위칭 소자(ST3)를 구성하는 제3 소스 전극(233c) 및 제3 드레인 전극(232c)은 제3 반도체층(230c)과 적어도 일부가 중첩되도록 저항성 접촉층(240) 상에 배치될 수 있다. 제3 소스 전극(233c) 및 제3 드레인 전극(232c)은 일 실시예로 I자 형태일 수 있다. 제3 게이트 전극(221c), 제3 소스 전극(233c) 및 제3 드레인 전극(232c)은 제3 반도체층(230c)과 함께 제3 스위칭 소자(ST3)를 형성할 수 있다. 즉, 제3 스위칭 소자(ST3)의 채널(channel)은 제3 소스 전극(233c) 및 제3 드레인 전극(232c) 사이의 반도체 부분에 형성될 수 있다.
제4 스위칭 소자(ST4)를 구성하는 제4 소스 전극(233d) 및 제4 드레인 전극(232d)은 제4 반도체층(230d)과 적어도 일부가 중첩되도록 저항성 접촉층(240) 상에 배치될 수 있다. 제4 소스 전극(233d) 및 제4 드레인 전극(232d)은 일 실시예로 I자 형태일 수 있다. 제4 게이트 전극(221d), 제4 소스 전극(233d) 및 제4 드레인 전극(232d)은 제4 반도체층(230d)과 함께 제4 스위칭 소자(ST4)를 형성할 수 있다. 즉, 제4 스위칭 소자(ST4)의 채널(channel)은 제4 소스 전극(233d) 및 제4 드레인 전극(232d) 사이의 반도체 부분에 형성될 수 있다.
한편, 도 2에서 상술한 바와 같이, 제1 내지 제4 스위칭 소자(TR1 내지 TR4) 중 적어도 하나는 일 실시예로 필드 릴렉세이션 트랜지스터(Field relaxation transistor)일 수 있다. 즉, 도면에는 도시하지 않았으나, 제1 내지 제4 스위칭 소자(TR1 내지 TR4) 중 적어도 하나는 소스 및 드레인 전극 사이에 배치되되, 게이트 전극과 적어도 일부가 중첩되도록 배치되는 플로팅 전극을 더 포함할 수 있다.
도 13 내지 도 15를 함께 참조하면, 제1 내지 제4 소스 전극(233a 내지 233d), 제1 내지 제4 드레인 전극(232a 내지 233d) 및 노출된 반도체층의 상부에는 제1 보호막(250)이 형성될 수 있다. 제1 보호막(250)은 질화 규소와 산화 규소 따위의 무기 절연물 또는 유기 절연물로 형성될 수 있다. 제1 보호막(250)은 컬러 필터(260a)의 안료가 노출된 반도체 부분으로 유입되는 것을 방지할 수 있다.
컬러 필터(260a)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있으나, 이에 제한되는 것은 아니다. 컬러 필터(260a)는 인접하는 화소마다 서로 다른 색을 표시하는 물질로 형성될 수 있다.
한편, 컬러 필터(260a)의 상부에는 제2 보호막(260b)이 배치될 수 있다. 제2 보호막(260b)은 질화 규소와 산화 규소 따위의 무기 절연물 또는 유기 절연물로 형성될 수 있다. 제2 보호막(260b)은 컬러 필터(260a)의 상부가 들뜨는 것을 방지하고, 컬러 필터(260a)로부터 유입되는 용제(solvent)와 같은 유기물에 의한 액정층(30)의 오염을 억제하여 화면 구동 시 야기될 수 있는 잔상 등의 불량을 방지할 수 있다.
제2 보호막(260b)의 상부에는 제1 내지 제3 컨택홀(251a 내지 251c)이 형성될 수 있다. 또한, 제2 보호막(260b) 상에는 제1 서브 화소 전극(261a, PE_H) 및 제2 서브 화소 전극(261b, PE_L)이 배치될 수 있다. 제1 서브 화소 전극(261a, PE_H) 및 제2 서브 화소 전극(261b, PE_L)은 게이트 라인(221)을 사이에 두고 서로 분리되어 배치될 수 있다. 제1 서브 화소 전극(261a, PE_H) 및 제2 서브 화소 전극(261b, PE_L)은 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다. 제1 서브 화소 전극(261a, PE_H) 및 제2 서브 화소 전극(261b, PE_L) 각각은 전체적인 모양이 사각형일 수 있으며, 일 실시예로 가로 줄기부 및 이와 교차하는 세로 줄기부로 이루어진 십자형 줄기부를 포함할 수 있다. 또한, 가로 줄기부 및 세로 줄기부에 의해 나누어지는 부영역은 복수의 미세 가지부를 포함할 수 있다.
제1 서브 화소 전극(261a)은 제1 컨택홀(251a)을 통해 제1 소스 전극(233a)와 연결될 수 있다. 이에 따라, 제1 서브 화소 전극(261a)은 제1 스위칭 소자(ST1)의 스위칭 동작을 통해 데이터 라인(231)으로부터 데이터 전압을 인가받을 수 있다. 제2 서브 화소 전극(261b)은 제2 컨택홀(251b)을 통해 노출되는 제2 유지 전극(223a)을 통해 제2 유지 전압(Vrd)을 제공받을 수 있으며, 또한 상기 제2 유지 전극(223a)과 전기적으로 연결된 제2 소스 전극(233b)을 통해 데이터 전압을 제공받을 수 있다. 결국, 데이터 라인(231)으로부터 제공받은 데이터 전압은 분압되어 제2 서브 화소 전극(261b)에 인가되게 된다.
이에 따라, 제1 서브 화소 전극(261a)에 인가되는 전압의 크기가 제2 서브 화소 전극(261b)에 인가되는 전압의 크기보다 높다. 이처럼, 서로 다른 크기의 전압이 인가되는 제1 및 제2 서브 화소 전극(261a, 261b)은 상부 기판(290)의 공통 전극(280)과 함께 전기장을 생성할 수 있다. 액정층(30) 내의 액정 분자(31)는 생성된 전기장에 따라 방향이 결정될 수 있으며, 액정 분자(31)의 방향에 따라 액정층(30)을 통과하는 빛의 휘도가 달라질 수 있다.
한편, 도 4에 도시한 바와 같이, 본 발명의 일 실시예에 따른 액정 표시 장치는 데이터 라인(231)의 상부에 데이터 라인과 중첩되도록 배치되는 차폐 전극(270)을 포함할 수 있다. 차폐 전극(270) 데이터 라인(231) 등의 주변 영역에 생성되는 빛샘을 방지할 수 있다. 결국 차폐 전극(270)은 차광 부재일 수 있다. 차폐 전극(270)은 제3 컨택홀(251c)을 통해 제1 유지 라인(222)과 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니며 플로팅(floating) 전극으로 형성될 수도 있다.
다음으로, 상부 표시판(20)에 대해 설명하기로 한다.
상부 기판(290)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있다. 상부 기판(290) 상에는 공통 전극(280)이 배치될 수 있다. 공통 전극(Vcom)은 제1 및 제2 서브 화소 전극(PE_H, PE_L) 각각과 함께 전기장을 생성함으로써, 액정층(30)의 액정 분자(31) 배열 방향을 결정할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 서로 다른 크기의 전압이 인가되는 제1 및 제2 서브 화소 전극(PE_H, PE_L)에 인가됨으로써, 각 전극에 대응하는 액정 분자에 가해지는 전기장의 세기를 다르게 형성할 수 있다. 이에 따라, 액정 분자들의 기울어지는 각도가 상이하게 됨으로써 각 영역의 휘도를 다르게 형성할 수 있다. 이처럼, 하나의 화소 영역을 서로 다른 휘도를 갖도록 영역을 구분함으로써, 계조에 따른 투과율 변화를 완만하게 조절할 수 있으며, 시인성을 향상시킬 수 있다.
나아가, 본 발명의 일 실시예에 따른 액정 표시 장치는 제2 스위칭 소자(TR2)의 채널 폭을 넓히지 않더라도, 제4 스위칭 소자(TR4)를 제2 스위칭 소자(TR2)와 전기적으로 연결시킴으로써 제2 스위칭 소자(TR2)의 채널 폭을 키우는 것과 동일한 효과를 도출할 수 있다. 이에 따라, 제2 스위칭 소자(TR2)의 충전율을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
10: 하부 표시판
20: 상부 표시판
30: 액정층
110: 표시 패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 제어부

Claims (20)

  1. 제1 및 제2 서브 화소부를 갖는 표시 패널;
    상기 제1 및 제2 서브 화소부와 제i(i는 1 이상의 자연수) 게이트 라인을 통해 연결되는 게이트 구동부; 및
    상기 제1 및 제2 서브 화소부와 제j(j는 1 이상의 자연수) 데이터 라인을 통해 연결되는 데이터 구동부를 포함하고,
    상기 제1 서브 화소부는 일 전극이 상기 제j 데이터 라인과 연결되고 타 전극이 제1 서브 화소 전극과 연결되며 게이트 전극이 상기 제i 게이트 라인과 연결되는 제1 스위칭 소자를 포함하고,
    상기 제2 서브 화소부는 일 전극이 상기 제j 데이터 라인과 연결되고 타 전극이 제2 서브 화소 전극과 연결되며 게이트 전극이 상기 제i 게이트 라인과 연결되는 제2 스위칭 소자, 일 전극이 상기 제2 서브 화소 전극과 연결되고 게이트 전극이 상기 제i 게이트 라인과 연결되는 제3 스위칭 소자 및 일 전극이 상기 제j 데이터 라인과 연결되고 타 전극이 상기 제3 스위칭 소자의 일 전극과 연결되며 게이트 전극이 상기 제i 게이트 라인과 연결되는 제4 스위칭 소자를 포함하는 액정 표시 장치.
  2. 제1항에 있어서,
    상기 제1 스위칭 소자의 스위칭 동작을 통해 상기 제1 서브 화소 전극에 인가되는 전압의 레벨은 상기 제2 내지 제4 스위칭 소자의 스위칭 동작을 통해 상기 제2 서브 화소 전극에 인가되는 전압의 레벨보다 높은 액정 표시 장치.
  3. 제1항에 있어서,
    상기 제1 서브 화소부는 일단이 상기 제1 서브 화소 전극과 연결되며, 타단이 제1 유지 라인과 연결되는 제1 스토리지 커패시터를 더 포함하고,
    상기 제2 서브 화소부는 일단이 상기 제2 서브 화소 전극과 연결되고 타단이 상기 제1 유지 라인과 연결되는 제2 스토리지 커패시터를 더 포함하는 액정 표시 장치.
  4. 제3항에 있어서,
    상기 제3 스위칭 소자의 타 전극은 제2 유지 라인과 연결되며,
    상기 제1 및 제2 유지 라인으로부터 제공되는 전압의 레벨은 서로 다른 액정 표시 장치.
  5. 제1항에 있어서,
    상기 제4 스위칭 소자는 상기 제4 스위칭 소자의 일 전극과 타 전극 사이에 배치되는 플로팅 전극을 더 포함하고,
    상기 플로팅 전극은 상기 제4 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치되는 액정 표시 장치.
  6. 어레이 기판의 상부에 배치되는 게이트 라인 및 제1 유지 라인;
    상기 게이트 라인 및 상기 제1 유지 라인의 상부에 상기 게이트 라인 및 상기 제1 유지 라인과 절연되도록 배치되는 데이터 라인;
    일 전극이 상기 데이터 라인과 연결되고 타 전극이 제1 서브 화소 전극과 연결되는 제1 스위칭 소자;
    일 전극이 상기 데이터 라인과 연결되고 타 전극이 제2 서브 화소 전극과 연결되는 제2 스위칭 소자;
    일 전극이 상기 제2 서브 화소 전극과 연결되고 타 전극이 상기 제1 유지 라인과 연결되는 제3 스위칭 소자; 및
    일 전극이 상기 데이터 라인과 연결되고 타 전극이 상기 제3 스위칭 소자의 일 전극과 연결되는 제4 스위칭 소자를 포함하고,
    상기 제1 내지 제4 스위칭 소자 각각의 게이트 전극은 상기 게이트 라인과 연결되는 액정 표시 장치.
  7. 제6항에 있어서,
    상기 제1 스위칭 소자의 스위칭 동작을 통해 상기 제1 서브 화소 전극에 제공되는 전압의 레벨은 상기 제2 내지 제4 스위칭 소자의 스위칭 동작을 통해 상기 제2 서브 화소 전극에 제공되는 전압의 레벨보다 높은 액정 표시 장치.
  8. 제6항에 있어서,
    상기 어레이 기판의 상부에서 상기 게이트 라인과 동일층에 배치되는 제2 유지 라인;
    상기 제2 유지 라인과 상기 제1 서브 화소 전극 사이에 형성되는 제1 스토리지 커패시터; 및
    상기 제2 유지 라인과 상기 제2 서브 화소 전극 사이에 형성되는 제2 스토리지 커패시터를 더 포함하는 액정 표시 장치.
  9. 제8항에 있어서,
    상기 게이트 라인은 상기 데이터 라인과 교차하도록 배치되며, 상기 제2 유지 라인 및 상기 제1 유지 라인은 상기 게이트 라인과 동일한 방향으로 배치되는 액정 표시 장치.
  10. 제8항에 있어서,
    상기 제2 유지 라인과 상기 제1 유지 라인은 서로 동일한 레벨의 전압이 인가되는 액정 표시 장치.
  11. 제8항에 있어서,
    상기 제2 유지 라인과 상기 제1 유지 라인은 서로 다른 레벨의 전압이 인가되는 액정 표시 장치.
  12. 제6항에 있어서,
    상기 게이트 라인 및 상기 제1 유지 라인과 상기 데이터 라인의 하부 사이에 배치되는 제1 내지 제4 반도체층을 더 포함하고,
    상기 제1 반도체층은 상기 제1 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치되고, 상기 제2 반도체층은 상기 제2 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치되며, 상기 제3 반도체층은 상기 제3 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치되고, 상기 제4 반도체층은 상기 제4 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치되는 액정 표시 장치.
  13. 제6항에 있어서,
    상기 어레이 기판과 대향하도록 배치되는 대향 기판;
    상기 대향 기판의 상부에 배치되는 공통 전극; 및
    상기 어레이 기판과 상기 대향 기판 사이에 배치되는 액정층을 더 포함하는 액정 표시 장치.
  14. 제6항에 있어서,
    상기 데이터 라인의 상부에 상기 데이터 라인과 적어도 일부가 중첩되도록 배치되는 차폐 전극을 더 포함하는 액정 표시 장치.
  15. 제6항에 있어서,
    상기 제4 스위칭 소자는 상기 제4 스위칭 소자의 일 전극과 타 전극 사이에 배치되는 플로팅 전극을 더 포함하고,
    상기 플로팅 전극은 상기 제4 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되도록 배치되는 액정 표시 장치.
  16. 제i 게이트 라인(i는 1 이상의 자연수)을 통해 제i 게이트 신호를 제공하는 게이트 구동부;
    제j 데이터 라인(j는 1 이상의 자연수)을 통해 제j 데이터 신호를 제공하는 데이터 구동부; 및
    상기 제i 게이트 라인 및 제j 데이터 라인 각각과 연결되는 제1 및 제2 서브 화소부를 갖는 표시 패널을 포함하고,
    상기 제1 서브 화소부는 상기 제i 게이트 신호에 대응하여 상기 제j 데이터 신호를 제1 서브 화소 전극에 인가하는 제1 스위칭 소자를 포함하고,
    상기 제2 서브 화소부는 상기 제i 게이트 신호에 대응하여 상기 제j 데이터 신호를 제2 서브 화소 전극에 인가하는 제2 스위칭 소자, 상기 제i 게이트 신호에 대응하여 제1 유지 라인을 통해 제공받은 유지 신호를 상기 제2 서브 화소 전극에 인가하는 제3 스위칭 소자 및 상기 제i 게이트 신호에 대응하여 상기 제j 데이터 신호를 상기 제2 서브 화소 전극에 인가하는 제4 스위칭 소자를 포함하는 액정 표시 장치.
  17. 제16항에 있어서,
    상기 제1 스위칭 소자의 스위칭 동작을 통해 상기 제1 서브 화소 전극에 인가되는 전압의 레벨은 상기 제2 내지 제4 스위칭 소자의 스위칭 동작을 통해 상기 제2 서브 화소 전극에 인가되는 전압의 레벨보다 높은 액정 표시 장치.
  18. 제16항에 있어서,
    상기 제3 스위칭 소자는 상기 제i 게이트 라인과 연결되는 게이트 전극, 상기 제2 서브 화소 전극과 연결되는 일 전극 및 상기 제1 유지 라인과 연결되는 타 전극을 포함하며,
    상기 제4 스위칭 소자는 상기 제i 게이트 라인과 연결되는 게이트 전극, 상기 제j 데이터 라인과 연결되는 일 전극 및 상기 제2 서브 화소 전극과 연결되는 타 전극을 포함하는 액정 표시 장치.
  19. 제16항에 있어서,
    상기 제1 서브 화소부는 일 전극이 상기 제1 서브 화소 전극과 연결되고 타 전극이 제2 유지 라인과 연결되는 제1 스토리지 커패시터를 더 포함하고,
    상기 제2 서브 화소부는 일 전극이 상기 제2 서브 화소 전극과 연결되고 타 전극이 상기 제2 유지 라인과 연결되는 제2 스토리지 커패시터를 더 포함하며,
    상기 유지 신호의 전압 레벨은 상기 제2 유지 라인으로부터 제공되는 스토리지 신호의 전압 레벨과 다른 액정 표시 장치.
  20. 제16항에 있어서,
    상기 제4 스위칭 소자는 일 전극과 타 전극 사이에 배치되는 플로팅 전극을 더 포함하며, 상기 플로팅 전극은 상기 제4 스위칭 소자의 게이트 전극과 적어도 일부가 중첩되는 액정 표시 장치.
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