TWI527227B - 半導體結構及其製程 - Google Patents

Description

半導體結構及其製程

本發明係關於一種半導體結構及其製程，且特別係關於一種直接形成磊晶結構於接觸洞中之半導體結構及其製程。

磊晶技術常用來形成於半導體元件中，磊晶技術的功用除了可形成整片的單晶矽層，更可以解決其他半導體製程所衍生的問題，或者是製作特殊功能的構件。例如：當進行金屬矽化物製程時，會覆蓋一層金屬層於源/汲極區上，俾使金屬層中之金屬與其下方之矽反應而形成一金屬矽化物層，用以電連接下方之源/汲極區(一般為矽材或矽化合物)以及上方之金屬柱，並緩衝二者之材質結構之差異降低片電阻(sheet resistance)。然而，當金屬層與源/汲極區中之矽反應過多或源/汲極區的區域太淺時，常可能導致反應後之源/汲極區所剩無幾，損壞其p-n接合(p-n junction)。因此，一種改良的方式可在形成金屬層於源/汲極區上之前，先形成一磊晶層。以矽質基底為例，可搭配矽質磊晶或矽化物磊晶。如此，位於源/汲極區與金屬層之間的磊晶層，可使金屬層直接與磊晶層反應，而不會限縮源/汲極區的體積。

另外，隨著半導體製程進入到深次微米時代，例如65奈米(nm)以下之製程，對於MOS電晶體元件的驅動電流(drive current)的提昇已顯得日益重要。為了改善元件的效能，目前業界已發展出所謂的「應變矽(strained-silicon)技術」，其原理主要是使閘極通道部分的矽晶格產生應變，使電荷在通過此應變之閘極通道時的移動力增加，進而達到使MOS電晶體運作更快的目的。其中一種常見之應變矽(strained-silicon)技術係為在半導體基材之源/汲極區上成長出一層應變矽磊晶層。由於此應變矽磊晶層的晶格常數異於半導體基材的晶格常數，故可藉由調整應變矽磊晶層的材質，而改變其晶格常數，進而對MOS電晶體之閘極通道產生應力。

隨著半導體元件尺寸微縮，另外在源/汲極區上成長磊晶層的方法，更顯重要但亦會產生一些負面效果。例如，對於一鰭狀場效電晶體而言，源/汲極區係形成於鰭狀結構中，而磊晶結構則包覆此源/汲極區。然而，磊晶結構會擴大整個鰭狀結構的體積，導致各鰭狀結構之間的空間減少，甚至可能造成相鄰之鰭狀結構連結在一起，導致元件短路。換言之，如為避免相鄰之鰭狀結構連結在一起，則各鰭狀結構之間需維持一定距離，但此距離將限制半導體元件尺寸的微縮。此問題在各鰭狀結構分佈密集的靜態隨機存取記憶體(Static Random Access Memory,SRAM)中尤其顯著。

本發明提出一種半導體結構及其製程，利用將磊晶結構形成於接觸洞中的方法，解決上述之問題。

本發明提供一種半導體結構，包含有至少一鰭狀結構、一閘極、一源/汲極區、一層間介電層以及一磊晶結構。至少一鰭狀結構位於一底材上。閘極覆蓋於鰭狀結構上。源/汲極區位於閘極側邊的鰭狀結構中。層間介電層覆蓋閘極以及鰭狀結構，其中層間介電層具有複數個接觸洞，分別暴露出至少部分源/汲極區。磊晶結構位於接觸洞中，且直接接觸並僅位於源/汲極區上。

本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底。接著，形成一MOS電晶體於基底上，其中MOS電晶體包含一閘極位於基底上以及一源/汲極區位於閘極側邊的基底中。接續，形成一層間介電層覆蓋閘極側邊的基底。續之，形成複數個接觸洞於層間介電層中，並暴露出至少部分源/汲極區。而後，分別形成一磊晶結構於各接觸洞中，且直接接觸並僅位於源/汲極區上。其後，形成一金屬矽化物於各接觸洞中的磊晶結構上。之後，沉積一介電層於層間介電層上並使其覆蓋閘極。然後，形成複數個對應接觸洞於介電層中，並連接接觸洞。最後，分別填入一金屬材料於各接觸洞以及各對應接觸洞中的金屬矽化物上。

本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底。接著，形成一MOS電晶體於基底上，其中MOS電晶體包含一閘極位於基底上以及一源/汲極區位於閘極側邊的基底中。接續，依序形成一層間介電層以及一介電層覆蓋閘極以及基底。續之，形成複數個接觸洞於層間介電層以及介電層中，以暴露出至少部分源/汲極區。而後，分別形成一磊晶結構於各接觸洞中。其後，分別形成一金屬矽化物於各接觸洞中的各磊晶結構上。之後，分別填入一金屬材料於各接觸洞中的金屬矽化物上。

基於上述，本發明提供一種半導體結構及其製程，藉由將磊晶結構形成於接觸洞中，可有效控制磊晶結構成長的範圍。舉例而言，本發明可有效控制磊晶結構成長的尺寸及形狀等。是以，採用本發明，可控制磊晶結構成長的範圍，防止相鄰之磊晶結構銜接在一起導致半導體元件短路。再者，藉由有效控制磊晶結構成長的範圍，精密化半導體元件的佈局分佈，亦可微縮半導體元件的尺寸。

第1-7圖繪示本發明第一實施例之半導體製程之剖面示意圖。首先，如第1圖所示，形成一MOS電晶體M於一基底110上。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。值得注意的是，在第1-7圖及後續描述之第8-11圖中所繪示之半導體製程可為一鰭狀場效電晶體的製程，故基底110係為一基底塊材，且基底110可包含一底材112以及至少一鰭狀結構114於底材112上，但本發明亦可為一平面電晶體的製程，因為鰭狀場效電晶體及平面電晶體之剖面結構相同，且本發明可應用於二者之結構，故合併繪示。然而，為使本發明之描述更清晰，以下以一鰭狀場效電晶體的製程為例加以說明，但本發明之應用範圍非限於此。另外，本發明亦可應用於其他半導體製程中，如各式平面電晶體製程與非平面電晶體製程等，凡屬本發明之精神者，亦屬本發明之範圍。

請繼續參閱第1圖，首先，形成鰭狀結構114於底材112上的方法可例如：提供一塊狀底材(未繪示)，在其上形成一硬遮罩層(未繪示)，並將其圖案化以定義出其下之塊狀底材中欲對應形成之鰭狀結構114的位置。接著，進行一蝕刻製程，於塊狀底材(未繪示)中形成鰭狀結構114。如此，完成鰭狀結構114於底材112上之製作。在一實施例中，形成鰭狀結構114後即移除硬遮罩層(未繪示)，可於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。如此一來，由於鰭狀結構114與後續形成之介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂面)，因此被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。而在另一實施例中，亦可保留硬遮罩層(未繪示)，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)-鰭式場效電晶體(fin field effect transistor,Fin FET)。鰭式場效電晶體中，由於保留了硬遮罩層(未繪示)，鰭狀結構114與後續將形成之介電層之間僅有兩接觸側面。

此外，如前所述，本發明亦可應用於其他種類的半導體基底，例如在另一實施態樣中，提供一矽覆絕緣基底(未繪示)，並以蝕刻暨微影之方法蝕刻矽覆絕緣基底(未繪示)上之單晶矽層而停止於氧化層，即可完成鰭狀結構於矽覆絕緣基底上的製作。

此外，為能清晰揭示本發明，本實施例之鰭狀結構114僅繪示一個，但本發明所能應用之鰭狀結構114亦可為複數個。

接著，一閘極120覆蓋於鰭狀結構114上。形成閘極120的方法可包含依序形成一緩衝層(未繪示)、一閘極介電層(未繪示)、一電極層(未繪示)以及一蓋層(未繪示)並將其圖案化，而形成一緩衝層122於鰭狀結構114上，一閘極介電層124於緩衝層122上，一電極層126於閘極介電層124上，一蓋層128於電極層126上；然後，形成一間隙壁129於緩衝層122、閘極介電層124、電極層126以及蓋層128的側邊。如此，完成閘極120的製作。接續，以例如離子佈植的方法，形成一源/汲極區130於閘極120側邊的鰭狀結構114中。閘極120及源/汲極區130則構成MOS電晶體M。

此時，緩衝層122可例如為一二氧化矽層；閘極介電層124可例如為一氧化層或一高介電常數介電層，其材質可選自氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化釔(yttrium oxide，Y₂O₃)、氧化鋯(zirconium oxide，ZrO₂)、鈦酸鍶(strontium titanate oxide，SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide，HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組；電極層126可例如為一多晶矽層；蓋層128以及間隙壁129則可由氮化矽所組成，但本發明非限於此。在本實施例中，採用後置高介電常數介電層之後閘極(Gate Last for high-K Last)製程，因此閘極介電層124僅為一般氧化層等介電層。再者，由於電極層126為多晶矽層，因此所形成之閘極120為一多晶矽閘極。然後，在其他實施例中，亦可採用前置高介電常數介電層之後閘極(Gate Last for high-K First)製程，前閘極製程(Gate First)或多晶矽閘極製程等，本發明不以此為限。

如第2圖所示，可先選擇性地形成一接觸洞蝕刻停止層140覆蓋閘極120與基底110。接續，形成一平坦化之層間介電層150覆蓋閘極120側邊的基底110。在本實施例中，閘極120為一多晶矽閘極，亦為一犧牲閘極，其會再搭配閘極置換製程(replacement gate process)以形成一金屬閘極160取代之。詳細而言，先形成一層間介電層(未繪示)覆蓋閘極120及基底110。接著，例如以化學機械研磨(chemical mechanical polishing)製程，研磨層間介電層(未繪示)，而形成平坦化之層間介電層150覆蓋閘極120側邊的基底110，其中研磨層間介電層(未繪示)的同時，亦一併移除蓋層128，暴露出其下之電極層126。然後，依序移除電極層126及閘極介電層124，再依序填入一高介電常數介電層162，一底阻障層(未繪示)、一功函數金屬層164、一頂阻障層(未繪示)以及一低電阻率材料(low resistivity material)166，而形成一金屬閘極160。低電阻率材料(low resistivity material)166可包含由鋁、銅、鎢等金屬組成。

如第3圖所示，接續以例如蝕刻暨微影製程，形成複數個接觸洞R1於層間介電層150中，並暴露出至少部分源/汲極區130。然後如第4圖所示，分別形成一磊晶結構170於接觸洞R1中。如圖所示，磊晶結構170係僅位於接觸洞R1中而直接接觸並位於部份之源/汲極區130上。再者，本實施例以磊晶結構170不長滿接觸洞R1為例，但在其他實施例中，磊晶結構170亦可長滿接觸洞R1。其中，磊晶結構170可包含一矽鍺磊晶層適用於PMOS電晶體、一矽碳磊晶層適用於NMOS電晶體等應變矽的磊晶層，或一矽質磊晶層用於不需外加應力，可能僅為一昇起式源/汲極(raised S/D)並用以作為形成金屬矽化物的一部份。

請繼續參閱第4圖，形成一金屬矽化物180於接觸洞R1中的磊晶結構170上。詳細而言，可先形成一金屬層(未繪示)於磊晶結構170上，而後例如進行至少一熱處理，俾使金屬層(未繪示)之金屬擴散至部分磊晶結構170中，而形成金屬矽化物180。金屬層(未繪示)一般可例如為含鎳、鈷、鈦金屬等之材質。較佳者，在完成金屬矽化物180之後，源/汲極區130與金屬矽化物180之間仍具有部分的磊晶結構170。

如第5圖所示，沉積一介電層190於層間介電層150上並使其覆蓋金屬閘極160。介電層190的材質較佳與層間介電層150相同，其可為層間介電層150之延伸。

如第6圖所示，形成複數個對應接觸洞R2於介電層190中，並連接接觸洞R1。在本實施例中，對應接觸洞R2向下對準接觸洞R1的位置，可與接觸洞R1形成一接觸洞R。再者，本實施例中在形成對應接觸洞R2的同時，亦形成一閘極接觸洞R3於金屬閘極160正上方，並暴露出至少部分的金屬閘極160。

如第7圖所示，分別填入一金屬材料198於接觸洞R及閘極接觸洞R3中，並加以平坦化而完成本發明之半導體製程。其中金屬材料198可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等之阻障層(未繪示)與鎢、銅或鋁等金屬。

第8-11圖繪示本發明第二實施例之半導體製程之剖面示意圖。首先，如第1-2圖所示，在形成層間介電層150覆蓋閘極120側邊的基底110並再形成金屬閘極160之後，如第8圖所示，形成介電層190於層間介電層150上並覆蓋金屬閘極160。同樣的，基底110可為基底塊材或矽覆絕緣(SOI)基底等半導體基底，其上可具有至少一鰭狀結構，使本發明第二實施例可應用於各式平面電晶體製程與非平面電晶體製程等之半導體製程。

接著第9圖所示，例如以蝕刻暨微影製程，形成複數個接觸洞R於層間介電層150以及介電層190中，以暴露出至少部分源/汲極區130。如第10圖所示，分別形成磊晶結構170於接觸洞R中，其中磊晶結構170僅位於接觸洞R中而直接接觸並位於部份之源/汲極區130上。再者，本實施例以磊晶結構170不長滿接觸洞R為例，但在其他實施例中，磊晶結構170亦可長滿接觸洞R。磊晶結構170可包含一矽鍺磊晶層適用於PMOS電晶體、一矽碳磊晶層適用於NMOS電晶體等應變矽的磊晶層，或一矽質磊晶層用於不需外加應力，可能僅為一昇起式源/汲極(raised S/D)並用以作為形成金屬矽化物的一部份。接著，分別形成金屬矽化物180於接觸洞R中的各磊晶結構170上。詳細而言，可先形成一金屬層(未繪示)於磊晶結構170上，而後例如進行至少一熱處理，俾使金屬層(未繪示)之金屬擴散至部分磊晶結構170中，而形成金屬矽化物180。金屬層(未繪示)一般可例如為含鎳、鈷、鈦金屬等之材質。然後，可進行一蝕刻暨微影製程，形成閘極接觸洞(未繪示)。最後，分別填入一金屬材料(未繪示)於接觸洞R及閘極接觸洞(未繪示)，並加以平坦化而完成本發明之半導體製程。金屬材料(未繪示)可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等之阻障層(未繪示)與鎢、銅或鋁等金屬。

另外，亦可例如以蝕刻暨微影製程，同時形成複數個接觸洞R以及閘極接觸洞(未繪示)於層間介電層150以及介電層190中，以分別暴露出至少部分源/汲極區130以及低電阻率材料(low resistivity material)166。接著，分別形成磊晶結構170於接觸洞R中。由於低電阻率材料(low resistivity material)166為金屬材料，故不會長出磊晶結構。之後，可分別且同時填入金屬材料(未繪示)於接觸洞R及閘極接觸洞(未繪示)，並加以平坦化而完成本發明之半導體製程。

由本發明第一實施例及第二實施例皆可形成本發明一半導體結構。第11圖繪示本發明一實施例之半導體結構之剖面示意圖。一半導體結構200包含有一鰭狀結構114、一閘極210、一源/汲極區130、一層間介電層220以及一磊晶結構170。鰭狀結構114位於一底材112上。閘極120覆蓋於鰭狀結構114上。源/汲極區130位於閘極120側邊的鰭狀結構114中。層間介電層220(包含第一實施例及第二實施例中之層間介電層150及介電層190)覆蓋閘極210以及鰭狀結構114。一接觸洞蝕刻停止層(未繪示)可選擇性地位於層間介電層220以及鰭狀結構114之間。層間介電層220具有複數個接觸洞R及一閘極接觸洞R3，分別暴露出至少部分源/汲極區130以及至少部分閘極210。磊晶結構170則位於接觸洞R中，且直接接觸並僅位於源/汲極區130上。一金屬矽化物180位於接觸洞R中的磊晶結構170上。一金屬柱230位於接觸洞R中的金屬矽化物180上以及閘極接觸洞R3中。鰭狀結構114及底材112可為由同一材質，例如矽材，所組成的基底110。閘極210可為一多晶矽閘極或一犧牲閘極，其可在形成部分層間介電層220(對應第一實施例及第二實施例中之層間介電層150)之後，由一金屬閘極取代。磊晶結構170包含一應變矽的磊晶層或一矽質磊晶層等。金屬柱230可由銅或鋁等金屬形成。

承上，本發明第一實施例及第二實施例之半導體製程，皆是在形成接觸洞R後，才形成磊晶結構170於接觸洞R中，如此即可將磊晶結構170限制成長於接觸洞R中。如此一來，本發明藉由將磊晶結構170限制成長於接觸洞R中，可有效控制磊晶結構170成長的範圍，防止各鰭狀結構114上的磊晶結構170連結在一起。並且，藉由將磊晶結構170僅形成於接觸洞R中而完整控制磊晶結構170成長的尺寸及形狀，可進一步達到微縮半導體結構200的功能。

另外，本發明第一實施例及第二實施例之半導體製程所形成之半導體結構200，亦可應用於各種半導體裝置中，例如用以形成一靜態隨機存取記憶體(Static Random Access Memory,SRAM)。換言之，當半導體結構200之MOS電晶體之個數為複數個，並依照實際需要做特定之佈局分佈，則可形成一靜態隨機存取記憶體(Static Random Access Memory,SRAM)。如第12圖，繪示習知以及本發明一實施例之靜態隨機存取記憶體之佈局示意圖，其中上圖為習知之靜態隨機存取記憶體之佈局示意圖，而下圖為本發明一實施例之靜態隨機存取記憶體之佈局示意圖。如第12圖下圖所示，本發明之半導體結構200所形成之一靜態隨機存取記憶體300包含二雙鰭狀結構310及350，以及四單鰭狀結構320、330、340及360。當靜態隨機存取記憶體300的尺寸越做越小時，由於雙鰭狀結構310及350之間的距離較單鰭狀結構320、330、340及360更密集，是以雙鰭狀結構310及350中之相鄰的鰭狀結構更容易連接合併在一起，導致靜態隨機存取記憶體300短路。因此，本發明藉由將雙鰭狀結構310及350中之磊晶結構(未繪示)限制形成於接觸洞(未繪示)中，即可防止各磊晶結構(未繪示)銜接在一起，進而避免雙鰭狀結構310及350短路。再者，可比較在不改變其他製程參數下之採用本發明之半導體製程所形成之靜態隨機存取記憶體300(下圖)以及習知之靜態隨機存取記憶體400(上圖)，可發現採用本發明之半導體製程所形成之靜態隨機存取記憶體300的尺寸可較靜態隨機存取記憶體400縮小許多，例如就長度上即可縮小距離d。

綜上所述，本發明提供一種半導體結構及其製程，藉由將磊晶結構僅形成於接觸洞中，可有效控制磊晶結構成長的範圍。舉例而言，本發明可有效控制磊晶結構成長的尺寸及形狀等。具體而言，形成本發明之半導體結構之製程，可先形成接觸洞後，再將磊晶結構填入其中。詳細來說，可採用兩段式形成接觸洞的方法，其係先形成下層接觸洞並將磊晶結構及金屬矽化物形成於其中後，再一併形成上層接觸洞與閘極接觸洞；或者，可採用一段式形成接觸洞的方法，直接一次性完成接觸洞的製作，然後再依序形成磊晶結構、金屬矽化物及金屬柱等。

如此，採用本發明之方法，可控制磊晶結構成長的範圍，防止相鄰之磊晶結構銜接在一起導致半導體元件短路。再者，藉由有效控制磊晶結構成長的範圍，精密化半導體元件的佈局分佈，亦可微縮導致半導體元件的尺寸。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

110．．．基底

112．．．底材

114．．．鰭狀結構

120、210．．．閘極

122．．．緩衝層

124．．．閘極介電層

126．．．電極層

128．．．蓋層

129．．．間隙壁

130．．．源/汲極區

140．．．接觸洞蝕刻停止層

150、220．．．層間介電層

160．．．金屬閘極

162．．．高介電常數介電層

164．．．功函數金屬層

166．．．低電阻率材料

170．．．磊晶結構

180．．．金屬矽化物

190．．．介電層

198．．．金屬材料

200．．．半導體結構

230．．．金屬柱

300、400．．．靜態隨機存取記憶體

310、350．．．雙鰭狀結構

320、330、340、360．．．單鰭狀結構

d．．．距離

M．．．MOS電晶體

R、R1．．．接觸洞

R2．．．對應接觸洞

R3．．．閘極接觸洞

第1-7圖繪示本發明第一實施例之半導體製程之剖面示意圖。

第8-10圖繪示本發明第二實施例之半導體製程之剖面示意圖。

第11圖繪示本發明一實施例之半導體結構之剖面示意圖。

第12圖繪示習知及本發明一實施例之靜態隨機存取記憶體之佈局示意圖。

110‧‧‧基底

112‧‧‧底材

114‧‧‧鰭狀結構

122‧‧‧緩衝層

130‧‧‧源/汲極區

150‧‧‧層間介電層

160‧‧‧金屬閘極

162‧‧‧高介電常數介電層

164‧‧‧功函數金屬層

166‧‧‧低電阻率材料

170‧‧‧磊晶結構

180‧‧‧金屬矽化物

190‧‧‧介電層

198‧‧‧金屬材料

R、R1‧‧‧接觸洞

R2‧‧‧對應接觸洞

R3‧‧‧閘極接觸洞

Claims (25)

1. 一種半導體結構，包含有：至少一鰭狀結構位於一底材上；一閘極覆蓋於該鰭狀結構上；一源/汲極區位於該閘極側邊的鰭狀結構中；一層間介電層覆蓋該閘極以及該鰭狀結構，其中該層間介電層具有複數個接觸洞，分別暴露出至少部分該源/汲極區，且該層間介電層的一頂面與該閘極的一頂面齊平；以及一磊晶結構位於各該些接觸洞中，且直接接觸並僅位於該源/汲極區上。
2. 如申請專利範圍第1項所述之半導體結構，其中該閘極包含一多晶矽閘極或一金屬閘極。
3. 如申請專利範圍第1項所述之半導體結構，更包含一接觸洞蝕刻停止層位於該層間介電層以及該鰭狀結構之間。
4. 如申請專利範圍第1項所述之半導體結構，更包含一金屬矽化物位於各該些接觸洞中的該磊晶結構上，以及一金屬柱位於各該些接觸洞中的該金屬矽化物上。
5. 如申請專利範圍第1項所述之半導體結構，其中該磊晶結構包含一應變矽的磊晶結構。
6. 一種半導體製程，包含有：提供一基底；形成一MOS電晶體於該基底上，其中該MOS電晶體包含一閘極位於該基底上以及一源/汲極區位於該閘極側邊的該基底中；形成一層間介電層覆蓋該閘極側邊的該基底；形成複數個接觸洞於該層間介電層中，並暴露出至少部分該源/汲極區；分別形成一磊晶結構填滿各該些接觸洞中，且直接接觸並僅位於該源/汲極區上；形成一金屬矽化物於各該些接觸洞中的該磊晶結構上；沉積一介電層於該層間介電層上並使其覆蓋該閘極；形成複數個對應接觸洞於該介電層中，並連接該些接觸洞；以及分別填入一金屬材料於各該些接觸洞以及各該些對應接觸洞中的該金屬矽化物上。
7. 如申請專利範圍第6項所述之半導體製程，其中該閘極包含一多晶矽閘極。
8. 如申請專利範圍第6項所述之半導體製程，其中該閘極包含一犧牲閘極，並且在形成該層間介電層覆蓋該犧牲閘極側邊的該基底之後，更包含：以一金屬閘極取代該犧牲閘極。
9. 如申請專利範圍第6項所述之半導體製程，其中形成該層間介電層覆蓋該閘極側邊的該基底之前，更包含：形成一接觸洞蝕刻停止層於該基底以及該層間介電層之間。
10. 如申請專利範圍第6項所述之半導體製程，其中該基底包含一基底塊材。
11. 如申請專利範圍第6項所述之半導體製程，其中該基底包含一底材以及至少一鰭狀結構於該底材上，而該閘極以及該源/汲極區則形成於該鰭狀結構上。
12. 如申請專利範圍第6項所述之半導體製程，其中該MOS電晶體之個數為複數個，且該些MOS電晶體之佈局分佈形成一靜態隨機存取記憶體(Static Random Access Memory,SRAM)。
13. 如申請專利範圍第6項所述之半導體製程，其中該磊晶結構包含一應變矽的磊晶結構。
14. 如申請專利範圍第6項所述之半導體製程，其中分別形成該磊晶結構於各該些接觸洞中，包含分別形成該磊晶結構填入部分各該些接觸洞。
15. 如申請專利範圍第6項所述之半導體製程，其中形成複數個對應接觸洞時，更包含同時形成一閘極接觸洞於該介電層中，以暴露出該閘極。
16. 一種半導體製程，包含有：提供一基底；形成一MOS電晶體於該基底上，其中該MOS電晶體包含一閘極位於該基底上以及一源/汲極區位於該閘極側邊的該基底中；依序形成一層間介電層以及一介電層覆蓋該閘極以及該基底；形成複數個接觸洞於該層間介電層以及該介電層中，以暴露出至少部分該源/汲極區；分別形成一磊晶結構填滿各該些接觸洞中；分別形成一金屬矽化物於各該些接觸洞中的該磊晶結構上；以及分別填入一金屬材料於各該些接觸洞中的該金屬矽化物上。
17. 如申請專利範圍第16項所述之半導體製程，其中該閘極包含一多晶矽閘極。
18. 如申請專利範圍第16項所述之半導體製程，其中該閘極包含一犧牲閘極，並且依序形成該層間介電層以及該介電層覆蓋該犧牲閘極以及該基底的步驟，包含：形成該層間介電層於該犧牲閘極側邊的該基底上；以一金屬閘極取代該犧牲閘極；以及 形成該介電層於該層間介電層上並覆蓋該金屬閘極。
19. 如申請專利範圍第16項所述之半導體製程，其中在依序形成該層間介電層以及該介電層覆蓋該閘極以及該基底之前，更包含：形成一接觸洞蝕刻停止層於該基底以及該層間介電層之間。
20. 如申請專利範圍第16項所述之半導體製程，其中該基底包含一基底塊材。
21. 如申請專利範圍第16項所述之半導體製程，其中該基底包含一底材以及至少一鰭狀結構於該底材上，而該閘極以及該源/汲極區則形成於該鰭狀結構上。
22. 如申請專利範圍第16項所述之半導體製程，該MOS電晶體之個數為複數個，且該些MOS電晶體之佈局分佈形成一靜態隨機存取記憶體(Static Random Access Memory,SRAM)。
23. 如申請專利範圍第16項所述之半導體製程，其中該磊晶結構包含一應變矽的磊晶結構。
24. 如申請專利範圍第16項所述之半導體製程，其中分別形成該磊晶結構於各該些接觸洞中，包含分別形成該磊晶結構填入部 分各該些接觸洞。
25. 如申請專利範圍第16項所述之半導體製程，其中形成複數個接觸洞時，更包含同時形成一閘極接觸洞於該介電層中，以暴露出該閘極。