CN109768087B - 半导体器件、其制造方法、集成电路及电子设备 - Google Patents

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Abstract

本发明公开了一种半导体器件、其制造方法、集成电路及电子设备，器件包括：衬底；有源区，该有源区包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；绕沟道层的外周形成的栅堆叠；绕栅堆叠和有源区外周的中间介质层和第二导电层。本发明提供的器件和方法，用以解决现有技术中竖直型器件的性能有待提升的技术问题。提供了一种性能较优的半导体器件。

Description

半导体器件、其制造方法、集成电路及电子设备
技术领域
本公开内容涉及半导体领域，尤其涉及一种半导体器件、其制造方法、集成电路及电子设备。
背景技术
在水平型器件中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。这种水平布置的水平型器件不易进一步缩小其所占的面积。而竖直型器件，由于其源极、栅极和漏极沿大致垂直于衬底表面的方向布置，相对于水平型器件，更容易缩小面积，对增加集成电路的集成度和缩小器件所占面积有显著效果。
故对于竖直型器件的各种性能的提升，具有重要的意义。
发明内容
本公开内容的目的至少部分在于，提供一种性能有提升和改进的半导体器件、其制造方法、包括这种半导体器件的集成电路及电子设备。
第一方面，本公开内容的实施例提供了如下技术方案：
一种半导体器件，包括：衬底；设置于衬底上的有源区，该有源区包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；绕沟道层的外周形成的栅堆叠，栅堆叠包括栅介质层和栅导体层；绕栅堆叠和有源区外周的中间介质层和第二导电层。根据本公开的其他实施例，栅堆叠与中间介质层之间可以进一步包括第一导电层。
第二方面，提供了一种制造半导体器件的方法，包括：在衬底上依次形成第一源/漏层、沟道层和第二源/漏层；在第一源/漏层、沟道层和第二源/漏层中限定该半导体器件的有源区，并绕沟道层的外周形成栅堆叠，栅堆叠包括栅介质层和栅导体层；在有源区和栅堆叠的外周依次形成中间介质层和第二导电层。根据本公开的其他实施例，在形成中间介质层之前，可以进一步包括形成第一导电层。
第三方面，提供了一种集成电路，包括第一方面中的半导体器件。
第四方面，提供了一种电子设备，包括第一方面中的半导体器件形成的集成电路。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例提供的半导体器件、其制造方法、集成电路及电子设备，在栅堆叠外设置中间介质层和第二导电层的结构，通过第二导电层尺寸设置能有效的调节半导体器件的负电容，提高器件性能。
附图说明
为了更清楚地说明本公开内容实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开内容的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1a为依据本公开一个或多个实施方式的半导体器件的结构图一；
图1b为依据本公开一个或多个实施方式的半导体器件的结构图二；
图2为依据本公开一个或多个实施方式的半导体器件的制造方法的流程图；
图3为依据本公开一个或多个实施方式的半导体器件的工艺流程图一；
图4为依据本公开一个或多个实施方式的半导体器件的工艺流程图二；
图5a为依据本公开一个或多个实施方式的半导体器件的工艺流程图三；
图5b为依据本公开一个或多个实施方式的半导体器件的工艺流程图四；
图6为依据本公开一个或多个实施方式的半导体器件的工艺流程图五；
图7a为依据本公开一个或多个实施方式的半导体器件的工艺流程图六；
图7b为依据本公开一个或多个实施方式的半导体器件的工艺流程图七；
图7c为依据本公开一个或多个实施方式的半导体器件的工艺流程图八；
图8a为依据本公开一个或多个实施方式的半导体器件的工艺流程图九；
图8b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十；
图8c为依据本公开一个或多个实施方式的半导体器件的工艺流程图十一；
图9a为依据本公开一个或多个实施方式的半导体器件的工艺流程图十二；
图9b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十三；
图10a为依据本公开一个或多个实施方式的半导体器件的工艺流程图十四；
图10b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十五；
图11a为依据本公开一个或多个实施方式的半导体器件的工艺流程图十六；
图11b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十七；
图12a为依据本公开一个或多个实施方式的半导体器件的工艺流程图十八；
图12b为依据本公开一个或多个实施方式的半导体器件的工艺流程图十九；
图13a为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十；
图13b为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十一；
图14a为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十二；
图14b为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十三；
图14c为依据本公开一个或多个实施方式的半导体器件的工艺流程图二十四。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。在本公开的上下文中，相似或者相同的部件可能会用相同或者相似的标号来表示。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本公开内容实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
根据本公开的一个方面，提供了一种半导体器件，如图1a和图1b所示，(图1a是截面图，图1b是对应的俯视图，图1b中的AA’线示出了图1a截面的截取位置)包括：
衬底1001；设置于衬底上的有源区，该有源区包括依次叠置在衬底上的第一源/漏层1002、沟道层1003和第二源/漏层1004；绕沟道层1004的外周形成的栅堆叠1005，栅堆叠包括栅介质层和栅导体层；栅堆叠外侧形成的中间介质层1007和第二导电层1008。
根据本公开的另一方面，栅堆叠1005与中间介质层1007还可以包括第一导电层1006。第一导电层1006与栅导体层1005可以直接接触。
需要说明的是，该半导体器件为竖直型半导体器件，具体可以是金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSEFT)或隧穿场效应晶体管(Tunneling Field Effect Transistor,TFET)等，这些晶体管可以是逻辑器件也可以是存储器件。
在一些实施方式中，衬底1001可以为硅衬底、锗衬底或III-V族化合物半导体衬底，在此不作限制。该半导体器件可以包括接触层1009，该接触层1009形成于第一源/漏层1002和衬底1001之间。接触层1009的掺杂极性与第一源/漏层1002的掺杂极性相同，可由原位掺杂外延或离子注入后退或形成，掺杂浓度约为1018-1021/cm3。衬底1001上可以形成另外的掺杂阱。当衬底为绝缘体上硅SOI时，也可以用SOI的氧化埋层BOX来隔离第一源/漏层和衬底。
在一些实施方式中，衬底1001上叠置有第一源/漏层1002、沟道层1003和第二源/漏层1004，各层之间可以彼此连接，也可以存在其他材料层用于例如泄露抑制层和/或开态电流增强层等功能。其中，衬底1001、第一源/漏层1002、沟道层1003和第二源/漏层1004中，各层的材料可以相同，也可以不相同，其材料可以为SiGe、Si：C、Ge或III-V族化合物半导体材料等，只需要保证沟道层1003与第一源/漏层1002，及沟道层1003与第二源/漏层1004之间具备刻蚀选择性。
在一些实施方式中，第一源/漏层1002和第二源/漏层1004中可以形成器件的源/漏区，在沟道层1003中可以形成区间的沟道区，如果该半导体器件为P型器件，第一源/漏层1002和第二源/漏层1004均为P型掺杂；如果该半导体器件为N型器件，第一源/漏层1002和第二源/漏层1004均为N型掺杂；如果该半导体器件为隧穿场效应晶体管，第一源/漏层1002与第二源/漏层1004为相反类型的掺杂。其中，沟道层1003的短边宽度可以控制器件的短沟道效应，沟道层1003的长边宽度可以控制导通电流大小。栅堆叠1005可以绕沟道层1003的外周形成，栅长可以由沟道层1003自身的厚度来确定，以达到更加精确。沟道层1003可以通过外延生成形成，以很好的控制其厚度，从而很好的控制栅长。其中，栅堆叠1005包括栅介质1005-1和栅电极1005-2(见图12a和图12b)。
优选的，沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向外凸出。于是可以很好的避免栅堆叠1005与源/漏区的交叠，有助于降低栅与源/漏之间的寄生电容。可以设置介质层1010包覆有源区的侧面和顶部，隔离有源区和第一导电层1006，并隔离有源区和中间介质层1007。介质层1010可以是氧化物，有源区顶部的介质层与侧壁的介质层可以是不同的，或者不是同一次形成的。介质层1010环绕包覆第一源/漏层1002和第二源/漏层1004的侧面，沟道层1003的外周相对于介质层1010的外周向内凹入。栅堆叠1005环绕包覆沟道层1003的外周，可以嵌入于沟道层1003相对于氧化层1010的凹入中。
当然，在具体实施过程中，也可以设置沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向内凹入，或者齐平，在此不作限制。
在一些实施方式中，该半导体器件，还包括：保护层1011，该保护层1011位于有源区的顶部和中间介质层1007之间，用于器件之间的隔离和保护。该保护层1011的材料可以是氮化物或低K介质等。
在一些实施方式中，可以设置第一导电层1006环绕有源区和栅堆叠1005的侧面外周，该第一导电层1006与栅堆叠1005的栅电极呈导电连接，该第一导电层1006与有源区隔离，具体可以是通过氧化层1010来隔离。中间介质层1007环绕覆盖该第一导电层，并隔离覆盖有源区的顶部，具体可以是通过保护层1011来隔离。第二导电层1008环绕于中间介质层1007的侧面外周，该第二导电层1008的高度或面积用于确定第一导电层1006和第二导电层1008之间的负电容的数值。在本公开的一些实施例中，如果该器件结构不包括第一导电层，则该第二导电层1008的高度或面积用于确定栅导体层和第二导电层1008之间的负电容的数值。其中，第一导电层1006和第二导电层1008的材料可以为氮化钛TiN或金属，中间介质层1007的材料可以为铁电材料、负电容介质材料，，可以是含有Hf和Zr的氧化物，例如HfZrO2。
在一种实施方式中，第一导电层1006与栅堆叠1005的栅电极层形成浮栅。第二导电层1008的尺寸用于确定浮栅中存储电荷数目的最大值。在传统的闪存(flash memory)中，由于浮栅越来越小，能够储存的电荷数目也越来越少，漏电对储存的电荷数相对的不利影响也越来越大，因此需要增加浮栅中储存的电荷数目，这点可以通过加大浮栅和第二导电层1008的尺寸来实现。例如，在器件面积不变的情况下增加浮栅和第二导电层1008的高度。
第一导电层1006、中间介质层1007和第二导电层1008形成了MIM电容结构，第二导电层1008的面积越大(或高度越高)，电容的绝对值也越大。该第二导电层的高度或面积根据下述条件确定：Cis＝Cn*Cip/(Cn+Cp)<0或-|Cn|*Cip/(-|Cn|+Cip)<0，Cn为第一导电层和第二导电层之间的负电容，或者为栅电极层与第二导电层之间的负电容，Cip为沟道层中反型层和栅堆叠之间该半导体器件的正电容，Cis为Cn与Cip串联之后的电容。故可以实现通过调节第二导电层1008的高度或面积来控制存储器件浮栅中存储电荷的能力或逻辑器件中的亚阈值摆幅。
器件类型不同，对应的中间介质层材料及第二导电层1008尺寸的设置不同，下面列举三种为例：
第一种，该半导体器件为逻辑器件。
对应的，中间介质层1007为负电容材料。该第二导电层1008的高度或面积根据下述条件确定：Cs＝Cis*Cc/(Cis+Cc)>＝0或-|Cis|*Cc/(-|Cis|+Cc)>＝0,Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。此条件可以改善逻辑器件的亚阈值摆幅，使其变得更加陡峭。
第二种，该半导体器件为铁电存储器件。
对应的，中间介质层1007为铁电材料或绝缘介质材料。该第二导电层1008的高度或面积根据下述条件确定：Cs＝Cis*Cc/(Cis+Cc)<0或-|Cis|*Cc/(-|Cis|+Cc)<0,Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。此条件可以提高存储器件浮栅中存储电荷的能力。
第三种，该半导体器件是闪存存储器，中间介质层是绝缘介质材料，例如：氮化硅，厚度2-15纳米；该第二导电层的高度或面积根据器件的可靠性、耐用性和数据保存时间(Data Retention Time)来确定。
当然，上述三种情况是假设第一导电层的高度和面积足够大，可以提供足够的面积范围允许调节第二导电层的高度或面积，这可以根据形成电容的有效结构，用增加第一导电层的高度和面积来实现。例如，第一栅堆叠1005可以延伸到介质层1010的外侧壁上，这样栅堆叠1005与第二导电层之间正对的面积会增大。
较优的，可以设置第二导电层1008还包括接触部1008-1，该接触部1008-1从中间介质层1007的侧面外周延伸至中间介质层1007的顶部，以便于与栅接触部的充分导电连接。
在一些实施方式中，第二导电层1008和中间介质层1007的***还可以填充氧化物来包覆第二导电层1008和中间介质层1007，并设置与第二导电层1008导电连接的栅接触部1012、与第一源/漏层1002导电连接的第一源/漏接触部1013和与第二源/漏层1004导电连接的第二源/漏接触部1014。各接触部可以采用金属或其他导电材料。可以设置第一源/漏接触部1013如图1a所示与接触层1009直接连接来实现与第一源/漏层1002的导电连接，也可以设置第一源/漏接触部1013与第一源/漏层1002直接连接。其他接触部与其需要导电连接的区域之间也可以直接连接或通过其他导体连接，在此不作限制。
另一方面，本公开提供一种制造半导体器件的方法，如图2所示，该方法的步骤包括：
步骤S201，在衬底上依次形成第一源/漏层、沟道层和第二源/漏层；
步骤S202，在第一源/漏层、沟道层和第二源/漏层中限定该半导体器件的有源区，并绕沟道层的外周形成栅堆叠；
步骤S203，在有源区和栅堆叠的外周依次形成中间介质层和第二导电层。
其中，第二导电层的尺寸根据该半导体器件的负电容来确定。
根据本公开的一个实施例，也可以不形成第一导电层，而是在栅堆叠***直接形成中间介质层。
需要说明的是，该半导体器件为竖直型半导体器件，具体可以是金属氧化物半导体场效应晶体管或隧穿场效应晶体管等。
图3-图14c为该半导体器件在制备过程中的示意图，下面，结合图3-图14c来详细介绍本实施的半导体器件制备方法的详细实施步骤：
在执行步骤S201之前，先准备好衬底1001，其中，该衬底1001可以为各种形式的衬底，包括但不限于SOI衬底，也可以为单一的硅衬底、锗衬底或III-V族化合物半导体衬底等。在以下描述中，为方便说明，以体Si衬底为例进行描述。
当衬底1001为SOI衬底时，可以以SOI的氧化埋层BOX作为隔离层，用于器件与器件之间的隔离。当衬底1001为半导体衬底，如硅衬底时，可以如图3所示，在衬底1001上形成接触层1009，接触层1009的掺杂极性与第一源/漏层1002的掺杂极性相同，可由原位掺杂外延或离子注入后退或形成，掺杂浓度约为1018-1021/cm3。可选地，衬底上还可以形成掺杂阱，以隔离相邻器件。
然后，执行步骤S201，在衬底1001上依次形成第一源/漏层1002、沟道层1003和第二源/漏层1004。
如图4所示，在衬底1001上，可以通过例如外延生长和离子掺杂，依次形成第一源/漏层1002、沟道层1003和第二源/漏层1004。
举例来讲，第一源漏层1002可以为Si材料，厚度为10nm～50nm。如果该半导体器件为P型器件，第一源/漏层1002为P型掺杂，具体可以注入B或In离子等，掺杂浓度为(1*1018-2*1020)/cm3；如果该半导体器件为N型器件，第一源/漏层1002为N型掺杂，具体可以注入As或P离子等，掺杂浓度为(1*1018-2*1021)/cm3；
沟道层1003可以为SiGe材料(例如，其中Ge的原子百分比可以为约10-40％)，厚度为10nm～100nm，该厚度即定义了器件的沟道长度参数。沟道层1003可以有掺杂也可以没有掺杂。
第二源漏层1004可以为Si材料，厚度为10nm～50nm。如果该半导体器件为P型器件，第一源/漏层1002为P型掺杂，具体可以注入B或In离子等，掺杂浓度为(1*1018-2*1020)/cm3；如果该半导体器件为N型器件，第一源/漏层1002为N型掺杂，具体可以注入As或P离子等，掺杂浓度为(1*1018-2*1021)/cm3。
当然，本实施例中的第一源/漏层1002、沟道层1003和第二源/漏层1004不限于上述材料和掺杂方式。例如，沟道层1003可以包括但不限于Si:C、Ge或III-V族化合物半导体。沟道层1003甚至可以包括与第一源/漏层1002和第二源/漏层1004相同的构成组分，但组分含量不相同的半导体材料(例如，第一源/漏层1002、沟道层1003和第二源/漏层1004都是SiGe材料,但其中Ge原子百分比不同)，只要沟道层1003相对于之下的第一源/漏层1002和之上的第二源/漏层1004具备刻蚀选择性。还需要说明的是，对第一源/漏层1002和第二源/漏层1004可以在本步骤中进行，也可以在后续形成有源区后进行，在此不作限制。
如图4所示，根据本发明的一个实施例，在衬底上依次形成第一源/漏层1002、沟道层1003和第二源/漏层1004之后，还包括：在第二源/漏层1004上设置介质层1010和保护层1011。
举例来讲，介质层1010为热氧化物，厚度为2nm～5nm，作为保护和刻蚀阻止。保护层1011为氮化物或低K介质等，厚度为10nm～100nm，用于器件隔离和保护。当然，不限于上述材料和厚度，在此不作一一列举。
接下来，执行步骤S202，在第一源/漏层1002、沟道层1003和第二源/漏层1004中限定该半导体器件的有源区，并绕沟道层1003的外周形成栅堆叠1005。
根据本发明的一个实施例，下面具体描述如何进行有源区的限定。
例如，如图5a和图5b所示(图5a是截面图，图5b是对应的俯视图，图5b中的AA’线示出了图5a截面的截取位置)，可以先在图4所示的第一源/漏层1002、沟道层1003和第二源/漏层1004的叠层上形成光刻胶PR。再通过光刻(曝光和显影)将光刻胶构图为所需形状。在具体实施过程中，可以如图5b所示光刻胶构图为矩形(对应制备的有源区为矩形柱状)，也可以构图为圆形(对应制备的有源区为圆柱状)等，在此不作限制。
需要说明的是，后面的工艺流程图中，沿AA’方向的截面图表示如图5b所示的俯视图中沿AA’方向的截面图，沿BB’方向的截面图表示如图5b所示的俯视图中沿BB’方向的截面图。后面将不再进行其他说明。
然后，如图6所示，以构图后的光刻胶为掩膜，依次对第二源/漏层1004、沟道层1003和第一源/漏层1002进行选择性刻蚀，例如，可以用反应离子刻蚀RIE。刻蚀进行到衬底1001中，但并未进行到衬底1001的底面处。如果设置有接触层1009则刻蚀进行到接触层1009中。如果设置有氧化层1010和保护层1011，则先刻蚀氧化层1010和保护层1011。通过刻蚀在衬底上形成柱状的第二源/漏层1004、沟道层1003和第一源/漏层1002的叠层。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，去除掉光刻胶。
在一些实施方式中，还可以如图7a、图7b和图7c所示(图7a是沿AA’方向的截面图，图7b是沿BB’方向的的截面图，图7c是对应的立体图)，在衬底上沉积氧化物至第一源/漏层1002的下表面之下，以起保护和刻蚀阻止作用。该氧化物与氧化层1010可以为相同材料，也可以为不同材料，在此不作限制。
然后，形成牺牲栅以及第一源/漏层1002和第二源/漏层1004。可以刻蚀使沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向外凸出。具体的步骤如下：
步骤S202-1，如图8a、图8b和图8c所示(图8a是沿AA’方向的截面图，图8b是沿BB’方向的截面图，图8c是对应的立体图)，先根据该半导体器件的性能参数要求，对沟道层1003进行选择性刻蚀，使沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向内凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，可以通过相对于第一源/漏层1002和第二源/漏层1004，进一步选择性刻蚀沟道层1003来实现。具体可以选择原子层刻蚀ALE或数字化刻蚀等技术来进行选择性刻蚀，以获得较好的刻蚀精度控制。
举例来讲，还可以先通过热处理，使第一源/漏层1002、沟道层1003和第二源/漏层1004的表面氧化，然后去除各自的表面氧化层。在沟道层1003为SiGe，且第一源/漏层1002和第二源/漏层1004为Si的情况下，SiGe的氧化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除。通过重复氧化-去除氧化物的步骤，以实现所需的凹入，相比于常规的选择性刻蚀，这种方式可以更好地控制凹入程度。
在一些实施方式中，刻蚀后凹入的沟道层1003的短边宽度a与需要控制的器件的短沟道效应参数相关，沟道层1003的长边宽度b与需要设置的器件导通电流的大小相关。该短边宽度和长边宽度均为与沟道层1003的厚度方向垂直的宽度。
如图9a和图9b所示(图9a是沿AA’方向的截面图，图9b是沿BB’方向的截面图)，还可以设置步骤S202-2，考虑到沟道层1003相对于第一源/漏层1002和第二源/漏层1004外周的凹入中，后续需要形成栅堆叠1005，为避免后续工艺步骤对沟道层1003造成影响或在凹入中留下不必要的材料从而影响后续栅堆叠1005的形成，可以先在沟道层1003外周相对于第一源/漏层1002和第二源/漏层1004外周的凹入中填充入材料来占据后续制备栅堆叠1005的空间，形成牺牲栅1015(假栅)。该牺牲栅1015的材料包括但不限于氧氮化硅、碳化硅或氮化物。如果存在氮化物的保护层1011，则设置牺牲栅1015的材料不为氮化物以具备刻蚀选择性。
举例来讲，可以通过在图8a所示的结构上沉积碳化硅，然后对沉积的碳化硅进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，碳化硅可仅保留凹入中的部分，如图9a所示，牺牲栅1015可以基本填满上述凹入。
再下来，执行步骤S202-3，如图10a和图10b所示(图10a是沿AA’方向的截面图，图10b是沿BB’方向的的截面图)，对第一源/漏层1002和第二源/漏层1004进行选择性刻蚀，至窄于沟道层1003，使沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向外凸出。具体可以选择原子层刻蚀ALE或数字化刻蚀等技术来进行选择性刻蚀，以获得较好的刻蚀精度控制。
例如，在沟道层1003为SiGe，且第一源/漏层1002和第二源/漏层1004为Si的情况下，以SiGe为阻挡，刻蚀Si来使沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向外凸出，以避免刻蚀过程中损伤到沟道层1003。
具体来讲，沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向外凸出，可以很好的避免栅堆叠1005与源/漏区的交叠，有助于降低栅与源/漏之间的寄生电容。
通过上述步骤S202-1～步骤S202-3即实现牺牲栅1015、以及第一源/漏层1002和第二源/漏层1004的形成。接下来介绍绕沟道层1003的外周形成栅堆叠1005的工艺步骤：
如图11a和图11b所示(图11a是沿AA’方向的截面图，图11b是沿BB’方向的截面图)，可以设置步骤S202-4，沉积介质层例如氧化物包覆有源区，并加工氧化物至暴露牺牲栅1015，以起保护和刻蚀阻止作用，还起到定形栅堆叠1005的制备尺寸的作用。该介质层与氧化层1010即可以为相同材料，也可以为不同材料，这里为了方便起见，采用了与之前相同的标号1010。具体加工氧化物的工艺可以为化学机械平坦化CMP或化学腐蚀，在此不作限制。
接下来，制备步骤S202-5，去除牺牲栅1015，并在沟道层1003的外周，相对氧化物凹入处(原牺牲栅1015的位置)，制备栅堆叠1005。如图12a和图12b所示(图12a是沿AA’方向的截面图，图12b是沿BB’方向的截面图)，可以在图11a所示的结构(去除牺牲栅1015)上依次沉积栅介质层1005-1和栅导体层1005-2，并对沉积的栅介质层1005-1和栅导体层1005-2进行回刻(例如：RIE)，使其位于凹入中。在本发明的另一实施例中，回刻栅堆叠时可以在介质层侧壁上保留一部分栅堆叠，形成侧墙形式的栅堆叠结构的延伸部分，其中的栅导体层可以与中间介质层1007和第二导电层1008共同构成电容结构。
举例来讲，栅介质层1005-1可以包括稿K栅介质如HfO2，栅导体层1005-2可以包括金属栅导体。另外，在栅介质层1005-1和栅导体层1005-2之间还可以形成功函数调节层。在形成栅介质层1005-1之前还可以形成例如氧化层的界面层，在此不作限制。
至此，完成了有源区和栅堆叠的制备。
接下来，执行步骤S203，在有源区和栅堆叠1005的外周依次形成第一导电层1006、中间介质层1007和第二导电层1008，其中，第二导电层1008的尺寸根据该半导体器件的负电容来确定。
在一些实施方式中，如图13a和图13b所示(图13a是沿AA’方向的截面图，图13b是沿BB’方向的截面图)，在图12a所示的结构上依次形成第一导电层1006、中间介质层1007和第二导电层1008。下面，分别详细介绍各层的形成工艺及方法：
首先，在有源区和栅堆叠1005的侧面外周环绕形成第一导电层1006，该第一导电层1006与栅堆叠1005的栅电极呈导电连接，该第一导电层1006与有源区隔离。举例来讲，先沉积第一导电层1006的材料，其材料可以是金属材料，也可以是TiN材料，厚度为2nm～15nm。为了减少第一导电层1006的电阻，第一导电层1006可以为多层金属层，其沉积工艺可以选择化学气相沉积CVD或原子层沉积ALD等。再刻蚀(例如RIE刻蚀)沉积的第一导电层材料，去除其覆盖于有源区顶部的部分，保留其环绕有源区侧面的部分，形成第一导电层1006。
然后，在第一导电层1006外周和有源区的顶部覆盖形成中间介质层1007，其中，中间介质层1007环绕覆盖该第一导电层，并隔离覆盖有源区的顶部，具体可以是通过保护层1011来隔离。举例来讲，在形成第一导电层1006后沉积中间介质层1007，其材料可以是铁电材料或负电容材料，可以是含有Hf和Zr的氧化物，例如HfZrO2厚度为2nm～15nm。其沉积工艺可以选择化学气相沉积CVD或原子层沉积ALD等。
接下来，在中间介质层1007的侧面外周环绕形成第二导电层1008，该第二导电层1008的高度或面积根据该半导体器件的负电容来确定。具体来讲，该第二导电层1008的高度或面积根据下述条件确定：Cis＝Cn*Cip/(Cn+Cip)<0或-|Cn|*Cip/(-|Cn|+Cip)<0，Cn为第一导电层和第二导电层之间该半导体器件的负电容，Cip为沟道层中反型层和栅堆叠之间该半导体器件的正电容，Cis为Cn与Cip串联之后的电容。故可以实现通过调节第二导电层1008的高度或面积来控制存储器件浮栅中存储电荷的能力或逻辑器件中的亚阈值摆幅。
器件类型不同，对应的中间介质层材料及第二导电层1008尺寸的设置不同，下面列举三种为例：
第一种，该半导体器件为逻辑器件。
对应的，中间介质层1007为负电容材料。该第二导电层1008的高度或面积根据下述条件确定：Cs＝Cis*Cc/(Cis+Cc)>＝0或-|Cis|*Cc/(-|Cis|+Cc)>＝0,Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。此条件可以改善逻辑器件的亚阈值摆幅，使其变得更加陡峭。
第二种，该半导体器件为铁电存储器件。
对应的，中间介质层1007为铁电材料。该第二导电层1008的高度或面积根据下述条件确定：Cs＝Cis*Cc/(Cis+Cc)<0或-|Cis|*Cc/(-|Cis|+Cc)<0,Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。此条件可以提高存储器件浮栅中存储电荷的能力。
第三种，该半导体器件是flash memory(闪存存储器)，中间介质层是绝缘介质材料；该第二导电层的高度或面积根据器件的可靠性、耐用性和数据保存时间(DataRetention Time)来确定。
举例来讲，该第二导电层1008其材料可以是金属材料，也可以是TiN材料，厚度为2nm～15nm。为了减少第二导电层1008的电阻，第二导电层1008可以为多层金属层，其沉积工艺可以选择化学气相沉积CVD或原子层沉积ALD等。
较优的，可以在中间介质层1007的侧面外周环绕形成第二导电层1008，并形成第二导电层1008的接触部1008-1，该接触部1008-1从中间介质层1007的侧面外周延伸至中间介质层1007的顶部。
如图14a、图14b和图14c所示(图14a是沿图14cAA’方向的截面图，图14b是沿图14cBB’方向的截面图，图14c是对应的俯视图)，在中间介质层上覆盖沉积形成第二导电层材料后，先形成图形化的光刻胶PR，再选择性刻蚀第二导电层材料，在中间介质层1007的侧面外周环绕形成第二导电层1008，并在中间介质层1007顶部刻蚀出接触部1008-1，去除中间介质层1007的顶部除该接触部1008-1外的其他第二导电层材料。
再下来，如图1a和图1b所示(图1a是截面图，图1b是对应的俯视图，图1b中的AA’线示出了图1a截面的截取位置),在形成第一导电层1006、中间介质层1007和第二导电层1008之后，还包括：填充氧化物来包覆第二导电层1008和中间介质层1007，再从氧化物表面开设栅接触通孔、第一源/漏接触通孔和第二源/漏接触通孔。用导电材料填充各通孔，形成与第二导电层1008导电连接的栅接触部1012、与第一源/漏层1002导电连接的第一源/漏接触部1013和与第二源/漏层1004导电连接的第二源/漏接触部1014。各接触部可以采用金属或其他导电材料。可以设置第一源/漏接触部1013与接触层1009直接连接来实现与第一源/漏层1002的导电连接，也可以设置第一源/漏接触部1013与第一源/漏层1002直接连接。其他接触部与其需要导电连接的区域之间也可以直接连接或通过其他导体连接，在此不作限制。
另一方面，本公开还提供了包括前述半导体器件的集成电路，详述如下。
本公开提供了一种集成电路，包括前述半导体器件。该集成电路可以包括一个或多个前述的半导体器件，也可以还包括其他器件，在此不作限制。
另一方面，本申请还提供了包括前述半导体器件的电子设备，详述如下。
本公开提供了一种电子设备，包括前述半导体器件，和/或前述集成电路。
该电子设备可以为：智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源等，在此不作限制。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供的半导体器件、其制造方法、集成电路及电子设备，在栅堆叠外设置第一导电层、中间介质层和第二导电层的结构，通过第二导电层尺寸设置能有效的调节半导体器件的负电容，提高器件性能。进一步，设置沟道层的外周相对于第一、第二源/漏层的外周凸出，以减少源漏极与栅极之间的过电容，提高器件性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
显然，本领域的技术人员可以对本公开内容进行各种改动和变型而不脱离本公开内容的精神和范围。这样，倘若本公开内容的这些修改和变型属于本公开内容权利要求及其等同技术的范围之内，则本公开内容也意图包含这些改动和变型在内。

Claims (38)

1.一种半导体器件，包括：
衬底；
设置于衬底上的有源区，该有源区包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；
绕沟道层的外周形成的栅堆叠，栅堆叠包括栅介质层和栅导体层；
绕栅堆叠和有源区外周的中间介质层和第二导电层；
其中，所述中间介质层是负电容介质材料或铁电材料。
2.如权利要求1所述的半导体器件，其中，栅堆叠与中间介质层之间进一步包括第一导电层。
3.如权利要求1或2所述的半导体器件，其中，第二导电层的尺寸用于确定栅导体层和第二导电层之间的负电容的数值。
4.如权利要求2所述的半导体器件，其中，第一导电层环绕有源区和栅堆叠的侧面外周，该第一导电层与栅堆叠的栅电极呈导电连接，该第一导电层与有源区隔离。
5.如权利要求4所述的半导体器件，其中，第一导电层与栅堆叠的栅电极形成浮栅。
6.如权利要求5所述的半导体器件，其中，第二导电层的尺寸用于确定浮栅中存储电荷数目的最大值。
7.如权利要求2所述的半导体器件，其中，中间介质层环绕覆盖该第一导电层，并隔离覆盖有源区的顶部。
8.如权利要求1或2所述的半导体器件，其中，第二导电层环绕于中间介质层的侧面外周，该第二导电层的高度或面积根据该半导体器件的正电容来确定。
9.如权利要求8所述的半导体器件，其中，该第二导电层的高度或面积根据下述条件确定：Cis＝Cn*Cip/(Cn+Cip)<0或-|Cn|*Cip/(-|Cn|+Cip)<0，Cn为栅导体层和第二导电层之间的负电容，Cip为沟道层中反型层和栅堆叠之间的正电容，Cis为Cn与Cip串联之后的电容。
10.如权利要求9所述的半导体器件，其中，该半导体器件是逻辑器件；中间介质层是负电容介质材料；该第二导电层的高度或面积还满足下述条件：Cs＝Cis*Cc/(Cis+Cc)>＝0或-|Cis|*Cc/(-|Cis|+Cc)>＝0,Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。
11.如权利要求9所述的半导体器件，其中，该半导体器件是铁电存储器件，中间介质层是铁电材料；该第二导电层的高度或面积还满足下述条件：Cs＝Cis*Cc/(Cis+Cc)<0或-|Cis|*Cc/(-|Cis|+Cc)<0,Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。
12.如权利要求1或2所述的半导体器件，其中，该半导体器件是闪存器件。
13.如权利要求12所述的半导体器件，该第二导电层的高度或面积根据器件的可靠性、耐用性或数据保存时间(Data Retention Time)来确定。
14.如权利要求1或2所述的半导体器件，其中，第二导电层还包括接触部，该接触部从中间介质层的侧面外周延伸至中间介质层的顶部。
15.如权利要求2所述的半导体器件，其中，第一导电层和第二导电层的材料包括：氮化钛或金属。
16.如权利要求2所述的半导体器件，其中，第一导电层的材料至少和组成栅堆叠的金属材料之一相同。
17.如权利要求1或2所述的半导体器件，其中，沟道层的外周相对于第一、第二源/漏层的外周凸出。
18.如权利要求1或2所述的半导体器件，其中，沟道层包括SiGe、Si:C、Ge或III-V族化合物半导体材料。
19.如权利要求1或2所述的半导体器件，其中，
如果该半导体器件为P型器件，第一和第二源/漏层均为P型掺杂；
如果该半导体器件为N型器件，第一和第二源/漏层均为N型掺杂；
如果该半导体器件为隧穿场效应晶体管，第一源/漏层与第二源/漏层为相反类型的掺杂。
20.如权利要求1或2所述的半导体器件，还包括：
外延层，位于第一源/漏层和衬底之间。
21.如权利要求2所述的半导体器件，还包括：
介质层，该介质层包覆有源区的侧面和顶部，隔离有源区和第一导电层，并隔离有源区和中间介质层。
22.如权利要求1或2所述的半导体器件，还包括介质层，该介质层包覆有源区的侧面和顶部，第一栅堆叠延伸到所述介质层的外侧壁上。
23.如权利要求22所述的半导体器件，还包括：
保护层，该保护层位于包覆有源区顶部的介质层和中间介质层之间。
24.如权利要求1或2所述的半导体器件，还包括：
栅接触部，与第二导电层导电连接；
第一源/漏接触部，与第一源/漏层导电连接；
第二源/漏接触部，与第二源/漏层导电连接。
25.一种制造半导体器件的方法，包括：
在衬底上依次形成第一源/漏层、沟道层和第二源/漏层；
在第一源/漏层、沟道层和第二源/漏层中限定该半导体器件的有源区，并绕沟道层的外周形成栅堆叠，栅堆叠包括栅介质层和栅导体层；
在有源区和栅堆叠的外周依次形成中间介质层和第二导电层，其中，所述中间介质层是负电容介质材料或铁电材料。
26.如权利要求25所述的方法，在形成中间介质层之前，进一步包括形成第一导电层。
27.如权利要求25或26所述的方法，其特征在于，第二导电层的尺寸用于确定栅导体层和第二导电层之间的负电容的数值。
28.如权利要求25或26所述的方法，其中，在第一源/漏层、沟道层和第二源/漏层中限定该半导体器件的有源区，并绕沟道层的外周形成栅堆叠，包括：
刻蚀使沟道层的外周相对于第一和第二源/漏层的外周向内凹入。
29.如权利要求25或26所述的方法，其中，在第一源/漏层、沟道层和第二源/漏层中限定该半导体器件的有源区，并绕沟道层的外周形成栅堆叠，包括：
依次对第一源/漏层、沟道层和第二源/漏层进行选择性刻蚀，形成柱状；
对沟道层进行选择性刻蚀，使沟道层的外周相对于第一和第二源/漏层的外周向内凹入；
在沟道层的外周相对于第一源/漏层和第二源/漏层的外周形成的凹入中，形成牺牲栅；
对第一源/漏层和第二源/漏层进行选择性刻蚀，使第一源/漏层和第二源/漏层的外周相对于牺牲栅向内凹入；
在有源区的侧面周边填充介质层来包覆有源区；
去除牺牲栅，形成开口；
在开口中形成栅堆叠。
30.如权利要求29所述的方法，在开口中形成栅堆叠的步骤包括：
在开口中淀积栅介质层和栅电极层，并延伸至氧化层的外侧壁；
对栅介质层和栅电极层进行刻蚀，使得形成的栅堆叠部分延伸至介质层的外侧壁。
31.如权利要求26所述的方法，其中，形成第一导电层、中间介质层和第二导电层的步骤包括：
在有源区和栅堆叠的侧面外周环绕形成第一导电层，该第一导电层与栅堆叠的栅电极呈导电连接，该第一导电层与有源区隔离；
在第一导电层外周和有源区的顶部覆盖形成中间介质层；
在中间介质层的侧面外周环绕形成第二导电层，第二导电层的尺寸用于确定第一导电层和第二导电层之间的负电容的数值；
对第二导电层的进行刻蚀，将中间介质层的顶部的至少一部分露出。
32.如权利要求25或26所述的方法，其中，该第二导电层的高度或面积根据下述条件确定：Cis＝Cn*Cip/(Cn+Cip)<0或-|Cn|*Cip/(-|Cn|+Cip)<0，Cn为栅导体层和第二导电层之间的负电容，Cip为沟道层中反型层和栅堆叠之间的正电容，Cis为Cn与Cip串联之后的电容。
33.如权利要求32所述的方法，其中，该半导体器件是逻辑器件，中间介质层是负电容介质材料；该第二导电层的高度或面积还满足：Cs＝Cis*Cc/(Cis+Cc)>＝0或-|Cis|*Cc/(-|Cis|+Cc)>＝0,Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。
34.如权利要求32所述的方法，其中，该半导体器件是存储器件，中间介质层是铁电材料或绝缘介质材料；该第二导电层的高度或面积还满足：Cs＝Cis*Cc/(Cis+Cc)<0或-|Cis|*Cc/(-|Cis|+Cc)<0,Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。
35.如权利要求25或26所述的方法，其中，该半导体器件是闪存存储器。
36.一种集成电路，包括权利要求1-24中任一项所述的半导体器件。
37.一种电子设备，包括权利要求1-24中任一项所述的半导体器件形成的集成电路。
38.如权利要求37所述的电子设备，具体为：智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
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