KR101168530B1 - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 주변회로 게이트의 스페이서를 균일한 두께로 형성하여 주변회로 영역의 반도체 기판 면적을 충분히 확보할 수 있고, 마스크 공정을 단순화하여 반도체 제조단가를 감소시키는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는, 반도체 기판에 구비되는 게이트, 상기 게이트의 측벽에 구비되는 제 1 스페이서, 상기 제 1 스페이서의 측벽에 구비되는 절연막 패턴 및 상기 제 1 스페이서의 측벽에서 상기 절연막 상부에 구비되는 제 2 스페이서를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 반도체 소자 및 그 형성방법에 관한 것이다.
디램(DRAM; Dynamic random access memory)과 같은 반도체 소자는 셀 영역(Cell region)과 주변회로 영역(Peripheral region)을 갖는데, 특히 주변회로 영역은 상보형 모스(이하, 'CMOS'; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 CMOS에 있어서, P형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는데, 이 매몰된 채널구조는 소자의 집적도가 증가함에 따라 채널 길이가 감소되고, 그에 따라 높은 전계인가로 누설전류(leakage current)특성을 열화시킨다. 따라서 최근에는 표면 채널구조의 P형의 모스 트랜지스터를 구현하기 위해 듀얼 게이트(Dual gate) 구조를 채용하고 있다. 듀얼 게이트 구조는, PMOS 트랜지스터가 형성되는 영역에는 P형 불순물을 주입한 P형 게이트가 배치되고, NMOS 트랜지스터가 형성되는 영역에는 N형 불순물을 주입한 N형 게이트가 배치되는 구조를 의미한다.
한편, 반도체 기억 장치의 셀 영역 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트(Recess Gate)를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
이와 같은 매립형 게이트는 게이트 전체가 반도체 기판의 표면 이하에 매립되어 형성되기 때문에 채널 길이와 폭을 확보할 수 있음은 물론, 리세스 게이트에 비하여 게이트(워드라인)와 비트라인 사이에 발생하는 기생 캐패시턴스(Parasitic Capacitance)를 종래에 비하여 50% 정도 감소시킬 수 있는 효과를 제공한다.
그러나 매립형 게이트를 구현할 경우 셀 영역(Cell region)과 주변회로 영역(Peripheral region) 전체 구조를 살펴보면, 주변회로 영역의 게이트가 형성되는 높이만큼 셀 영역의 공간(높이)이 남게 되며, 이 공간을 활용하기 위해 주변회로의 게이트를 형성할 때 셀 영역의 비트라인을 함께 형성하는 방법(Gate Bit Line; 이하 'GBL')이 사용되고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 주변회로 게이트의 스페이서 구성을 변경함으로써, 주변회로 게이트의 스페이서를 균일한 두께로 형성하여 주변회로 영역의 반도체 기판 면적을 충분히 확보할 수 있고, 마스크 공정을 단순화하여 반도체 제조단가를 감소시키는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자는, 반도체 기판에 구비되는 게이트; 상기 게이트의 측벽에 구비되는 제 1 스페이서; 상기 제 1 스페이서의 측벽에 구비되는 절연막 패턴; 및 상기 제 1 스페이서의 측벽에서 상기 절연막 상부에 구비되는 제 2 스페이서를 포함하여, 주변회로 게이트의 스페이서를 균일한 두께로 형성하여 주변회로 영역의 반도체 기판 면적을 충분히 확보하는 것을 특징으로 한다.
나아가 상기 제 1 스페이서는 질화막을 포함하고, 상기 제 2 스페이서는 질화막, 실리콘 산화질화막 또는 비정질 탄소층 등 산화막과 식각선택비가 있는 물질을 포함하는 것이 바람직하다.
그리고 상기 게이트는, 주변회로 영역의 PMOS 영역에 구비되는 게이트; 및 주변회로 영역의 NMOS 영역에 구비되는 게이트를 포함하는 CMOS 구조인 것을 특징으로 한다.
또한 상기 절연막 패턴의 단면 형상은 직사각형 형상이고, 상기 제 2 스페이서의 단면 형상은 소뿔 형상인 것이 바람직하다.
아울러 상기 제 2 스페이서의 높이는, 상기 제 2 스페이서의 폭보다 큰 것을 특징으로 하며, 상기 절연막 패턴은 BPSG, HDP, SOD 및 TEOS 중 하나 이상의 산화막을 포함하는 것이 바람직하다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은, 반도체 기판에 게이트를 형성하는 단계; 상기 게이트의 측벽에 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서의 측벽에 절연막 패턴을 형성하는 단계; 및 상기 제 1 스페이서의 측벽에서 상기 절연막 상부에 제 2 스페이서를 형성하는 단계를 포함하여, 주변회로 게이트의 스페이서를 균일한 두께로 형성하여 주변회로 영역의 반도체 기판 면적을 충분히 확보할 수 있고, 마스크 공정을 단순화하여 반도체 제조단가를 감소시키는 것을 특징으로 한다.
나아가 상기 제 2 스페이서를 형성하는 단계는, 상기 제 1 스페이서가 형성된 게이트를 포함한 반도체 기판의 전면에 소정 두께의 절연막을 형성하는 단계; 상기 게이트 및 상기 절연막의 상부에 제 2 스페이서 물질을 증착하는 단계; 및 상기 제 2 스페이서 물질을 에치백하는 단계를 포함하여, 게이트의 상부에는 제 1 스페이서, 하부에는 절연막 패턴을 형성하는 것을 특징으로 한다.
그리고 상기 제 2 스페이서를 형성하는 단계 이후, 상기 반도체 기판의 PMOS 영역을 오픈하고 이온을 주입하여 접합영역을 형성하는 단계; 및 상기 반도체 기판의 NMOS 영역을 오픈하고 이온을 주입하여 접합영역을 형성하는 단계를 더 포함하여 이온주입 공정 직전에 절연막 패턴 형성공정을 진행하는 것이 바람직하다.
또한 상기 PMOS 영역 및 상기 NMOS 영역을 포함하는 반도체 기판의 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하고 도전층을 매립하여 콘택플러그를 형성하는 단계; 및 상기 콘택플러그 상부에 금속배선을 형성하는 단계를 더 포함하여, 주변회로 영역을 구성하는 것이 바람직하다.
아울러 상기 제 1 스페이서는 질화막을 포함하고, 상기 제 2 스페이서는 질화막, 실리콘 산화질화막 또는 비정질 탄소층 중 하나 이상을 포함하여 형성되는 것이 바람직하다.
나아가 상기 절연막 패턴의 단면 형상은 직사각형 형상으로 형성되고, 상기 제 2 스페이서의 단면 형상은 소뿔 형상으로 형성되는 것을 특징으로 한다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은 반도체 기판에 게이트를 형성하는 단계; 상기 게이트의 측벽에 제 1 스페이서를 형성하는 단계; 상기 게이트를 포함한 반도체 기판의 전면에 소정 두께의 절연막을 형성하는 단계; 상기 제 1 스페이서의 측벽에서 상기 절연막의 상부에 제 2 스페이서를 형성하는 단계; 및 상기 제 2 스페이서를 마스크로 상기 절연막을 식각하여 절연막 패턴을 형성하는 단계를 포함하여, 주변회로 게이트의 스페이서를 균일한 두께로 형성하여 주변회로 영역의 반도체 기판 면적을 충분히 확보할 수 있고, 마스크 공정을 단순화하여 반도체 제조단가를 감소시키는 것을 특징으로 한다.
나아가 상기 제 2 스페이서를 형성하는 단계는, 상기 게이트 및 상기 절연막의 상부에 제 2 스페이서 물질을 증착하는 단계; 및 상기 제 2 스페이서 물질을 에치백하는 단계를 포함하는 것이 바람직하다.
또한 상기 제 2 스페이서를 형성하는 단계 이후, 상기 반도체 기판의 PMOS 영역을 오픈하고 이온을 주입하여 접합영역을 형성하는 단계; 및 상기 반도체 기판의 NMOS 영역을 오픈하고 이온을 주입하여 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
아울러 상기 PMOS 영역 및 상기 NMOS 영역을 포함하는 반도체 기판의 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하고 도전층을 매립하여 콘택플러그를 형성하는 단계; 및 상기 콘택플러그 상부에 금속배선을 형성하는 단계를 더 포함하여 주변회로 영역을 구성하는 것이 바람직하다.
그리고 상기 제 1 스페이서는 질화막을 포함하고, 상기 제 2 스페이서는 질화막, 실리콘 산화질화막 또는 비정질 탄소층 중 하나 이상을 포함하여 형성되는 것이 바람직하고, 상기 절연막은 산화막을 포함하는 것을 특징으로 한다.
나아가 상기 절연막 패턴의 단면 형상은 직사각형 형상으로 형성되고, 상기 제 2 스페이서의 단면 형상은 소뿔 형상으로 형성되는 것이 바람직하며, 상기 제 2 스페이서의 높이는 상기 제 2 스페이서의 폭보다 크게 형성되는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 형성방법은 주변회로 게이트의 스페이서를 균일한 두께로 형성하여 주변회로 영역의 반도체 기판 면적을 충분히 확보할 수 있고, 마스크 공정을 단순화하여 반도체 제조단가를 감소시키는 효과를 제공한다.
도 1 내지 도 5는 본 발명에 따르는 반도체 소자의 형성방법을 도시한 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 5는 본 발명에 따르는 반도체 소자의 형성방법을 도시한 도면이며, 먼저 도 5를 참조하여 본 발명에 따르는 반도체 소자의 구성을 살펴보면 다음과 같다.
도 5를 참조하면, 본 발명에 따르는 반도체 소자의 반도체 기판(10)은 셀 영역(Cell region)과 주변회로 영역(Peripheral region)을 포함하며, 주변회로 영역은 NMOS 영역(NMOS region)과 PMOS 영역(PMOS region)을 포함한다. 셀 영역과 주변회로 영역 모두 활성영역(14; active region)을 정의하는 소자분리막(12; device isolation film)이 형성되며, 이 소자분리막(12)은 반도체 기판(10)에 소정 깊이를 갖는 트렌치가 형성되고 이 트렌치에 산화막과 같은 절연막을 매립하는 소위 STI(Shallow Trench Isolation) 공정으로 형성되는 것이 바람직하다.
주변회로 영역의 반도체 기판(10)에는 NMOS 게이트(20A)와 PMOS 게이트(20B)가 각각 NMOS 영역 및 PMOS 영역에 구비된다. NMOS 게이트(20A) 및 PMOS 게이트(20B)는 도전층으로 형성되며 폴리실리콘과 금속층(예컨대 텅스텐, 티타늄 등)이 적층된 구조로 형성될 수 있다. NMOS 게이트(20A) 및 PMOS 게이트(20B)의 상부에는 질화막 등을 포함하는 게이트 하드마스크(21)가 구비될 수 있고, NMOS 게이트(20A) 및 PMOS 게이트(20B) 전면에는 질화막을 포함하는 제 1 스페이서(22)가 형성된다.
그리고 이 제 1 스페이서(22)의 측벽에는 절연막 패턴(23)과 제 2 스페이서(24)가 구비되는데, 절연막 패턴(23)의 상부에 제 2 스페이서(24)가 구비된다. 절연막 패턴(23)은 BPSG(Boron Phosphorous Silica Glass), HDP(High Density Plasma), SOD(Spin On Dielectric) 및 TEOS(Tetraethoxysilane) 등과 같은 산화막을 포함하는 것이 바람직하고, 제 2 스페이서(24)는 질화막, 실리콘 산화질화막(SiON) 또는 비정질 탄소 중 하나 이상을 포함할 수 있다. 절연막 패턴(23)은 단면 형상이 대략 직사각형 형상이며, 제 2 스페이서(24)는 단면 형상이 소뿔(horn) 형상일 수 있다.
NMOS 게이트(20A) 및 PMOS 게이트(20B)에 인접한 반도체 기판(10)에는 LDD 영역(25; Lightly Doped Drain region) 및 접합영역(26, 27; junction region)이 구비된다. 접합영역(26, 27)에는 메탈 라인(34; metal line)과 연결되는 주변회로 콘택(32; Peripheral region contact)이 다수 형성된다.
이와 같이 구성된 본 발명에 따르는 반도체 소자는 주변회로 게이트(20A, 20B) 측벽에 질화막을 포함하는 제 1 스페이서(22)가 구비되고, 그 측벽 하부에는 산화막을 포함하는 절연막 패턴(23)과, 그 측벽 상부에는 질화막 등의 물질을 포함하는 제 2 스페이서(24)가 구비되는 구조를 가진다.
일반적으로 질화막이 산화막에 비하여 증착되는 두께가 일정하기 때문에, 질화막을 상대적으로 많이 포함하는 본 발명의 게이트 스페이서(22, 23, 24)는 그 두께가 일정하게 형성되어(두께 uniformity 향상) 주변회로 콘택(32) 형성시 마진을 충분히 확보하는 효과를 제공한다. 그리고 주변회로 게이트(20A, 20B) 간의 간격도 균일한 간격을 유지할 수 있고, 주변회로 트랜지스터에서 접합영역(26, 27)과 채널(미도시; 게이트와 기판 사이의 영역에 형성됨) 간의 간격도 균일하게 유지하는 효과를 제공한다.
한편, 도 5를 참조하여 본 발명에 따르는 반도체 소자에서 셀 영역의 구성을 살펴보면 다음과 같다. 본 발명에서 셀 영역의 구조는 특별히 제한되지 않으나, 후술할 바와 같은 매립형 게이트(buried gate) 구조 및 GBL 구조를 가질 경우, 마스크 공정을 더 감축하는 효과를 제공할 수 있다.
도 5를 참조하면, 셀 영역(Cell region)의 활성영역(14) 및 소자분리막(12)에는 소정 깊이를 갖는 리세스가 형성되고, 이 리세스 하부에 매립된 매립형 게이트(50)가 구비된다. 이 매립형 게이트(50)는 텅스텐이나 티타늄, 폴리실리콘과 같은 도전 물질을 포함하며, 매립형 게이트(50) 상부를 절연시키고 보호하기 위하여 질화막과 같은 물질의 캐핑막(51; capping layer)이 형성된다. 그리고 반도체 기판(10)의 상부에는 주변회로 게이트(20A, 20B)와 동일한 높이에 비트라인(52; bitline)이 구비된다.
비트라인(52)은 비트라인 콘택(53; bitline contact), 비트라인 도전층(54; bitline electode), 비트라인 하드마스크(55; bitline hardmask) 및 비트라인 스페이서(57; bitline space)를 포함할 수 있는데, 비트라인 콘택(53)은 반도체 기판(10)과 연결되며 폴리실리콘을 포함하는 것이 바람직하고, 비트라인 도전층(54)은 도전물질이며 주변회로 게이트(20A, 20B)과 동일한 물질을 포함하는 것이 바람직하다. 그리고 비트라인 도전층(54) 상부의 비트라인 하드마스크(55) 및 비트라인 측벽에 구비되는 비트라인 스페이서(57)는 질화막을 포함하는 것이 바람직하다. 그리고 비트라인(52)이 형성되지 않은 반도체 기판(10)에는 저장전극 콘택(storage node contact)이 구비되어, 그 상부의 캐패시터(미도시)와 반도체 기판(10)을 연결하는 것이 바람직하다.
이와 같은 셀 영역과 주변회로 영역의 구성을 포함하는 본 발명에 따르는 반도체 소자는 그 제조공정에서 셀 영역을 오픈시키는 마스크 공정을 생략하여, 반도체 소자의 제조공정을 단순화하여 제조비용을 감소시키는 효과를 제공할 수 있다.
이하에서는, 도 1 내지 도 5를 참조하여 상술한 구성을 가지는 본 발명에 따르는 반도체 소자를 형성하는 방법을 설명한다.
먼저 도 1을 참조하면, 셀 영역 및 주변회로 영역을 포함하는 반도체 기판(10)에서 활성영역(14)을 정의하는 소자분리막(12)을 형성한다. 이 소자분리막(12)은 반도체 기판(10)에 소정 깊이를 갖는 트렌치가 형성되고 이 트렌치에 산화막과 같은 절연막을 매립하는 소위 STI(Shallow Trench Isolation) 공정으로 형성되는 것이 바람직하다.
그리고 셀 영역의 반도체 기판(10)을 식각하여 리세스를 형성하고 리세스 하부에 도전층을 매립하여 매립형 게이트(50)를 형성한 후, 그 상부의 리세스를 매립하는 캐핑막(51)을 형성한다. 이후 셀 영역의 비트라인(52)과 주변회로 영역의 게이트(20A, 20B)를 동시에 형성하는 것이 바람직하며, 예컨대 셀 영역 및 주변회로 영역에 폴리실리콘층 및 금속층을 차례로 형성하고, 그 상부에 질화막을 형성한 뒤 마스크로 이를 식각하여, 도전층(53, 54, 20A, 20B) 및 하드마스크(55, 21)를 포함하는 셀 영역의 비트라인(52)과 주변회로 게이트(20A, 20B)를 형성한다. 이 과정에서 셀 영역의 비트라인 콘택(53)도 함께 식각되면서 형성될 수 있다.
이어서 저농도 이온주입 공정을 실시하여 게이트(20A, 20B, 50)에 인접한 활성영역(14)에 LDD 영역(25; Lightly Doped Drain region; 셀 영역은 도시를 생략함)을 형성하고, 주변회로 게이트(20A, 20B) 및 셀 영역 비트라인(52) 사이 공간을 매립하는 층간절연막(23a)을 증착하여 평탄화시킨다. 그리고 셀 영역의 층간절연막(23a)을 소정의 마스크로 식각하여 저장전극 콘택홀(storage node contact hole)을 형성하고 도전물질을 매립하여 저장전극 콘택플러그(56)를 형성한다.
도 2를 참조하면, 층간절연막(23a)을 소정 두께 식각하여 비트라인 하드마스크(57)와 주변회로 게이트 하드마스크(21)가 돌출되는 구조를 형성한다. 이 때 층간절연막(23a)이 식각되는 깊이는 추후 형성될 절연막 패턴(23; 도 4 참조) 또는 제 2 스페이서(22; 도 3 참조)의 폭보다 큰 것이 바람직하다. 이는, 층간절연막(23a)이 충분한 깊이로 식각되지 않을 경우 제 2 스페이서(22; 도 3 참조)가 충분한 폭으로 형성되지 않고, 절연막 패턴(23; 도 4 참조) 또한 얇게 형성되면서 트랜지스터 특성이 저하될 수 있기 때문이다.
이후 식각된 층간절연막(23a)을 포함하는 반도체 기판(10)의 전면에 제 2 스페이서 물질(24a)을 소정 두께로 증착한다. 이 제 2 스페이서 물질(24a)은 질화막, 실리콘 산화질화막 또는 비정질 탄소층 등 증착시 두께 균일도(thickness uniformity)가 산화막보다 우수한 물질을 포함하는 것이 바람직하다.
도 3에 도시된 바와 같이 제 2 스페이서 물질(24a)을 비등방성 식각공정으로 식각하여(혹은 에치백하여) 주변회로 게이트(20A, 20B)의 제 1 스페이서(22) 측벽 상부에 제 2 스페이서(24)를 형성한다. 이 제 2 스페이서(24)는 비등방성 식각공정에 의해 소뿔(horn) 형상으로 형성될 수 있다.
이어서 PMOS 영역을 오픈시키며 감광막(photoresist film)과 같은 물질을 포함하는 PMOS 마스크(42)를 형성하고, 이 PMOS 마스크(42), 제 2 스페이서(24)를 마스크로 PMOS 영역의 제 1 층간절연막(23a)을 식각하여 절연막 패턴(23)을 형성한다. 이 절연막 패턴(23)은 산화막을 포함하는 것이 바람직하고, 그 단면 형상은 도 3에 도시된 바와 같이 직사각형 형상인 것이 바람직하다. 절연막 패턴(23)은 제 1 스페이서(22)의 측벽에서 제 2 스페이서(24)이 하부에 위치한다. 이후 PMOS 영역에 고농도 이온주입을 실시하여 접합영역(27)을 LDD 영역(25) 내에 형성한다. 이와 같이 LDD 영역(25) 내에 접합영역(27)을 형성할 경우 충분한 채널 길이를 확보할 수 있어서, 누설전류 등 단채널 효과(short channel effect)에 따른 문제점을 예방할 수 있다.
도 4를 참조하면, PMOS 마스크(42)를 스트립(strip) 또는 클리닝(cleaning)과 같은 공정으로 제거한 후, NMOS 영역을 오픈시키며 감광막(photoresist film)과 같은 물질을 포함하는 NMOS 마스크(44)를 형성하고, 이 NMOS 마스크(44), 제 2 스페이서(24)를 마스크로 NMOS 영역의 제 1 층간절연막(23a)을 식각하여 절연막 패턴(23)을 형성한다. 이 NMOS 영역 절연막 패턴(23)의 물질이나 위치는 PMOS 영역의 절연막 패턴(23)과 동일하므로 중복되는 설명은 생략한다. 이후 NMOS 영역에도 마찬가지로 고농도 이온주입을 실시하여 접합영역(27)을 LDD 영역(25) 내에 형성하는 것이 바람직하다.
도 5에 도시된 바와 같이 NMOS 마스크(44)를 스트립(strip) 또는 클리닝(cleaning)과 같은 공정으로 제거한 후, 셀 영역과 주변회로 영역을 포함하는 반도체 기판(10)의 전면에 제 2 층간절연막(28)을 형성하여 평탄화시킨다. 이후 제 2 층간절연막(28) 상부에 콘택홀을 정의하는 마스크(미도시)를 형성하고 이를 마스크로 제 2 층간절연막(28) 및 제 1 층간절연막(23a)을 식각하여 도전물질을 매립하여 주변회로 콘택(32)을 형성한다. 그리고 제 2 층간절연막(28) 상부에 주변회로 콘택(32)과 연결되는 메탈 라인(34)을 형성한다.
이와 같은 본 발명에 따르는 반도체 소자의 형성방법은 주변회로 게이트(20A, 20B) 측벽 상부에 제 2 스페이서(24)를 형성하기 때문에, 종래와 같이 주변회로 게이트(20A, 20B) 측벽에 두꺼운 산화막 스페이서를 증착하는 공정을 생략할 수 있다. 종래와 같이 이 두꺼운 산화막 스페이서를 형성할 경우 셀 영역 비트라인(52) 측벽에도 산화막 스페이서가 형성되고, 이를 제거하기 위하여 도 4의 공정 이후 셀 영역을 오픈하는 마스크를 형성하고 산화막 스페이서를 식각할 필요가 있다.그러나 본 발명은 도 3 및 도 4에 도시된 PMOS 영역 및 NMOS 영역의 이온주입 공정 직전 제 2 스페이서(24)를 마스크로 제 1 층간절연막(23a)을 식각하는 방식으로 산화막 스페이서(23; 절연막 패턴)를 형성하기 때문에, 셀 오픈 공정이 생략되어 공정이 단순화되는 효과가 제공된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10 : 반도체 기판 12 : 소자분리막
14 : 활성영역 20A : NMOS 게이트
20B : PMOS 게이트 21 : 하드마스크
22 : 제 1 스페이서 22a : 질화막
23 : 절연막 패턴 23a : 제 1 층간절연막
25 : LDD 영역 26, 27 : 접합영역
28 : 제 2 층간절연막 32 : 주변회로 콘택
34 : 메탈 라인 42 : PMOS 오픈 마스크
44 : NMOS 오픈 마스크 50 : 매립형 게이트
51 : 캐핑막 52 : 비트라인
53 : 비트라인 콘택 54 : 비트라인 도전층
55 : 비트라인 하드마스크 56 : 저장전극 콘택

Claims (20)

  1. 반도체 기판에 구비되는 게이트;
    상기 게이트의 측벽에 구비되는 제 1 스페이서;
    상기 제 1 스페이서의 측벽에 구비되는 절연막 패턴; 및
    상기 제 1 스페이서의 측벽에서 상기 절연막 상부에 구비되는 제 2 스페이서
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제 1 스페이서는 질화막을 포함하고,
    상기 제 2 스페이서는 질화막, 실리콘 산화질화막 또는 비정질 탄소층 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 게이트는,
    주변회로 영역의 PMOS 영역에 구비되는 게이트; 및
    주변회로 영역의 NMOS 영역에 구비되는 게이트
    를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 절연막 패턴의 단면 형상은 직사각형 형상이고,
    상기 제 2 스페이서의 단면 형상은 소뿔 형상인 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 제 2 스페이서의 높이는, 상기 제 2 스페이서의 폭보다 큰 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 절연막 패턴은
    BPSG, HDP, SOD 및 TEOS 중 하나 이상의 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판에 게이트를 형성하는 단계;
    상기 게이트의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서의 측벽에 절연막 패턴을 형성하는 단계; 및
    상기 제 1 스페이서의 측벽에서 상기 절연막 상부에 제 2 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  8. 청구항 7에 있어서,
    상기 제 2 스페이서를 형성하는 단계는,
    상기 제 1 스페이서가 형성된 게이트를 포함한 반도체 기판의 전면에 소정 두께의 절연막을 형성하는 단계;
    상기 게이트 및 상기 절연막의 상부에 제 2 스페이서 물질을 증착하는 단계; 및
    상기 제 2 스페이서 물질을 에치백하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 청구항 7에 있어서,
    상기 제 2 스페이서를 형성하는 단계 이후,
    상기 반도체 기판의 PMOS 영역을 오픈하고 이온을 주입하여 접합영역을 형성하는 단계; 및
    상기 반도체 기판의 NMOS 영역을 오픈하고 이온을 주입하여 접합영역을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 청구항 9에 있어서,
    상기 PMOS 영역 및 상기 NMOS 영역을 포함하는 반도체 기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하고 도전층을 매립하여 콘택플러그를 형성하는 단계; 및
    상기 콘택플러그 상부에 금속배선을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  11. 청구항 7에 있어서,
    상기 제 1 스페이서는 질화막을 포함하고,
    상기 제 2 스페이서는 질화막, 실리콘 산화질화막 또는 비정질 탄소층 중 하나 이상을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 청구항 7에 있어서,
    상기 절연막 패턴의 단면 형상은 직사각형 형상으로 형성되고,
    상기 제 2 스페이서의 단면 형상은 소뿔 형상으로 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 반도체 기판에 게이트를 형성하는 단계;
    상기 게이트의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 게이트를 포함한 반도체 기판의 전면에 소정 두께의 절연막을 형성하는 단계;
    상기 제 1 스페이서의 측벽에서 상기 절연막의 상부에 제 2 스페이서를 형성하는 단계; 및
    상기 제 2 스페이서를 마스크로 상기 절연막을 식각하여 절연막 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 청구항 13에 있어서,
    상기 제 2 스페이서를 형성하는 단계는,
    상기 게이트 및 상기 절연막의 상부에 제 2 스페이서 물질을 증착하는 단계; 및
    상기 제 2 스페이서 물질을 에치백하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  15. 청구항 13에 있어서,
    상기 제 2 스페이서를 형성하는 단계 이후,
    상기 반도체 기판의 PMOS 영역을 오픈하고 이온을 주입하여 접합영역을 형성하는 단계; 및
    상기 반도체 기판의 NMOS 영역을 오픈하고 이온을 주입하여 접합영역을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 청구항 13에 있어서,
    상기 절연막 패턴을 형성하는 단계 이후,
    PMOS 영역 및 NMOS 영역을 포함하는 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하고 도전층을 매립하여 콘택플러그를 형성하는 단계; 및
    상기 콘택플러그 상부에 금속배선을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  17. 청구항 13에 있어서,
    상기 제 1 스페이서는 질화막을 포함하고,
    상기 제 2 스페이서는 질화막, 실리콘 산화질화막 또는 비정질 탄소층 중 하나 이상을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  18. 청구항 13에 있어서,
    상기 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  19. 청구항 13에 있어서,
    상기 절연막 패턴의 단면 형상은 직사각형 형상으로 형성되고,
    상기 제 2 스페이서의 단면 형상은 소뿔 형상으로 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
  20. 청구항 13에 있어서,
    상기 제 2 스페이서의 높이는, 상기 제 2 스페이서의 폭보다 크게 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.
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