KR102446164B1 - 부하 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법 - Google Patents

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Abstract

집적 회로의 설계를 위하여 상기 집적 회로를 정의하는 입력 데이터를 수신한다. 스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 서로 다른 딜레이 특성을 갖는 복수의 부하 스탠다드 셀들을 제공한다. 상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행한다. 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다. 부하 스탠다드 셀을 이용하여 딜레이 매칭 및 듀티 조절을 적용한 집적 회로를 설계함으로써 설계 효율을 향상시킬 수 있고 집적 회로의 성능을 향상시킬 수 있다.

Description

부하 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법{Integrated circuit including signal-load cell and method of designing the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 부하 스탠다드 셀을 포함하는 집적 회로 및 상기 집적 회로의 설계 방법에 관한 것이다.
일반적으로 집적 회로의 설계를 위하여 스탠다드 셀(standard cell)들이 이용될 수 있다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들은 셀 라이브러리에 저장된다. 집적 회로의 설계시 스탠다드 셀들은 셀 라이브러리로부터 추출되어 집적 회로의 레이아웃 상의 적절한 위치들에 배치된다. 이후 배치된 스탠다드 셀들을 전기적으로 서로 연결하는 라우팅이 수행된다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들을 이용하여 집적 회로를 설계한다. 상기 아키텍쳐는 셀 폭(cell width), 셀 높이(cell height), 파워 레일 폭(power rail width), 핀 포인트들의 위치 및 개수 등을 포함할 수 있다. 스탠다드 셀들의 구성에 따라서 집적 회로의 설계 효율이 결정될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 신호 딜레이를 효율적으로 구현할 수 있는 집적 회로의 설계 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 설계된 신호 딜레이를 갖는 집적 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로의 설계 방법은, 집적 회로를 정의하는 입력 데이터를 수신하는 단계, 스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 서로 다른 딜레이 특성을 갖는 복수의 부하 스탠다드 셀들을 제공하는 단계, 상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계 및 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 딜레이가 요구되는 딜레이 노드를 포함하는 로직 스탠다드 셀 및 상기 딜레이를 제공하는 부하 노드를 포함하고 상기 딜레이 노드에 상기 부하 노드가 연결되는 부하 스탠다드 셀을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는 제1 딜레이 노드를 포함하는 제1 로직 스탠다드 셀, 제2 딜레이 노드를 포함하는 제2 로직 스탠다드 셀, 제1 딜레이를 제공하는 제1 부하 노드를 포함하고, 상기 제1 딜레이 노드에 상기 제1 부하 노드가 연결되는 제1 부하 스탠다드 셀 및 상기 제1 딜레이와 다른 제2 딜레이를 제공하는 제2 부하 노드를 포함하고, 상기 제2 딜레이 노드에 상기 제2 부하 노드가 연결되는 제2 부하 스탠다드 셀을 포함한다.
본 발명의 실시예들에 따른 집적 회로의 설계 방법 및 이에 따른 집적 회로는, 부하 스탠다드 셀을 이용하여 딜레이 매칭 및 듀티 조절을 적용한 집적 회로를 설계함으로써 설계 효율을 향상시킬 수 있고 집적 회로의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 3은 도 2의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 4는 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 5는 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이다.
도 6a, 도 6b 및 도 6c는 도 5의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 7은 집적 회로의 일 예를 나타내는 회로도이다.
도 8은 도 7의 집적 회로의 동작을 나타내는 타이밍도이다.
도 9는 본 발명의 실시예들에 따른 설계 방법에 의한 집적 회로의 일 실시예를 나타내는 회로도이다.
도 10은 도 9의 집적 회로의 동작을 나타내는 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 딜레이 매칭 및 듀티 조절을 나타내는 도면이다.
도 12a 내지 16b는 본 발명의 실시예들에 따른 부하 스탠다드 셀들을 나타내는 도면들이다.
도 17은 본 발명의 실시예들에 따른 집적 회로를 나타내는 블록도이다
도 18a 및 18b는 도 17의 집적 회로의 동작을 나타내는 타이밍도들이다.
도 19는 본 발명의 일 실시예에 따른 집적 회로를 나타내는 회로도이다.
도 20은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 1의 집적 회로의 설계 방법은 집적 회로의 레이아웃을 설계하는 방법 일 수 있고 집적 회로의 설계를 위한 툴(tool)에서 수행될 수 있다. 일 실시예에서, 상기 집적 회로를 설계하기 위한 툴은 프로세서에 의해 수행되는 복수의 명령들을 포함하는 프로그램일 수 있다.
도 1을 참조하면, 집적 회로를 정의하는 입력 데이터를 수신한다(S100). 일반적으로 집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 상기 셀은 스탠다드 셀이고, 상기 셀 라이브러리는 스탠다드 셀 라이브러리(standard cell library)일 수 있다.
일 실시예에서, 상기 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태로부터, 예컨대 RTL(register transfer level)에서 정의된 데이터로부터 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bitstream) 또는 네트리스트(netlist)일 수 있다.
다른 실시예에서, 상기 입력 데이터는 집적 회로의 레이아웃을 정의하는 데이터일 수 있다. 예를 들면, 입력 데이터는 반도체 물질, 금속, 절연체 등으로서 구현된 구조체를 정의하는 기하학적인 정보를 포함할 수 있다. 입력 데이터가 나타내는 집적 회로의 레이아웃은 셀들의 레이아웃을 포함할 수 있고, 셀들을 서로 연결하는 도선들을 포함할 수 있다.
스탠다드 셀 라이브러리에 포함되는 복수의 스탠다드 셀들의 일부로서 서로 다른 딜레이 특성을 갖는 복수의 부하 스탠다드 셀들을 제공한다(S200).
스탠다드 셀은 레이아웃의 크기가 미리 정해진 규칙을 만족하고 미리 정해진 기능을 갖는 집적 회로의 단위를 의미한다. 일반적으로 스탠다드 셀은 입력 핀(pin) 및 출력 핀을 포함할 수 있으며, 입력 핀으로 수신되는 신호를 처리함으로써 출력 핀을 통해 신호를 출력할 수 있다. 예를 들어, 스탠다드 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭 및 래치 등과 같은 저장 요소(storage element)에 대응할 수 있다.
부하 스탠다드 셀은 딜레이를 제공하기 위한 부하 노드에 상응하는 하나의 입출력 핀만을 포함할 수 있다. 본 발명의 실시예들에 따라서 서로 다른 커패시턴스 값들을 갖는 복수의 커패시터들을 상기 서로 다른 딜레이 특성을 갖는 상기 복수의 부하 스탠다드 셀들로서 제공할 수 있다. 부하 스탠다드 셀의 실시예들은 도 12a 내지 16b를 참조하여 후술한다.
스탠다드 셀 라이브러리는 복수의 스탠다드 셀들에 대한 정보를 포함할 수 있다. 예를 들어, 스탠다드 셀 라이브러리는 스탠다드 셀의 명칭, 스탠다드 셀의 기능에 대한 정보, 타이밍 정보, 전력 정보 및 레이아웃 정보 등을 포함할 수 있다. 스탠다드 셀 라이브러리는 스토리지에 저장되어 있을 수 있고, 상기 스토리지에 액세스함으로써 스탠다드 셀 라이브러리가 제공될 수 있다.
상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하고(S300), 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다(S400).
일 실시예에서, 수신된 입력 데이터가 집적 회로를 합성함으로써 생성된 비트스트림 또는 네트리스트와 같은 데이터인 경우, 출력 데이터는 비트스트림 또는 네트리스트일 수 있다. 다른 실시예에서, 수신된 입력 데이터가, 예컨대 GDSII(Graphic Data System II) 형식(format)을 가지는 집적 회로의 레이아웃을 정의하는 데이터인 경우, 출력 데이터의 형식 역시 집적 회로의 레이아웃을 정의하는 데이터일 수 있다.
본 발명의 실시예들에 따른 집적 회로의 설계 방법 및 이에 따른 집적 회로는, 부하 스탠다드 셀을 이용하여 딜레이 매칭 및 듀티 조절을 적용한 집적 회로를 설계함으로써 설계 효율을 향상시킬 수 있고 집적 회로의 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 집적 회로의 설계 시스템의 블록도이다.
도 2를 참조하면, 설계 시스템(1000)은 저장부(1100), 설계 모듈(1400) 및 프로세서(1500)를 포함할 수 있다.
저장부(1100)는 스탠다드 셀 라이브러리(standard cell library)(SCLB)(1110)를 포함할 수 있다. 스탠다드 셀 라이브러리(1110)는 저장부(1100)로부터 설계 모듈(1400)로 제공될 수 있다. 스탠다드 셀 라이브러리(1110)는 복수의 스탠다드 셀들을 포함할 수 있고, 상기 복수의 스탠다드 셀들은 서로 다른 딜레이 특성을 갖는 복수의 부하 스탠다드 셀들을 포함할 수 있다. 스탠다드 셀은, 블록, 소자 또는 칩의 설계에서 최소 단위를 구성하는 유닛일 수 있다.
저장부(1100)는 컴퓨터로 읽을 수 있는 저장 매체로서, 데이터 및/또는 컴퓨터에 의해 실행되는 명령어들을 저장하는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체는 RAM, ROM 등의 휘발성 메모리, 플래시 메모리, MRAM, PRAM, RRAM 등과 같은 비휘발성 메모리 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
설계 모듈(1400)은 배치 모듈(placement module)(PLMD)(1200) 및 라우팅 모듈(routing module)(RTMD)(1300)을 포함할 수 있다.
이하에서 사용되는 '모듈'이라는 용어는 소프트웨어, FPGA또는 ASIC과 같은 하드웨어 또는 소프트웨어와 하드웨어의 조합을 나타낼 수 있다. '모듈'은 소프트웨어의 형태로서 어드레싱할 수 있는 저장 매체에 저장될 수 있고, 하나 또는 그 이상의 프로세서들에 의해 실행되도록 구성될 수도 있다. 예를 들어, '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. '모듈'은 세부적인 기능들을 수행하는 복수의 '모듈'들로 분리될 수도 있다.
배치 모듈(1200)은, 프로세서(40)를 이용하여, 집적 회로를 정의하는 입력 데이터(DI) 및 스탠다드 셀 라이브러리(1110)에 기초하여 스탠다드 셀들을 배치할 수 있다. 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공되는 셀 배치에 대하여 신호 라우팅을 수행한다. 라우팅이 성공적으로 완료되지 않은 경우, 배치 모듈(1200)은 기존의 배치를 수정하여 제공하고 라우팅 모듈(1300)은 수정된 배치에 대해서 신호 라우팅을 다시 수행할 수 있다. 라우팅이 성공적으로 완료된 경우, 라우팅 모듈(1300)은 집적 회로를 정의하는 출력 데이터(DO)를 생성할 수 있다.
배치 모듈(1200)과 라우팅 모듈(1300)은 하나의 통합된 모듈(1400)로 구현될 수도 있고, 배치 모듈(1200)과 라우팅 모듈(1300)은 각각 분리된 별개의 모듈들로서 구현될 수도 있다. 배치 모듈(1200)과 라우팅 모듈(1300)을 포함하는 설계 모듈(1400)은 전술한 바와 같이 복수의 부하 스탠다드 셀들을 이용하여 딜레이 매칭 및/또는 듀티 조절을 적용하여 배치 및 라우팅을 수행할 수 있다.
배치 모듈(1200) 및/또는 라우팅 모듈(1300)은 소프트웨어의 형태로 구현될 수 있으나, 본 발명이 반드시 이에 제한되는 것은 아니다. 배치 모듈(1200) 및 라우팅 모듈(1300)이 모두 소프트웨어 형태로 구현될 경우, 배치 모듈(1200) 및 라우팅 모듈(1300)은 저장부(1100)에 코드(code) 형태로 저장될 수도 있고, 저장부(1100)와 분리된 다른 저장부(미도시)에 코드 형태로 저장될 수도 있다.
프로세서(1500)는 설계 모듈(1400)이 연산을 수행하는데 이용될 수 있다. 비록 도 2에서는 1개의 프로세서(1500) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니고 설계 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(1500)는 연산 능력 향상을 위해 캐시 메모리를 포함할 수도 있다.
설계 모듈(1400)은 집적 회로에 포함되는 제1 경로 및 제2 경로 사이의 딜레이 차이를 결정할 수 있다. 상기 제1 경로 및 제2 경로는 딜레이 매칭이 요구되는 경로일 수 있다. 배치 모듈(1200)은 스탠다드 셀 라이브러리에 포함된 복수의 부하 스탠다드 셀들 중에서 상기 딜레이 차이에 상응하는 딜레이를 부하 노드를 통하여 제공하는 선택 부하 스탠다드 셀을 배치할 수 있다. 라우팅 모듈(1300)은 상기 제1 경로 및 상기 제2 경로 중 작은 딜레이를 갖는 경로 상에 상기 선택 부하 스탠다드 셀의 상기 부하 노드를 연결하도록 라우팅할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 집적 회로의 설계 방법 및 이에 따른 집적 회로는, 부하 스탠다드 셀을 이용하여 딜레이 매칭 및 듀티 조절을 적용한 집적 회로를 설계함으로써 설계 효율을 향상시킬 수 있고 집적 회로의 성능을 향상시킬 수 있다.
도 3은 도 2의 설계 시스템의 동작의 일 실시예를 나타내는 순서도이다.
도 2 및 도 3을 참조하면, 설계 모듈(1400)은 집적 회로를 정의하는 입력 데이터(DI)를 수신한다(S11). 배치 모듈(1200)은 복수의 부하 스탠다드 셀들을 포함하는 스탠다드 셀 라이브러리(1110)를 참조하여 입력 데이터(DI)에 상응하는 스탠다드 셀들을 추출하고, 추출된 스탠다드 셀들을 사용하여 배치를 수행한다(S12). 라우팅 모듈(1300)은 배치 모듈(1200)로부터 제공된 배치에 대하여 신호 라우팅을 수행한다(S13). 배치 및 라우팅의 성공 여부는 딜레이 매칭 및/또는 듀티 조절의 성공 여부를 포함할 수 있다.
신호 라우팅이 실패한 경우(S14: NO), 배치 모듈(1200)은 배치를 수정하고(S15), 수정된 배치를 제공한다. 배치의 수정시 배치된 적어도 하나의 부하 스탠다드 셀을 다른 부하 스탠다드 셀로 대체할 수 있다. 라우팅 모듈(1300)은 수정된 배치에 대하여 신호 라우팅을 다시 수행한다(S13).
이와 같이, 라우팅이 성공적으로 완료될 때까지 배치 및 라우팅을 반복할 수 있다. 신호 라우팅이 성공적으로 완료된 경우(S14: YES), 설계 모듈(1400)은 상기 집적 회로를 정의하는 출력 데이터(DO)를 생성한다(S16).
이하 3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 셀 및 이를 포함하는 집적 회로의 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 4는 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 4의 집적 회로(300)는 ASIC(application specific integrated circuit)일 수 있다. 집적 회로(300)의 레이아웃은 스탠다드 셀들(SC1~SC12)의 전술한 배치 및 라우팅을 수행하여 결정될 수 있다. 파워는 파워 레일들(311~316)을 통하여 스탠다드 셀들(SC1~SC12)에 제공될 수 있다. 파워 레일들(311~316)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(311, 313, 315) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(312, 314, 316)을 포함한다. 예를 들어, 제1 전원 전압(VDD)은 양의 전압이고 제2 전원 전압(VSS)은 접지 전압(즉, 0 V) 또는 음의 전압일 수 있다.
하이 파워 레일들(311, 313, 315) 및 로우 파워 레일들(312, 314, 316)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternatively) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1~CR5)의 경계를 이룰 수 있다. 도 4에 도시된 파워 레일들의 개수 및 회로 행들의 개수는 예시적인 것이며 이들의 개수는 다양하게 결정될 수 있다.
예를 들어, 파워는 열 방향(Y)으로 길게 신장된 파워 메쉬 루트들(power mesh routes)(321~324)을 통하여 파워 레일들(311~316)로 분배될 수 있다. 도 4에서 일부 파워 메쉬 루트들(322, 324)은 제1 전원 전압(VDD)을 공급하고 다른 파워 메쉬 루트들(321, 323)은 제2 전원 전압(VSS)을 공급할 수 있다. 파워 메쉬 루트들(321~324)과 파워 레일(311~316)은 비아(via)와 같은 수직 컨택들(VC)을 통하여 서로 전기적으로 연결될 수 있다.
일반적으로 회로 행들(CR1~CR5)의 각각은 상하의 경계들에 배치되는 파워 레일 쌍에 결합되어 전원을 공급받을 수 있다. 예를 들어, 제1 회로 행(CR1)에 배치된 스탠다드 셀들(SC1, SC2, SC3, SC4)은 상응하는 파워 레일 쌍(311, 312)에 결합될 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 제8 스탠다드 셀의 출력 노드 및 제9 스탠다드 셀의 입력 노드는 배선들(331, 332)을 통하여 연결될 수 있다. 제8 스탠다드 셀 및 제9 스탠다드 셀은 로직 연산을 수행하는 로직 스탠다드 셀들이고 제8 스탠다드 셀의 출력 노드 또는 제9 스탠다드 셀의 입력 노드가 딜레이가 요구되는 딜레이 노드에 해당할 수 있다. 이 경우, 전술한 부하 스탠다드 셀에 해당하는 제4 스탠다드 셀의 딜레이를 제공하는 부하 노드가 배선(333)을 통하여 상기 딜레이 노드에 연결될 수 있다.
도 5는 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이고, 도 6a, 도 6b 및 도 6c는 도 5의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 6a, 도 6b 및 도 6c는 핀펫(FinFET, Fin Field Effect Transistor) 소자를 포함하는 스탠다드 셀(SCL)의 일부 구성을 예시한 것이다. 도 6a는 도 5의 A-A' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 6b는 도 5의 B-B' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 6c는 도 5의 C-C' 선 단면에 대응하는 구성을 예시한 단면도이다.
도 5, 도 6a, 도 6b 및 도 6c를 참조하면, 스탠다드 셀(SCL)은 수평 방향, 즉 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면(110A)을 가지는 기판(110)에 형성된다.
일부 실시예들에서, 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예들에서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
스탠다드 셀(SCL)은 기판(110)으로부터 돌출된 복수의 핀(fin)들 또는 핀형(fin-type) 활성 영역(AC)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과 이를 분리하는 액티브 컷 영역(ACR)을 포함한다.
복수의 활성 영역(AC)은 제1 방향(X)을 따라 상호 평행하게 연장되어 있다. 기판(110)상에서 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 복수의 활성 영역(AC)은 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110)상에는 게이트 절연막(118) 및 복수의 게이트 라인들(PC)(11, 12, 13, 14, 15, 16)이 형성되고, 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC)과 교차하는 제2 방향(Y)으로 연장되어 있다. 게이트 절연막(118) 및 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC) 각각의 상면 및 양 측벽과 소자분리막(112)의 상면을 덮으면서 연장된다. 복수의 게이트 라인(PC)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
복수의 게이트 라인들(PC)은 게이트 절연막(118) 위에서 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 복수의 활성 영역(AC)과 교차하여 연장된다.
일부 실시예들에서, 상기 게이트 라인은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속층 및 금속 질화물층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간을 채우면서 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 복수의 활성 영역(AC) 사이의 공간 내에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
기판(110) 위의 제1 레이어(LY1)에는 복수의 도전성 콘택들(CA, CB)이 형성되어 있다. 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택들(CA)(21, 22, 23, 24, 25, 31, 32, 33, 34, 35)과, 복수의 게이트 라인(11, 12, 13, 14, 15, 16)에 연결된 복수의 제2 콘택들(CB)(41, 42, 43)을 포함한다.
복수의 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 및 게이트 라인들(PC)을 덮는 제1 층간절연막(132)에 의해 상호 절연될 수 있다. 복수의 도전성 콘택들(CA, CB)은 제1 층간절연막(132)의 상면과 동일 레벨의 상면을 가질 수 있다. 제1 층간절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 층간절연막(132) 위에는 제2 층간절연막(134)과, 제2 층간절연막(134)을 관통하는 복수의 하부 비아 콘택들(V0)(51, 52, 53, 54, 55, 56, 57, 58, 59, 60. 61. 62)이 형성되어 있다. 제2 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 층간절연막(134) 위에는 제1 레이어(LY1)보다 높은 제2 레이어(LY2)에서 수평 방향으로 연장되는 복수의 배선들(M1)(71, 72, 73, 74, 75, 76, 77, 78)이 형성되어 있다.
복수의 배선들(M1)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 복수의 하부 비아 콘택들(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 복수의 하부 비아 콘택들(V0)은 제2 층간절연막(134)을 관통하여 복수의 도전성 콘택들(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 제2 층간절연막(134)에 의해 복수의 하부 비아 콘택(V0)이 상호 절연될 수 있다.
복수의 배선들(71~78)은 스탠다드 셀(SCL) 내의 복수의 지점들을 전기적으로 연결하는 내부 연결 배선을 포함할 수 있다. 예를 들어, 도 5에 도시된 내부 연결 배선(78)은 하부 비아 콘택들(55, 58)과 제1 콘택들(24, 33)을 통하여 제1 소자 영역(RX1)의 활성 영역과 제2 소자 영역(RX2)의 활성 영역을 전기적으로 연결할 수 있다.
제1 소자 영역(RX1)에 있는 활성 영역(AC)에 제1 파워 레일(71)이 연결되고, 제2 소자 영역(RX2)에 있는 활성 영역(AC)에 제2 파워 레일(72)이 연결될 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72) 중 하나는 전원 전압을 공급하기 위한 배선이고 다른 하나는 접지 전압을 공급하기 위한 배선일 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72)은 각각 제2 레이어(LY2)상에서 상호 평행하게 제1 방향(X)으로 연장될 수 있다. 일부 실시예들에서, 제1 파워 레일(71) 및 제2 파워 레일(72)은 다른 배선들(73~78)과 동시에 형성될 수 있다. 복수의 배선들(M1)은 각각 제3 층간절연막(136)을 관통하도록 형성될 수 있다. 제3 층간절연막(136)에 의해 복수의 배선들(M1)이 상호 절연될 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72) 사이의 제2 방향(Y)의 거리에 따라서 스탠다드 셀(SCL)의 셀 높이(CH)가 정의될 수 있다. 또한, 제1 파워 레일(71) 및 제2 파워 레일(72)과 평행한 제1 방향(X)을 따라 스탠다드 셀(SCL)의 셀 폭(CW)이 정의될 수 있다.
복수의 배선들(M1)들은 팁 대 사이드(T2S, tip-to-side) 제약, 제약 등에 따른 최소 스페이스 룰(minimum spacing rule)을 만족해야 한다. 이러한 제약으로 인하여 배선들(M1)의 크기 및 배치가 제한될 수 있다.
복수의 하부 비아 콘택(V0), 복수의 배선들(M1)은 각각 배리어막과 배선용 도전층과의 적층 구조를 가질 수 있다. 상기 배리어막은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 W, Cu, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 복수의 배선들(M1) 및 복수의 하부 비아 콘택들(V0)을 형성하기 위하여 CVD, ALD, 또는 전기도금 공정을 이용할 수 있다.
본 발명의 실시예들에 따른 집적 회로는 이와 같이 형성되는 다양한 스탠다드 셀들의 각각 또는 이들의 조합에 상응할 수 있다.
도 7은 집적 회로의 일 예를 나타내는 회로도이고 도 8은 도 7의 집적 회로의 동작을 나타내는 타이밍도이다.
도 7을 참조하면, 집적 회로(401)는 제1 낸드 게이트(ND0), 제2 낸드 게이트(ND1) 및 제3 낸드 게이트(ND2)를 포함할 수 있다. 도 7의 집적 회로(401)는 DDR(double data rate) 신호 발생을 위한 구성을 나타낸다.
제1 낸드 게이트(ND0)는 제1 데이터 신호(D0) 및 선택 신호(SEL)의 반전 신호(Sb)를 낸드(NAND) 연산하여 제1 내부 신호(d0i)를 발생한다. 선택 신호(SEL)는 도 8에 도시된 바와 같이 클록 신호일 수 있다. 제2 낸드 게이트(ND1)는 제2 데이터 신호(D1) 및 선택 신호(SEL)를 낸드(NAND) 연산하여 제2 내부 신호(d1i)를 발생한다. 제3 낸드 게이트(ND2)는 제1 내부 신호(d0i) 및 제2 내부 신호(d1i)를 낸드(NAND) 연산하여 출력 신호(OUT)를 발생한다.
도 7 및 8을 참조하면, 집적 회로(401)는 선택 신호(SEL)의 상승 에지(rising edge)에 동기하여 제2 데이터 신호(D1)를 샘플링하고 선택 신호(SEL)의 하강 에지(falling edge)에 동기하여 제1 데이터 신호(D0)를 샘플링한다. 출력 신호(OUT)에 포함된 제2 데이터 신호(D1)의 샘플 데이터는 tND1+tND2의 딜레이를 갖고, 출력 신호(OUT)에 포함된 제1 데이터 신호(D0)의 샘플 데이터는 tINV+tND0+tND2의 딜레이를 갖는다. 여기서, tINV는 인버터(INV)의 딜레이를 나타내고, tND0는 제1 낸드 게이트(ND0)의 딜레이를 나타내고, tND1는 제2 낸드 게이트(ND1)의 딜레이를 나타내고, tND2는 제3 낸드 게이트(ND2)의 딜레이를 나타낸다.
선택 신호(SEL)의 반전 신호(Sb)의 딜레이로 인해 제1 내부 신호(d0i)와 제2 내부 신호(d1i)의 딜레이 차이가 발생하게 되며, 상기 딜레이 차이가 출력 신호(OUT)에 반영되어, 출력 신호(OUT)의 전파 딜레이(propagation delay)의 편차가 발생하게 된다. 즉, 인버터(INV)의 딜레이(tINV)로 인해 선택 신호(SEL)가 논리 로우(0)일 때와 논리 하이(1)일 때의 전파 딜레이에 차이가 발생하게 된다. 이 경우, 도 11을 참조하여 후술하는 바와 같이, 출력 신호(OUT)의 아이 패턴(eye pattern)에 열화(degradation)가 발생하여 유효 윈도우 마진(valid window margin)이 감소하게 된다.
도 9는 본 발명의 실시예들에 따른 설계 방법에 의한 집적 회로의 일 실시예를 나타내는 회로도이고, 도 10은 도 9의 집적 회로의 동작을 나타내는 타이밍도이다.
도 9를 참조하면, 집적 회로(402)는 제1 낸드 게이트(ND0), 제2 낸드 게이트(ND1), 제3 낸드 게이트(ND2) 및 부하 스탠다드 셀(LSC)을 포함할 수 있다. 도 9의 집적 회로(402)는 DDR(double data rate) 신호 발생을 위한 도 7의 구성에 상응한다.
제1 낸드 게이트(ND0)는 제1 데이터 신호(D0) 및 선택 신호(SEL)의 반전 신호(Sb)를 낸드(NAND) 연산하여 제1 내부 신호(d0i)를 발생한다. 선택 신호(SEL)는 도 8에 도시된 바와 같이 클록 신호일 수 있다. 제2 낸드 게이트(ND1)는 제2 데이터 신호(D1) 및 선택 신호(SEL)를 낸드(NAND) 연산하여 제2 내부 신호(d1id)를 발생한다. 부하 스탠다드 셀(LSC)은 제2 낸드 게이트(ND1)의 출력 노드에 연결되어 부가적인 딜레이를 제공한다. 부하 스탠다드 셀(LSC)은 제1 전극이 제2 낸드 게이트(ND1)의 출력 노드에 연결되고 제2 전극에 바이어스 전압(VB)이 인가될 수 있다. 제3 낸드 게이트(ND2)는 제1 내부 신호(d0i) 및 제2 내부 신호(d1id)를 낸드(NAND) 연산하여 출력 신호(OUT)를 발생한다.
도 9 및 10을 참조하면, 집적 회로(402)는 선택 신호(SEL)의 상승 에지(rising edge)에 동기하여 제2 데이터 신호(D1)를 샘플링하고 선택 신호(SEL)의 하강 에지(falling edge)에 동기하여 제1 데이터 신호(D0)를 샘플링한다. 출력 신호(OUT)에 포함된 제2 데이터 신호(D1)의 샘플 데이터는 (tND1+tL)+tND2의 딜레이를 갖고, 출력 신호(OUT)에 포함된 제1 데이터 신호(D0)의 샘플 데이터는 tINV+tND0+tND2의 딜레이를 갖는다. 여기서, tL은 부하 스탠다드 셀(LSC)의 딜레이를 나타내고, tINV는 인버터(INV)의 딜레이를 나타내고, tND0는 제1 낸드 게이트(ND0)의 딜레이를 나타내고, tND1는 제2 낸드 게이트(ND1)의 딜레이를 나타내고, tND2는 제3 낸드 게이트(ND2)의 딜레이를 나타낸다. tND0, tND1 및 tND2는 실질적으로 동일할 수 있다.
선택 신호(SEL)의 반전 신호(Sb)의 딜레이로 인해 제1 내부 신호(di0)와 제2 내부 신호(d0i)의 딜레이 차이가 발생하게 되지만, 상기 딜레이 차이를 부하 스탠다드 셀(LSC)의 딜레이로 보상할 수 있다. 본 발명의 설계 방법에 따라서 딜레이 매칭을 위한 부하 스탠다드 셀(LSC)을 제2 낸드 게이트(ND1)의 출력 노드에 사용하여 전파 딜레이를 제어할 수 있다. 서로 다른 딜레이 특성을 갖는 복수의 부하 스탠다드 셀들 중에서 tND1+tL 와 tINV+tND0가 동일하게 되는 또는 가장 차이가 적게 되는 부하 스탠다드 셀을 선택하여 배치함으로써 딜레이 매칭을 수행할 수 있다. 이와 같은 딜레이 매칭을 통하여 유효 윈도우 마진을 확보할 수 있다.
도 11은 본 발명의 실시예들에 따른 딜레이 매칭 및 듀티 조절을 나타내는 도면이다.
도 11의 왼쪽 부분에는 도 7의 집적 회로(401)에 해당하는 출력 신호(OUT)의 아이 패턴(eye pattern)이 도시되어 있고, 도 11의 오른 쪽 부분에는 도 9의 집적 회로(402)에 해당하는 출력 신호(OUT)의 아이 패턴(eye pattern)이 도시되어 있다.
도 11에 도시된 바와 같이, 딜레이 매칭을 수행하지 않은 경우에 출력 신호(OUT)에서 아이 패턴을 측정하면, 전파 딜레이의 편차로 인해 아이 패턴의 유효 윈도우 마진이 감소한다. 상기 전파 딜레이의 편차를 보상하기 위해 부하 스탠다드 셀을 이용하여 딜레이 매칭을 수행함으로써 유효 윈도우 마진을 증가시킬 수 있다.
이와 같이, 본 발명의 실시예들에 따라서, 서로 다른 딜레이 특성을 갖는 복수의 부하 스탠다드 셀들을 사용하여, 자동 배치 및 라우팅 기반의 레이아웃 설계에서 딜레이 매칭을 수행하여 집적 회로의 성능을 향상시킬 수 있다.
도 12a 내지 16b는 본 발명의 실시예들에 따른 부하 스탠다드 셀들을 나타내는 도면들이다.
도 12a 내지 16b에는 서로 다른 딜레이 특성을 갖는 부하 스탠다드 셀들의 실시예들이 도시되어 있다. 도 12b, 13b, 14b, 15b 및 16b에는 도 5 내지 6c를 참조하여 설명한 핀펫 공정에 부합하는 부하 스탠다드 셀들의 구성을 도시하고 있으나 이에 한정되는 것은 아니다. 도 12b, 13b, 14b, 15b 및 16b에서, 전술한 바와 같이, PC는 게이트 라인들을 나타내고, CA는 제1 콘택들을 나타내고, CB는 제2 콘택들을 나타내고, V0는 비아 콘택들을 나타내고, M1은 배선들을 나타내고, CW1과 CW2는 부하 스탠다드 셀의 셀 폭을 나타내고, CH는 부하 스탠다드 셀의 셀 높이를 나타내고, RX는 제1 소자 영역을 나타내고, RX2는 제2 소자 영역을 나타내고, ACR은 액티브 컷 영역을 나타낸다. 도 12b, 13b, 14b, 15b 및 16b에 도시된 구성은 도 5 내지 6c의 설명을 참조하여 이해될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 12a는 하나의 피모스(PMOS, P-channel metal oxide semiconductor) 트랜지스터(TP) 및 하나의 엔모스(NMOS, N-channel metal oxide semiconductor) 트랜지스터(TN)를 포함하는 부하 스탠다드 셀(LSC1)을 나타낸다.
도 12a를 참조하면, 피모스 트랜지스터(TP)의 소스 전극 및 드레인 전극을 전원 전압(VDD)에 연결하고, 엔모스 트랜지스터(TN)의 드레인 전극 및 소스 전극을 접지 전압(VSS)에 연결하고, 피모스 트랜지스터(TP)의 게이트 전극 및 엔모스 트랜지스터(TN)의 게이트 전극을, 딜레이를 제공하기 위한 부하 노드(NL)에 공통으로 연결한다. 이와 같이 연결된 피모스 트랜지스터(TP) 및 엔모스 트랜지스터(TN)를 하나의 부하 스탠다드 셀(LSC1)로서 스탠다드 셀 라이브러리에 포함시킬 수 있다.
도 12b는 도 12a의 부하 스탠다드 셀(LSC1)에 상응하는 레이아웃의 일 예를 나타낸다.
도 12a 및 12b를 참조하면, 피모스 트랜지스터(TP)는 제1 소자 영역(RX1)에 형성되고 엔모스 트랜지스터(TN)는 제2 소자 영역(RX2)에 형성될 수 있다. 이 경우 제1 파워 레일(71)을 통하여 전원 전압(VDD)이 공급되고 제2 파워 레일(72)을 통하여 접지 전압(VSS)이 공급될 수 있다.
제1 콘택들(21, 22) 및 비아 콘택들(51, 52)을 통하여 피모스 트랜지스터(TP)의 소스 전극 및 드레인 전극이 전원 전압(VDD)에 연결될 수 있고, 제1 콘택들(31, 32) 및 비아 콘택들(53, 54)을 통하여 엔모스 트랜지스터(TN)의 소스 전극 및 드레인 전극이 접지 전압(VSS)에 연결될 수 있다.
피모스 트랜지스터(TP)와 엔모스 트랜지스터(TN)의 공통 게이트 라인(11)은 비아 콘택(61)을 통하여 배선(75)에 연결되고 배선(75)은 부하 노드(NL)로서 다른 스탠다드 셀의 딜레이 노드에 연결될 수 있다.
이와 같이, 부하 스탠다드 셀은 모스(MOS, metal oxide semiconductor)) 트랜지스터의 소스 전극 및 드레인 전극을 연결한 모스 커패시터를 이용하여 구현될 수 있다. 서로 다른 딜레이 특성을 갖도록 복수의 부하 스탠다드 셀들에 포함되는 모스 커패시터들은 서로 다른 커패시턴스 값들을 갖도록 구현될 수 있다.
일 실시예에서, 모스 트랜지스터의 게이트 전극, 즉 도 12b의 게이트 라인(11)에 주입되는 불순물의 농도를 조절하여 모스 커패시터의 커패시턴스 값을 제어할 수 있다.
다른 실시예에서, 모스 커패시터의 사이즈를 조절하여 모스 커패시터의 커패시턴스 값을 제어할 수 있다. 여기서 모스 커패시터의 사이즈는 대향하는 두 전도체 각각의 물리적인 크기, 상대적인 위치 등을 포함할 수 있다. 예를 들어, 모스 트랜지스터의 게이트 전극, 즉 게이트 라인(11)의 길이를 조절하여 상기 모스 커패시터의 커패시턴스 값을 제어할 수 있다.
또 다른 실시예에서, 후술하는 바와 같이, 도 13a 및 13b의 병렬 구조 또는 도 14a 및 14b의 직렬 구조를 이용하여 커패시턴스 값을 제어함으로써 부하 스탠다드 셀들의 서로 다른 딜레이 특성을 구현할 수 있다.
도 13a는 복수의 피모스 트랜지스터들(TP1, TP2) 및 복수의 엔모스 트랜지스터들(TN1, TN2)을 포함하는 부하 스탠다드 셀(LSC2)을 나타낸다. 도 13a에는 편의상 2개의 피모스 트랜지스터들 및 2개의 엔모스 트랜지스터들을 이용한 병렬 구조가 도시되어 있으나, 트랜지스터들의 개수는 다양하게 변경될 수 있다.
도 13a를 참조하면, 제1 피모스 트랜지스터(TP1)의 소스 전극 및 드레인 전극을 전원 전압(VDD)에 연결하고, 제1 엔모스 트랜지스터(TN1)의 드레인 전극 및 소스 전극을 접지 전압(VSS)에 연결한다. 마찬가지로 제2 피모스 트랜지스터(TP2)의 소스 전극 및 드레인 전극을 전원 전압(VDD)에 연결하고, 제2 엔모스 트랜지스터(TN2)의 드레인 전극 및 소스 전극을 접지 전압(VSS)에 연결한다. 제1 피모스 트랜지스터(TP1)의 게이트 전극, 제2 피모스 트랜지스터(TP2)의 게이트 전극, 제1 엔모스 트랜지스터(TN1)의 게이트 전극 및 제2 엔모스 트랜지스터(TN2)의 게이트 전극을, 딜레이를 제공하기 위한 부하 노드(NL)에 공통으로 연결한다. 이와 같이 병렬 연결된 피모스 트랜지스터들(TP1, TP2) 및 엔모스 트랜지스터들(TN1, TN2)을 하나의 부하 스탠다드 셀(LSC2)로서 스탠다드 셀 라이브러리에 포함시킬 수 있다.
도 13b는 도 13a의 부하 스탠다드 셀(LSC2)에 상응하는 레이아웃의 일 예를 나타낸다.
도 13a 및 13b를 참조하면, 제1 피모스 트랜지스터(TP1) 및 제2 피모스 트랜지스터(TP2)는 제1 소자 영역(RX1)에 형성되고 제1 엔모스 트랜지스터(TN1) 및 제2 엔모스 트랜지스터(TN2)는 제2 소자 영역(RX2)에 형성될 수 있다. 이 경우 제1 파워 레일(71)을 통하여 전원 전압(VDD)이 공급되고 제2 파워 레일(72)을 통하여 접지 전압(VSS)이 공급될 수 있다.
제1 콘택들(21, 22, 23, 24) 및 비아 콘택들(51, 52, 53, 54)을 통하여 피모스 트랜지스터들(TP1, TP2)의 소스 전극들 및 드레인 전극들이 전원 전압(VDD)에 연결될 수 있고, 제1 콘택들(31, 32, 33, 34) 및 비아 콘택들(55, 56, 57, 58)을 통하여 엔모스 트랜지스터들(TN1, TN2)의 소스 전극들 및 드레인 전극들이 접지 전압(VSS)에 연결될 수 있다.
제1 피모스 트랜지스터(TP1)와 제1 엔모스 트랜지스터(TN1)의 공통 게이트 라인(11) 및 제2 피모스 트랜지스터(TP2)와 제2 엔모스 트랜지스터(TN2)의 공통 게이트 라인(13)은 비아 콘택들(61, 62)을 통하여 배선(75)에 연결되고 배선(75)은 부하 노드(NL)로서 다른 스탠다드 셀의 딜레이 노드에 연결될 수 있다. 게이트 라인(12)은 플로팅된 상태에 있는 더미 게이트 라인에 해당한다.
도 14a는 복수의 피모스 트랜지스터들(TP1, TP2) 및 복수의 엔모스 트랜지스터들(TN)을 포함하는 부하 스탠다드 셀(LSC3)을 나타낸다. 도 14a에는 편의상 2개의 피모스 트랜지스터들 및 2개의 엔모스 트랜지스터들을 이용한 직렬 구조가 도시되어 있으나, 트랜지스터들의 개수는 다양하게 변경될 수 있다.
도 14a를 참조하면, 제1 피모스 트랜지스터(TP1)의 소스 전극 및 드레인 전극을 제2 피모스 트랜지스터(TP2)의 게이트 전극에 연결하고, 제2 피모스 트랜지스터(TP2)의 소스 전극 및 드레인 전극을 전원 전압(VDD)에 연결한다. 한편, 제1 엔모스 트랜지스터(TN1)의 드레인 전극 및 소스 전극을 제2 엔모스 트랜지스터(TN2)의 게이트 전극에 연결하고, 제2 엔모스 트랜지스터(TN2)의 드레인 전극 및 소스 전극을 접지 전압(VSS)에 연결한다. 제1 피모스 트랜지스터(TP1)의 게이트 전극 및 제1 엔모스 트랜지스터(TN1)의 게이트 전극을, 딜레이를 제공하기 위한 부하 노드(NL)에 공통으로 연결한다. 이와 같이 직렬 연결된 피모스 트랜지스터들(TP1, TP2) 및 엔모스 트랜지스터들(TN1, TN2)을 하나의 부하 스탠다드 셀(LSC3)로서 스탠다드 셀 라이브러리에 포함시킬 수 있다.
도 14b는 도 14a의 부하 스탠다드 셀(LSC2)에 상응하는 레이아웃의 일 예를 나타낸다.
도 14a 및 14b를 참조하면, 제1 피모스 트랜지스터(TP1) 및 제2 피모스 트랜지스터(TP2)는 제1 소자 영역(RX1)에 형성되고 제1 엔모스 트랜지스터(TN1) 및 제2 엔모스 트랜지스터(TN2)는 제2 소자 영역(RX2)에 형성될 수 있다. 이 경우 제1 파워 레일(71)을 통하여 전원 전압(VDD)이 공급되고 제2 파워 레일(72)을 통하여 접지 전압(VSS)이 공급될 수 있다.
제1 콘택들(21, 22), 비아 콘택들(62, 63, 64) 및 배선(76)을 통하여 제1 피모스 트랜지스터(TP1)의 소스 전극 및 드레인 전극이 제2 피모스 트랜지스터(TP2)의 게이트 전극, 즉 게이트 라인의 세그먼트(13)에 연결될 수 있고, 제1 콘택들(23, 24) 및 비아 콘택들(51, 52)을 통하여 제2 피모스 트랜지스터(TP2)의 소스 전극 및 드레인 전극이 전원 전압(VDD)에 연결될 수 있다.
제1 콘택들(31, 32), 비아 콘택들(65, 66, 67) 및 배선(77)을 통하여 제1 엔모스 트랜지스터(TN1)의 소스 전극 및 드레인 전극이 제2 엔모스 트랜지스터(TN2)의 게이트 전극, 즉 게이트 라인의 세그먼트(14)에 연결될 수 있고, 제1 콘택들(33, 34) 및 비아 콘택들(53, 54)을 통하여 제2 엔모스 트랜지스터(TN2)의 소스 전극 및 드레인 전극이 접지 전압(VSS)에 연결될 수 있다.
제1 피모스 트랜지스터(TP1)와 제1 엔모스 트랜지스터(TN1)의 공통 게이트 라인(11)은 비아 콘택(61)을 통하여 배선(75)에 연결되고 배선(75)은 부하 노드(NL)로서 다른 스탠다드 셀의 딜레이 노드에 연결될 수 있다. 게이트 라인(12)은 플로팅된 상태에 있는 더미 게이트 라인에 해당한다.
도 15a는 하나의 피모스 트랜지스터(TP)를 포함하는 부하 스탠다드 셀(LSC4)을 나타낸다.
도 15a를 참조하면, 피모스 트랜지스터(TP)의 소스 전극 및 드레인 전극을 전원 전압(VDD)에 연결하고, 피모스 트랜지스터(TP)의 게이트 전극을, 딜레이를 제공하기 위한 부하 노드(NL)에 연결한다. CMOS(complementary metal oxide semiconductor) 공정에 따른 상응하는 엔모스 트랜지스터는 더미 상태로 남아 있을 수 있으며, 도 15a에는 도시를 생략하였다. 이와 같이 연결된 피모스 트랜지스터(TP)를 하나의 부하 스탠다드 셀(LSC4)로서 스탠다드 셀 라이브러리에 포함시킬 수 있다.
도 15b는 도 15a의 부하 스탠다드 셀(LSC4)에 상응하는 레이아웃의 일 예를 나타낸다.
도 15a 및 15b를 참조하면, 피모스 트랜지스터(TP)는 제1 소자 영역(RX1)에 형성되고 제2 소자 영역(RX2)에는 엔모스 트랜지스터가 형성되지 않고 빈 상태가 될 수 있다. 이 경우 제1 파워 레일(71)을 통하여 전원 전압(VDD)이 공급되고 제2 파워 레일(72)을 통하여 접지 전압(VSS)이 공급될 수 있다.
제1 콘택들(21, 22) 및 비아 콘택들(51, 52)을 통하여 피모스 트랜지스터(TP)의 소스 전극 및 드레인 전극이 전원 전압(VDD)에 연결될 수 있다. 피모스 트랜지스터(TP)의 게이트 전극에 상응하는 게이트 라인의 세그먼트(12)는 비아 콘택(61)을 통하여 배선(75)에 연결되고 배선(75)은 부하 노드(NL)로서 다른 스탠다드 셀의 딜레이 노드에 연결될 수 있다. 게이트 라인의 다른 세그먼트(11)는 플로팅된 상태에 있는 더미 게이트 라인에 해당한다.
도 16a는 하나의 엔모스 트랜지스터(TN)를 포함하는 부하 스탠다드 셀(LSC5)을 나타낸다.
도 16a를 참조하면, 엔모스 트랜지스터(TN)의 소스 전극 및 드레인 전극을 접지 전압(VDD)에 연결하고, 엔모스 트랜지스터(TN)의 게이트 전극을, 딜레이를 제공하기 위한 부하 노드(NL)에 연결한다. CMOS 공정에 따른 상응하는 피모스 트랜지스터는 더미 상태로 남아 있을 수 있으며, 도 16a에는 도시를 생략하였다. 이와 같이 연결된 엔모스 트랜지스터(TN)를 하나의 부하 스탠다드 셀(LSC5)로서 스탠다드 셀 라이브러리에 포함시킬 수 있다.
도 16b는 도 16a의 부하 스탠다드 셀(LSC5)에 상응하는 레이아웃의 일 예를 나타낸다.
도 16a 및 16b를 참조하면, 엔모스 트랜지스터(TN)는 제2 소자 영역(RX2)에 형성되고 제1 소자 영역(RX1)에는 피모스 트랜지스터가 형성되지 않고 빈 상태가 될 수 있다. 이 경우 제1 파워 레일(71)을 통하여 전원 전압(VDD)이 공급되고 제2 파워 레일(72)을 통하여 접지 전압(VSS)이 공급될 수 있다.
제1 콘택들(31, 32) 및 비아 콘택들(51, 52)을 통하여 엔모스 트랜지스터(TN)의 소스 전극 및 드레인 전극이 접지 전압(VSS)에 연결될 수 있다. 엔모스 트랜지스터(TN)의 게이트 전극에 상응하는 게이트 라인의 세그먼트(11)는 비아 콘택(61)을 통하여 배선(75)에 연결되고 배선(75)은 부하 노드(NL)로서 다른 스탠다드 셀의 딜레이 노드에 연결될 수 있다. 게이트 라인의 다른 세그먼트(12)는 플로팅된 상태에 있는 더미 게이트 라인에 해당한다.
도 15a의 부하 스탠다드 셀(LSC4)은 부하 노드(NL)의 대향 전극(opposite electrode)에 전원 전압(VDD)이 연결되기 때문에 신호의 하강 에지(falling edge)보다 상승 에지(rising edge)에 더 큰 딜레이를 제공할 수 있다. 한편, 도 16a의 부하 스탠다드 셀(LSC5)은 부하 노드(NL)의 대향 전극에 접지 전압(VSS)이 연결되기 때문에 신호의 상승 에지보다 하강 에지에 더 큰 딜레이를 제공할 수 있다.
이와 같이 상승 에지 및 하강 에지에 대해서 서로 다른 딜레이 특성을 갖는 부하 스탠다드 셀들(LSC4, LSC5) 중 적어도 하나를 이용하여 집적 회로의 신호의 듀티 비를 조절할 수 있다.
도 17은 본 발명의 실시예들에 따른 집적 회로를 나타내는 블록도이다
도 17을 참조하면, 집적 회로(403)는 제1 딜레이 노드(ND1)를 포함하는 제1 로직 스탠다드 셀(SC1), 제2 딜레이 노드(ND2)를 포함하는 제2 로직 스탠다드 셀(SC2), 제3 로직 스탠다드 셀(SC3), 제4 로직 스탠다드 셀(SC4), 제1 부하 스탠다드 셀(LSCa) 및 제2 부하 스탠다드 셀(LSCb)을 포함할 수 있다.
제1 부하 스탠다드 셀(LSCa)은 제1 딜레이를 제공하는 제1 부하 노드를 포함하고, 제1 딜레이 노드(ND1)에 상기 제1 부하 노드가 연결될 수 있다. 제2 부하 스탠다드 셀(LSCb)는 상기 제1 딜레이와 다른 제2 딜레이를 제공하는 제2 부하 노드를 포함하고, 제2 딜레이 노드(ND2)에 상기 제2 부하 노드가 연결될 수 있다. 제1 부하 스탠다드 셀(LSCa)의 제1 부하 노드의 대향 전극에는 제1 바이어스 전압(VB1)이 인가되고, 제2 부하 스탠다드 셀(LSCb)의 제2 부하 노드의 대향 전극에는 제2 바이어스 전압(VB2)이 인가될 수 있다.
제1 로직 스탠다드 셀(SC1)은 제1 신호(S1)를 논리 연산하여 제2 신호(S2)를 발생하고, 제3 로직 스탠다드 셀(SC3)은 제2 신호(S2)를 논리 연산하여 제3 신호(S3)를 발생할 수 있다. 제2 로직 스탠다드 셀(SC2)은 제4 신호(S4)를 논리 연산하여 제5 신호(S5)를 발생하고, 제4 로직 스탠다드 셀(SC4)은 제5 신호(S5)를 논리 연산하여 제6 신호(S6)를 발생할 수 있다.
도 15a 및 16a를 참조하여 설명한 바와 같이, 제1 바이어스 전압(VB1) 및 제2 바이어스 전압(VB2) 중 하나는 전원 전압(VDD)에 상응하고 다른 하나는 접지 전압(VSS)에 상응할 수 있다. 이 경우 제1 부하 스탠다드 셀(LSCa) 및 제2 부하 스탠다드 셀(LSCb) 중 하나는 상승 에지에 대해 더 큰 딜레이를 제공하고 다른 하나는 하강 에지에 대해 더 큰 딜레이를 제공할 수 있다.
도 18a 및 18b는 도 17의 집적 회로의 동작을 나타내는 타이밍도들이다.
도 17 및 18a를 참조하면, 제1 부하 스탠다드 셀(LSCa)은 상승 에지보다 하강 에지에 더 큰 딜레이를 제공할 수 있다. 이러한 제1 부하 스탠다드 셀(LSCa)의 딜레이 특성에 따라서 제2 신호(S2)의 상승 시간(tR1)보다 하강 시간(tF1)이 더 길고, 제1 신호(S1)에 대한 제3 신호(S3)의 상승 에지의 딜레이(tDR1)보다 하강 에지의 딜레이(tDF1)가 더 크게 될 수 있다. 예를 들어, 제1 신호(S1)의 듀티 비(duty ratio)가 1/2보다 작은 경우, 이러한 딜레이 특성을 갖는 제1 부하 스탠다드 셀(LSCa)을 이용하여 제3 신호(S3)의 듀티 비를 1/2에 가깝도록 증가할 수 있다.
도 17 및 18b를 참조하면, 제2 부하 스탠다드 셀(LSCb)은 하강 에지보다 상승 에지에 더 큰 딜레이를 제공할 수 있다. 이러한 제2 부하 스탠다드 셀(LSCb)의 딜레이 특성에 따라서 제2 신호(S2)의 하강 시간(tF2)보다 상승 시간(tR2)이 더 길고, 제1 신호(S1)에 대한 제3 신호(S3)의 하강 에지의 딜레이(tDF2)보다 상승 에지의 딜레이(tDR2)이 더 크게 될 수 있다. 예를 들어, 제4 신호(S4)의 듀티 비(duty ratio)가 1/2보다 큰 경우, 이러한 딜레이 특성을 갖는 제2 부하 스탠다드 셀(LSCb)을 이용하여 제6 신호(S6)의 듀티 비를 1/2에 가깝도록 감소할 수 있다.
이와 같은 제1 부하 스탠다드 셀(LSCa) 및 제2 부하 스탠다드 셀(LSCb) 중 적어도 하나를 이용하여 집적 회로의 신호의 듀티 비를 조절할 수 있다.
도 19는 본 발명의 일 실시예에 따른 집적 회로를 나타내는 회로도이다.
도 19에는 본 발명의 실시예들에 따른 집적 회로의 하나로서 디지털 제어 딜레이 라인(digitally controlled delay line)의 일 예가 도시되어 있다. 도 19에는 편의상, 5비트의 선택 신호들(SEL1~SEL5)에 의해 제어되는 5개의 스테이지들을 포함하는 디지털 제어 딜레이 라인을 도시하였으나, 스테이지들의 개수는 다양하게 결정될 수 있다.
도 19를 참조하면, 집적 회로(404)는 복수의 입력 낸드 게이트들(GA1~GA5), 복수의 중간 낸드 게이트들(GB0~GB4), 복수의 출력 낸드 게이트들(GC0~GC4), 복수의 중간 부하 스탠다드 셀들(LSC12~LSC15) 및 복수의 출력 부하 스탠다드 셀들(LSC21~LSC25)을 포함할 수 있다.
복수의 입력 낸드 게이트들(GA1~GA5)의 각각은 복수의 선택 신호들(SEL1~SEL5)의 반전 신호들의 각각 및 전단의 입력 낸드 게이트의 출력을 낸드 연산하여 출력한다. 첫 번째 입력 낸드 게이트(GA1)는 입력 신호(IN)를 수신한다. 복수의 중간 낸드 게이트들(GB0~GB4)의 각각은 복수의 선택 신호들(SEL1~SEL5)의 각각 및 상응하는 입력 낸드 게이트의 출력을 낸드 연산하여 출력한다. 복수의 출력 낸드 게이트들(GC0~GC4)의 각각은 상응하는 중간 낸드 게이트의 출력 및 전단의 출력 낸드 게이트의 출력을 낸드 연산하여 출력한다. 첫 번째 출력 낸드 게이트(GC0)는 최종적으로 지연된 출력 신호(OUT)를 제공한다.
선택 신호들(SEL1~SEL5)은 온도계 코드(thermometric code)를 형성한다. 예를 들어, 도 19에 도시된 바와 같이, 제1, 제2 및 제3 선택 신호들(SEL1, SEL2, SEL3)은 0의 값을 갖고 제4 및 제5 선택 신호들(SEL4, SEL5)은 1의 값을 갖는 경우, 입력 신호(IN)는 3개의 입력 낸드 게이트들(GA1, GA2, GA3), 1개의 중간 낸드 게이트(GB3) 및 4개의 출력 낸드 게이트들(GC3, GC2, GC1, GC0)을 거치게 되고, 최종적으로 지연된 출력 신호(OUT)가 제공된다.
복수의 입력 낸드 게이트들(GA1~GA5)의 각 출력은 2개의 낸드 게이트들, 즉 후단의 입력 낸드 게이트 및 상응하는 중간 낸드 게이트의 입력들로서 제공된다. 반면에 복수의 중간 낸드 게이트들(GB0~GB4)의 각 출력은 1개의 낸드 게이트, 즉 상응하는 출력 낸드 게이트의 입력으로서 제공된다. 이와 같은 출력 부하의 미스 매칭, 즉 딜레이 미스매칭은 집적 회로(404)의 동작 특성의 열화를 초래한다. 따라서, 본 발명의 실시예들에 따른 설계 방법에 의해 복수의 중간 낸드 게이트들(GB0~GB4)의 출력 노드들에 복수의 중간 부하 스탠다드 셀들(LSC11~LSC15)을 각각 연결하여 딜레이 매칭을 구현할 수 있다. 마찬가지로 복수의 출력 낸드 게이트들(GC0~GC4)의 출력 노드들에 복수의 출력 부하 스탠다드 셀들(LCS21~LCS25)을 각각 연결할 수 있다.
도 20은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 20을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(4200)은 외부와의 유선 통신 및/또는 무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 솔리드 스테이트 드라이브(SSD, solid state drive), 유니버셜 플래시 스토리지(UFS, universal flash storage) 장치일 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 예를 들어, 모바일 램(4500)은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
모바일 장치(4000)의 구성 요소들 중 적어도 하나는 본 발명의 실시예들에 따른 적어도 하나 이상의 부하 스탠다드 셀들을 포함할 수 있다. 전술한 바와 같이, 상기 부하 스탠다드 셀들은 스탠다드 셀 라이브러리에 포함될 수 있고, 툴을 이용한 자동 배치 및 라우팅(automatic placement and routing)을 통하여 모바일 장치(4000)에 포함되는 집적 회로를 설계 할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 집적 회로의 설계 방법 및 이에 따른 집적 회로는, 부하 스탠다드 셀을 이용하여 딜레이 매칭 및 듀티 조절을 적용한 집적 회로를 설계함으로써 설계 효율을 향상시킬 수 있고 집적 회로의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 임의의 전자 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 배치 모듈과 라우팅 모듈을 실행하는 프로세서 및 저장부를 포함하는 설계 시스템에 의해 수행되는 집적 회로의 설계 방법으로서,
    상기 배치 모듈에 의해, 집적 회로를 정의하는 입력 데이터를 수신하는 단계;
    상기 저장부로부터 상기 배치 모듈로, 스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 서로 다른 딜레이 특성을 갖는 복수의 부하 스탠다드 셀들을 제공하는 단계;
    상기 배치 모듈 및 상기 라우팅 모듈에 의해, 상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계; 및
    상기 라우팅 모듈에 의해, 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함하고,
    상기 복수의 부하 스탠다드 셀들을 제공하는 단계는,
    피모스(PMOS, P-channel metal oxide semiconductor) 트랜지스터의 소스 전극 및 드레인 전극을 전원 전압에 연결하는 단계;
    엔모스(NMOS, N-channel metal oxide semiconductor) 트랜지스터의 드레인 전극 및 소스 전극을 접지 전압에 연결하는 단계;
    상기 피모스 트랜지스터의 게이트 전극 및 상기 엔모스 트랜지스터의 게이트 전극을, 딜레이를 제공하기 위한 부하 노드에 공통으로 연결하는 단계; 및
    상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터를 하나의 부하 스탠다드 셀로서 제공하는 단계를 포함하는 집적 회로의 설계 방법.
  2. 제1 항에 있어서,
    상기 복수의 부하 스탠다드 셀들을 제공하는 단계는,
    서로 다른 커패시턴스 값들을 갖는 복수의 커패시터들을 상기 서로 다른 딜레이 특성을 갖는 상기 복수의 부하 스탠다드 셀들로서 제공하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
  3. 제2 항에 있어서,
    상기 복수의 커패시터들은 모스(MOS, metal oxide semiconductor)) 트랜지스터의 소스 전극 및 드레인 전극을 연결한 모스 커패시터로 구현되는 것을 특징으로 하는 집적 회로의 설계 방법.
  4. 제3 항에 있어서,
    상기 복수의 부하 스탠다드 셀들을 제공하는 단계는,
    상기 모스 트랜지스터의 게이트 전극에 주입되는 불순물의 농도를 조절하여 상기 모스 커패시터의 커패시턴스 값을 제어하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
  5. 제3 항에 있어서,
    상기 복수의 부하 스탠다드 셀들을 제공하는 단계는,
    상기 모스 트랜지스터의 사이즈를 조절하여 상기 모스 커패시터의 커패시턴스 값을 제어하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
  6. 제1 항에 있어서,
    상기 복수의 부하 스탠다드 셀들을 제공하는 단계는,
    복수의 모스 커패시터들을 직렬로 연결하는 단계; 및
    직렬로 연결된 상기 복수의 모스 커패시터들을 하나의 부하 스탠다드 셀로서 제공하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
  7. 제1 항에 있어서,
    상기 복수의 부하 스탠다드 셀들을 제공하는 단계는,
    복수의 모스 커패시터들을 병렬로 연결하는 단계; 및
    병렬로 연결된 상기 복수의 모스 커패시터들을 하나의 부하 스탠다드 셀로서 제공하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
  8. 삭제
  9. 배치 모듈과 라우팅 모듈을 실행하는 프로세서 및 저장부를 포함하는 설계 시스템에 의해 수행되는 집적 회로의 설계 방법으로서,
    상기 배치 모듈에 의해, 집적 회로를 정의하는 입력 데이터를 수신하는 단계;
    상기 저장부로부터 상기 배치 모듈로, 스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 서로 다른 딜레이 특성을 갖는 복수의 부하 스탠다드 셀들을 제공하는 단계;
    상기 배치 모듈 및 상기 라우팅 모듈에 의해, 상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계; 및
    상기 라우팅 모듈에 의해, 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함하고,
    상기 복수의 부하 스탠다드 셀들을 제공하는 단계는,
    신호의 상승 에지(rising edge)보다 하강 에지(falling edge)에 더 큰 딜레이를 제공하는 제1 부하 스탠다드 셀을 제공하는 단계; 및
    신호의 하강 에지보다 상승 에지에 더 큰 딜레이를 제공하는 제2 부하 스탠다드 셀을 제공하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
  10. 제9 항에 있어서,
    상기 배치 및 라우팅을 수행하는 단계는,
    상기 제1 부하 스탠다드 셀 및 상기 제2 부하 스탠다드 셀 중 적어도 하나를 이용하여 상기 집적 회로의 신호의 듀티 비를 조절하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 설계 방법.
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