JP4986299B2 - 半導体装置及び半導体装置のタイミング調整方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置のタイミング調整方法に関し、特に内部タイミングを自動的に調整する半導体装置及び半導体装置のタイミング調整方法に関する。

半導体装置上の各回路の動作を制御するために内部タイミング信号（以下単に「タイミング信号」という）を用いることが知られている。タイミング信号は、例えば、外部クロック信号を用いて遅延回路により生成される。近年、半導体装置では、低消費電力の要求から、低電圧化が進んでいる。その低電圧化に伴い、電源電圧ＶＤＤ及び閾値電圧Ｖｔｈの変動に対するトランジスタの遅延時間（ｔｐｄ）の依存性が高くなってきている。その影響により、遅延回路における遅延時間の変動の増加が起こり得る。そのような遅延回路の変動の増加により、半導体装置の内部動作マージンを確保することが困難になるおそれがある。

遅延回路における遅延時間の変動を抑える方法として、遅延回路に遅延素子として抵抗素子を組み込むことが考えらえる。それにより、遅延回路中のトランジスタでの電源電圧ＶＤＤ及び閾値電圧Ｖｔｈの変動の影響を抑制することが出来る。その結果、遅延回路における遅延時間の変動を抑えることが出来る。例えば、特許第３８６６５９４号公報の遅延回路と半導体記憶装置及び半導体記憶装置の制御方法には、遅延回路に抵抗素子を用いることが記載されている。

関連する技術として、特開平１０−２９４３７９号公報（対応米国特許：ＵＳ５，７９６，９９３（Ａ１））にオンチップ確認回路を用いた半導体素子最適化方法および装置が開示されている。この方法は、集積回路素子のタイミングを最適化する。この方法は、（ａ）制御遅延値を受信する段階；（ｂ）前記制御遅延値に基づいて、変更素子タイミングを生成する段階；（ｃ）オンチップ確認回路を用いることによって変更素子タイミングを検査し、前記集積回路素子は機能し得る素子であるか否かについて判定を行う段階；（ｄ）新たな制御遅延値を受信する段階であって、該新たな制御遅延値は、前記制御遅延値とは異なり、これを前記制御遅延値と交換する段階；および（ｅ）段階（ｂ）ないし（ｅ）を繰り返し、前記集積回路素子に対して最適制御遅延値を決定する段階；から成ることを特徴とする。

特許第３８６６５９４号公報 特開平１０−２９４３７９号公報

遅延回路における遅延時間を変動させる他の原因として、製造ばらつきがある。抵抗素子の製造ばらつきが大きいプロセスにおいては、上記抵抗素子を用いた遅延回路では、トランジスタの製造ばらつきに加えて、抵抗素子の製造ばらつきの影響が加わる。そのため、電源電圧ＶＤＤ及び閾値電圧Ｖｔｈの変動を抑制することが出来ても、製造ばらつきの影響で、遅延回路における遅延時間の変動を十分に低減できない可能性がある。製造ばらつきの影響を含む遅延時間の変動を抑制することが可能な技術が望まれる。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体装置は、遅延回路（１１）と、遅延判定部（５ａ）と、プログラム部（６ａ）とを具備する。遅延回路（１１）は、内部設定に基づいて、入力信号（Ｃ１）を遅延させてタイミング信号（Ｓ）として出力する。遅延判定部（５）は、タイミング信号（Ｓ）を順次遅延させた複数の遅延信号（Ｔ１〜Ｔ３）に基づいて、複数の遅延信号（Ｔ１、Ｔ２、Ｔ３）の各々の遅延状態（例示：Ｈ、Ｈ、Ｌ）を判定する。プログラム部（６）は、遅延状態（例示：Ｈ、Ｈ、Ｌ）に基づいて、内部設定を最適値に変更する。

本発明では、ばらつきの影響により遅延回路（１１）の遅延時間が変化した状態を遅延判定部（５）により判定し、その判定結果（例示：遅延値が大きい／小さい）をプログラム部（６ａ）により遅延回路（１１）にフィードバックする（遅延パスを短くする／長くする）。それにより、ばらつきに伴う遅延回路１１での素子特性変動を調整することが出来る。その結果、タイミング信号（Ｓ）のずれを補正することが出来る。

本発明の半導体装置のタイミング調整方法は、内部設定に基づいて、入力信号（Ｃ１）を遅延回路（１１）で遅延させてタイミング信号（Ｓ）として出力するステップと、タイミング信号（Ｓ）を順次遅延させた複数の遅延信号（Ｔ１〜Ｔ３）に基づいて、複数の遅延信号（Ｔ１、Ｔ２、Ｔ３）の各々の遅延状態（例示：Ｈ、Ｈ、Ｌ）を判定するステップと、遅延状態（例示：Ｈ、Ｈ、Ｌ）に基づいて、前記内部設定を最適値に変更するステップとを具備する。

本発明では、ばらつきの影響により遅延回路（１１）の遅延時間が変化した状態を判定し、その判定結果（例示：遅延値が大きい／小さい）を遅延回路（１１）にフィードバックする（遅延パスを短くする／長くする）。それにより、ばらつきに伴う遅延回路１１での素子特性変動を調整することが出来る。その結果、タイミング信号（Ｓ）のずれを補正することが出来る。

また、本発明の半導体装置は、入力信号（Ｔ）から複数の出力信号（Ｔ１〜Ｔ３）を生成する第１の回路（２３）と、複数の出力信号（Ｔ１〜Ｔ３）の所定期間における状態に応じて入力信号（Ｔ）を調整する判定回路（２４）とを備えることを特徴とする。

本発明では、ばらつきの影響により入力信号（Ｔ）の遅延時間が変化した状態を、第１の回路（２３）で生成した複数の出力信号（Ｔ１〜Ｔ３）に基づいて判定回路（２４）で判定する。そして、判定回路（２４）は、例えば、その判定結果（例示：遅延値が大きい／小さい）を、入力信号（Ｔ）を生成する回路にフィードバックする（遅延パスを短くする／長くする）ことにより、入力信号（Ｔ）の遅延を調整する。それにより、入力信号（Ｔ）に対応するタイミング信号（Ｓ）のずれを補正することが出来る。

本発明により、遅延回路における製造ばらつきの影響を含む遅延時間の変動を抑制することが可能な半導体装置を提供することが出来る。

以下、本発明の半導体装置及び半導体装置のタイミング調整方法の実施の形態に関して、添付図面を参照して説明する。

図１は、本発明の実施の形態に係る半導体装置の構成を示すブロック図である。半導体装置１は、メモリや、メモリを有するメモリ混載型ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に例示される。この半導体装置１は、セルアレイコア３及び周辺回路４を具備している。セルアレイコア３及び周辺回路４２は、メモリとして機能し、ＤＲＡＭコアに例示される。

セルアレイコア３は、周辺回路４の制御に基づいてデータを記憶する。その制御には、後述される周辺回路４の制御回路７からのタイミング信号も用いられる。セルアレイコア３は、複数のセルアレイコア３−１〜３−ｎ（ｎは自然数）を備える。以下、特に区別する必要がない場合には、単にセルアレイコア３とも記す。セルアレイコア３は、セルアレイ（Ｃｅｌｌ）５１とワード線駆動部（ＷＤ）５２、センスアンプ部（ＳＡ）５３を備える。セルアレイ５１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のワード線ＷＬと複数のビット線ＢＬ（Ｂｉｔ）との交点に対応してマトリクス状に配置された複数のセル３６を含む。ワード線駆動部５２は、ワード線駆動回路２１と、ビット線プリチャージ回路２２と、ロウデコーダ（図示されず）を有する。センスアンプ部５３は、複数のセンスアンプと、センスアンプ駆動回路２３とを有する。

図３は、本実施の形態におけるセルアレイコアの構成を示す概略図である。セルアレイコア３は、ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）、ワード線ＷＬ、メモリセル３６、プリチャージ線ＰＤＬ、センスアンプ制御線ＳＡＰ、ＳＡＮ、ワード線駆動回路３１、ビット線プリチャージ駆動回路３２、センスアンプ駆動回路３３、センスアンプ３４、プリチャージ回路３７を備える。

ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）は、Ｙ方向に延伸している。ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）は周辺回路４のカラムデコーダ（図示されず）で選択される。ワード線ＷＬは、Ｙ方向に垂直なＸ方向に延伸し、ワード線駆動回路２１に接続されている。ワード線ＷＬはロウデコーダ（図示されず）で選択される。メモリセル３６は、ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）とワード線ＷＬとの交点に対応して設けられている。メモリセル３６は、選択トランジスタＱｃとセル容量Ｃｓを含む。

ワード線駆動回路３１は、メモリセル３６の選択トランジスタＱｃを駆動する電圧（Ｈｉｇｈ状態にするＶＰＰ（例示：２．５Ｖ）、及び、Ｌｏｗ状態にするＶＫＫ（例示：−０．４Ｖ））をワード線ＷＬに供給する。センスアンプ駆動回路３３は、センスアンプ３４を駆動する電圧（Ｈｉｇｈ側のＶＤＤ（例示：１．０Ｖ）、Ｌｏｗ側のＧＮＤ（例示：０Ｖ））をセンスアンプ３４にセンスアンプ制御線ＳＡＰ、ＳＡＮを介して供給する。センスアンプ３４は、センスアンプ駆動回路３３又は他の制御回路から供給される制御信号φｓ、／φｓにより、一組のビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）間の電圧差を検出して増幅する。増幅された電位差に基づいて、メモリセル３６のデータが読み出される。プリチャージ回路３７は、一組のビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）を参照電圧ＶＤＤ／２にプリチャージする。ビット線プリチャージ駆動回路３２は、プリチャージ回路３７を駆動する電圧（Ｈｉｇｈ状態にするＶＰＤ（例示：１．２Ｖ）、及び、Ｌｏｗ状態にするＧＮＤ（例示：０Ｖ））をプリチャージ回路３７にプリチャージ線ＰＤＬを介して供給する。各電圧を供給するタイミングは、後述されるように周辺回路４の制御回路７からの制御信号により制御される。

図１を参照して、半導体装置１に含まれる周辺回路４は、セルアレイコア３を制御する。周辺回路４は、ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）回路５、プログラム回路６、制御回路７、Ｉ／Ｏ部８を備える。

制御回路７は、セルアレイコア３の動作を制御する。制御回路７は、各回路の動作を制御するためのタイミング信号を生成する遅延部７ａ（図示されず、後述）を備える。遅延部７ａは、内部設定に基づいて、外部クロック信号のような入力信号を遅延させたタイミング信号（例示：Ｓ１、Ｓ２、Ｓ３、Ｔ）を遅延回路により生成する。そして、生成されたタイミング信号Ｓ１〜Ｓ３をセルアレイコア３に、タイミング信号ＴをＢＩＳＴ回路５にそれぞれ出力する。

ＢＩＳＴ回路５は、半導体装置１の動作を試験する。ＢＩＳＴ回路５は、遅延部７ａで生成されたタイミング信号Ｔに基づいて、タイミング信号Ｔの遅延状態を判定する遅延判定部５ａ（図示されず、後述）を備える。遅延状態は、例えば、遅延値の大きさ・程度、入力信号との関係等である。タイミング信号Ｔの遅延状態は、タイミング信号Ｓ１〜Ｓ３の遅延状態に対応する。そして、判定された遅延状態をプログラム回路６へ出力する。

プログラム回路６は、半導体装置１の各回路に対するプログラムを行う。プログラム回路６は、遅延判定部５ａで判定された遅延状態に基づいて、遅延部７ａの内部設定を最適値になるように変更する遅延変更信号Ｋを生成する遅延用プログラム回路６ａを備える。遅延用プログラム回路６ａは、遅延変更信号Ｋを遅延部７ａへ出力する。遅延部７ａは、その遅延変更信号Ｋに基づいて、遅延回路での信号の遅延量を変更する。

Ｉ／Ｏ部８は、セルアレイコア３のデータの入出力を行う。Ｉ／Ｏ部８は、カラムデコーダやＩ／Ｏバッファ（図示されず）を備える。

図２は、本実施の形態に係る周辺回路の構成の一例を示すブロック図である。周辺回路４は、制御回路７に遅延部７ａ、ＢＩＳＴ回路５に遅延判定部５ａ、プログラム回路６に遅延用プログラム回路６ａを備える。

遅延部７ａは、各回路の動作を制御するための複数のタイミング信号を生成する、互いに直列に接続された複数の遅延回路１１を含む。各遅延回路１１での入力信号の遅延量は個別に設定され得る。この図の例では、遅延回路１１−１〜１１−３を含んでいる。ただし、本発明はこの例に限定されるものではなく、いくつの遅延回路を含んでいても良い。

すなわち、遅延回路１１−１は、入力信号であるクロック信号Ｃ１に基づいて、クロック信号Ｃ１を内部設定に応じて遅延したタイミング信号Ｓ１を生成する。そして、タイミング信号Ｓ１を、例えばワード線駆動回路３１のワード線ＷＬ用のタイミング信号としてセルアレイコア３へ出力する。そのタイミングにより、ワード線ＷＬの電圧（ＷＯＲＤ）は、ＶＫＫからＶＰＰに昇圧される。

遅延回路１１−２は、タイミング信号Ｓ１に基づいて、タイミング信号Ｓ１を内部設定に応じて遅延したタイミング信号Ｓ２を生成する。そして、タイミング信号Ｓ２を、例えばセンスアンプイネーブル信号ＳＥ（φｓ、／φｓ）やセンスアンプ駆動回路３３のセンスアンプ制御線ＳＡＰ、ＳＡＮ用のタイミング信号としてセルアレイコア３へ出力する。そのタイミングにより、ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）の電圧ＢＩＴは、ＶＤＤとＧＮＤに昇降圧され、データが読み出される。

遅延回路１１−３は、タイミング信号Ｓ２に基づいて、タイミング信号Ｓ３を内部設定に応じて遅延したタイミング信号Ｓ３を生成する。そして、タイミング信号Ｓ３を、例えばワード線駆動回路３１のワード線ＷＬ用のタイミング信号、センスアンプ制御線ＳＡＰ、ＳＡＮ用のタイミング信号、及びビット線プリチャージ駆動回路３２のプリチャージ線ＰＤＬ用のタイミング信号（ＥＱ）としてセルアレイコア３へ出力する。そのタイミングにより、ワード線ＷＬの電圧（ＷＯＲＤ）はＶＰＰからＶＫＫに降圧され、ビット線Ｂｉｔ（Ｔ）、Ｂｉｔ（Ｎ）の電圧ＢＩＴはＶＤＤ／２にプリチャージされる。

図４は、本実施の形態に係る遅延回路の一例を示す回路図である。図４（ａ）に示されるように、この遅延回路１１は、抵抗制御部４１と、互いに直列に接続された第１段目の回路及び第２段目の回路とを備える。

抵抗制御部４１は、遅延用プログラム回路６ａからの遅延変更信号Ｋ（後述）に基づいて、制御信号Ｋ１（Ｋ１１〜Ｋ１ｐ）を生成して抵抗部４２−１へ供給し、制御信号Ｋ２（Ｋ２１〜Ｋ２ｐ）を生成して抵抗部４２−２へ供給する。抵抗制御部４１は、遅延変更信号Ｋと、出力する制御信号Ｋ１（Ｋ１１〜Ｋ１ｐ）及び制御信号Ｋ２（Ｋ２１〜Ｋ２ｐ）との関係を示す情報を予め有している。

第１段目の回路は、第１インバータＩＮＶ１と、抵抗部４２−１と、ＭＯＳキャパシタとを含む。第１インバータＩＮＶ１はＣＭＯＳ型であり、ＰＭＯＳトランジスタＭＰ１０１と、ＮＭＯＳトランジスタＭＮ１０１を有する。ＰＭＯＳトランジスタＭＰ１０１は、ソースが電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＭＮ１０１は、ソースが電源ＧＮＤに接続され、ゲートがＰＭＯＳトランジスタＭＰ１０１のゲートと共通接続されて入力端子ＩＮに接続され、ドレインがＰＭＯＳトランジスタＭＰ１０１のドレインと共通接続されて抵抗部４２−１の一端に接続されている。
抵抗部４２−１は、例えば図４（ｂ）に示されるように、主抵抗Ｒ０と、補正抵抗Ｒ１〜Ｒｐ（ｐは自然数）とを有する。主抵抗Ｒ０及び補正抵抗Ｒ１〜Ｒｐは、互いに直列に接続されている。主抵抗Ｒ０は、抵抗部４２−１における抵抗値の主な値を決定する。補正抵抗Ｒ１〜Ｒｐは、それぞれトランジスタＴｒ_Ｒ１〜Ｔｒ_Ｒｐと並列で接続されている。トランジスタＴｒ_Ｒ１〜Ｔｒ_Ｒｐのゲートには、それぞれ抵抗制御部４１からの制御信号Ｋ１１〜Ｋ１ｐが入力される。補正抵抗Ｒ１〜Ｒｐは、それぞれ制御信号Ｋ１１〜Ｋ１ｐに基づいて、それぞれトランジスタＴｒ_Ｒ１〜Ｔｒ_Ｒｐにより選択又は非選択となる。その結果、抵抗部４２−１の抵抗値を、Ｒ０＋（トランジスタで選択された抵抗の抵抗値の合計）、のように可変とすることが出来る。
ＭＯＳキャパシタは、ＰＭＯＳトランジスタＭＰ１０３を有する。このＰＭＯＳトランジスタＭＰ１０３は、ゲートが抵抗部４２−１の他端に接続され、ソースとドレインは、このＰＭＯＳトランジスタＭＰ１０３の基板ゲート（Ｓｕｂｓｔｒａｔｅ Ｇａｔｅ）電位でもある電源電圧ＶＤＤに接続されている。

２段目の回路は、第２インバータＩＮＶ２と、抵抗部４２−２と、ＭＯＳキャパシタとを含む。第２インバータＩＮＶ２はＣＭＯＳ型であり、ＰＭＯＳトランジスタＭＰ１０２と、ＮＭＯＳトランジスタＭＮ１０２を有する。ＰＭＯＳトランジスタＭＰ１０２は、ソースが電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＭＮ１０２は、ソースが電源ＧＮＤに接続され、ゲートがＰＭＯＳトランジスタＭＰ１０２のゲートと共通接続されて、ＰＭＯＳトランジスタＭＰ１０３のゲートと抵抗部４２−１との接続点に接続され、ドレインがＰＭＯＳトランジスタＭＰ１０２のドレインと共通接続されて抵抗部４２−２の一端に接続されている。
抵抗部４２−２は、抵抗制御部４１から制御信号Ｋ１１〜Ｋ１ｐではなく、制御信号Ｋ２１〜Ｋ２ｐが入力される他は、抵抗部４２−１と同じであるのでその説明を省略する。その結果、抵抗部４２−２の抵抗値を、Ｒ０＋（トランジスタで選択された抵抗の抵抗値の合計）、のように可変とすることが出来る。
ＭＯＳキャパシタは、ＭＯＳトランジスタＭＮ１０３を有する。このＭＯＳトランジスタＭＮ１０３は、ゲートが抵抗部４２−２の他端に接続されて出力端子ＯＵＴに接続され、ソースとドレインは、このＮＭＯＳトランジスタＮＭ１０３の基板ゲート（Ｓｕｂｓｔｒａｔｅ Ｇａｔｅ）電位でもあるグランド電源ＧＮＤに接続されている。

この遅延回路１１は、入力端子ＩＮに入力された信号を入力とする第１のインバータＩＮＶ１で反転出力し、第１のインバータＩＮＶ１の出力を入力とする第２のインバータＩＮＶ２で反転出力し、入力端子ＩＮに入力される信号を遅延させた同相の信号を出力端子ＯＵＴから出力する。なお、図４は、２段のインバータが示されているが、４段、６段等であってもよい。また遅延回路が入力端子ＩＮに入力される信号と逆相の信号を出力する場合、奇数段のインバータよりなる。

この遅延回路１１は、抵抗部４２の抵抗値が可変である（抵抗部４２−１、４２−２及び抵抗制御部４１を有している）他は、特許３８６６５９４号公報に記載の通りである。この遅延回路は、遅延素子として抵抗素子を組み込んでいるので、遅延回路中のトランジスタでの電源電圧ＶＤＤ及び閾値電圧Ｖｔｈの変動の影響を抑制することが出来る。

図２を参照して、遅延判定部５ａは、遅延信号生成部２３と遅延評価部２０とを備える。
遅延信号生成部２３は、遅延部７ａから出力される最後のタイミング信号Ｓを順次遅延させて、複数の遅延信号Ｔを生成する。ただし、複数の遅延信号Ｔの生成は複数の遅延ユニット２１により行い、複数の遅延ユニット２１の出力を複数の遅延信号Ｔとする。

この図の例では、３つの遅延ユニット２１−１〜２１−３からの出力を３つの遅延信号Ｔ１〜Ｔ３としている。すなわち、遅延ユニット２１−１は、最後のタイミング信号Ｓ３であるタイミング信号Ｔを遅延させる。遅延ユニット２１−１の出力が遅延信号Ｔ１である。遅延ユニット２１−２は、遅延信号Ｔ１を遅延させる。遅延ユニット２１−２の出力が遅延信号Ｔ２である。遅延ユニット２１−３は、遅延信号Ｔ２を遅延させる。遅延ユニット２１−３の出力が遅延信号Ｔ３である。ただし、本発明はこの例に限定されるものではなく、いくつの遅延ユニットを用いていくつの遅延信号を生成しても良い。

遅延評価部２０は、複数の遅延信号Ｔに基づいて、ある時点における複数の遅延信号Ｔの各々の遅延状態を判定する。すなわち、複数の遅延信号Ｔを、ある時点でラッチ回路２２で同時にラッチし、ラッチした信号の値を判定回路２４で判定する。

この図の例では、３つの遅延信号Ｔ１〜Ｔ３を、クロック信号Ｃ２（Ｃ１から１クロック後のクロック信号）において、それぞれラッチ回路２２−１〜２２−３で同時にラッチし、ラッチした信号の値を判定回路２４へ出力する。
例えば、ある時刻でタイミング信号Ｔ（Ｓ３）がＬｏｗからＨｉｇｈになった場合、遅延信号Ｔ１は遅延ユニット２１−１の遅延量だけタイミング信号Ｔから遅れてＬｏｗからＨｉｇｈに変わる。遅延信号Ｔ２は遅延ユニット２１−２の遅延量だけ遅延信号Ｔ１から遅れてＬｏｗからＨｉｇｈに変わる。遅延信号Ｔ３は遅延ユニット２１−３の遅延量だけ遅延信号Ｔ２から遅れてＬｏｗからＨｉｇｈに変わる。
このとき、ラッチ回路２２−１〜２２−３が同時にラッチするタイミングにより、（１）遅延信号Ｔ１〜Ｔ３のいずれもＨｉｇｈに変わっていない場合、（２）遅延信号Ｔ１だけがＨｉｇｈに変わっている場合、（３）遅延信号Ｔ１、Ｔ２がＨｉｇｈに変わっている場合、（４）遅延信号Ｔ１〜Ｔ３の全てがＨｉｇｈに変わっている場合、が考えられる。
判定回路２４は、遅延状態の情報、すなわち上述の例では、上記（１）の場合には遅延信号（Ｔ１，Ｔ２，Ｔ３）＝遅延状態（０、０、０）、上記（２）の場合には遅延信号（Ｔ１，Ｔ２，Ｔ３）＝遅延状態（１、０、０）、上記（３）の場合には遅延信号（Ｔ１，Ｔ２，Ｔ３）＝遅延状態（１、１、０）、上記（４）の場合には遅延信号（Ｔ１，Ｔ２，Ｔ３）＝遅延状態（１、１、１）、をプログラム回路６ａに出力する。

遅延用プログラム回路６ａは、判定回路２４からの遅延状態の情報に基づいて、遅延状態に対応して予め設定された、遅延部７の内部設定を最適値になるように変更する遅延変更信号Ｋを生成し、遅延変更信号Ｋを遅延部７ａの各遅延回路１１へ出力する。遅延用プログラム回路６ａは、遅延状態の情報と出力する遅延変更信号Ｋとの関係を示す情報を予め有している。

遅延変更信号Ｋは、以下のような考え方に基づいて設定される。
上述の複数の場合（（１）〜（４））が発生するのは、タイミング信号Ｓ３（Ｔ）のタイミングがばらつくためである。例えば、上記（２）のタイミングが設計上最適であるとする場合、上記（１）の場合にはタイミング信号Ｓ３（Ｔ）のタイミングが速過ぎであり、上記（３）の場合にはタイミング信号Ｓ３（Ｔ）のタイミングが遅過ぎであり、上記（４）の場合にはタイミング信号Ｓ３（Ｔ）のタイミングが（３）の場合よりも更に遅過ぎであると考えることが出来る。

このタイミング信号Ｓ３（Ｔ）のタイミングのばらつきは、製造ばらつき等の影響で遅延回路１１−１〜１１−３の遅延値がばらつくためと考えることが出来る。特に、図４のような抵抗素子を用いた遅延回路では、トランジスタでの電源電圧ＶＤＤ及び閾値電圧Ｖｔｈの変動の影響を抑制されているので、製造ばらつきの影響が大きい。したがって、上記複数の場合のそれぞれに対応して、遅延回路１１−１〜１１−３の各々の遅延量を調整することにより、タイミング信号Ｓ３（Ｔ）のタイミング（例示：上記（２）の場合）を最適にすることが出来る。例えば、上記（１）の場合には遅延回路１１−１〜１１−３の各々の遅延量を小さくすれば良く、上記（３）の場合には遅延回路１１−１〜１１−３の各々の遅延量を大きくすれば良く、上記（４）の場合には遅延回路１１−１〜１１−３の各々の遅延量を（３）の場合よりも大きくすれば良い。

具体的には、上記（１）の場合、遅延変更信号Ｋは、遅延回路１１−１〜１１−３の各々の遅延量を小さくするような信号となる。小さくする程度は、遅延用プログラム回路６ａに予め設定されている。上記（３）の場合、遅延変更信号Ｋは、遅延回路１１−１〜１１−３の各々の遅延量を大きくするような信号となる。大きくする程度は、遅延用プログラム回路６ａに予め設定されている。上記（４）の場合、遅延変更信号Ｋは、遅延回路１１−１〜１１−３の各々の遅延量を上記（３）の場合よりも大きくするような信号となる。大きくする程度は、遅延用プログラム回路６ａに予め設定されている。

遅延部７ａの遅延回路１１−１〜１１−３の各々は、遅延変更信号Ｋに基づいて抵抗制御部４１で生成される制御信号Ｋ１１〜Ｋ１ｐ及び制御信号Ｋ２１〜Ｋ２ｐにより、抵抗部４２−１、４２−２を変更する。それにより、遅延回路１１−１〜１１−３の各々の遅延値が変更される。

半導体装置間の製造ばらつきの影響は、概ね遅延回路１１−１〜１１−３間で同じと考えることが出来る。したがって、タイミング信号Ｓ３のばらつきは、遅延回路１１−１〜１１−３の各々が同じような製造ばらつきを有しているために発生しているために起こると考えることが出来る。本実施の形態では、上記のように遅延回路１１−１〜１１−３の各々について遅延値を変更することにより、半導体装置間の製造ばらつきの影響で遅延回路１１−１〜１１−３の遅延値がばらつくことによるタイミング信号Ｓ１〜Ｓ３（Ｔ）のタイミングのばらつきを抑制することが可能となる。

本発明では、以上のように、製造ばらつきに伴う遅延回路での素子特性変動を調整するために、セルフテスト回路及び調整回路（遅延判定部５ａ及び遅延用プログラム回路６ａを搭載している。すなわち、トランジスタ素子及び抵抗素子のばらつきの影響により遅延回路の遅延時間が変化した状態をテスト回路（遅延判定部５ａ）により判定する。そして、その結果（遅延値が大きい／小さい）を、調整回路（遅延用プログラム回路６ａ）により遅延回路（遅延回路１１−１〜１１−３）にフィードバックする（遅延パスを短くする／長くする）。それにより、内部タイミング（タイミング信号Ｓ１〜Ｓ３）のずれを補正することが出来る。

また、このフィードバック調整量はプログラム回路（遅延用プログラム回路６ａ）にて保存することが出来る。そして、半導体装置１を搭載する装置の電源オン毎に、プログラム回路に格納されたデータを各遅延回路１１−１〜１１−３に取り込むことが出来る。その結果、半導体装置１の製造時での初期的な試験を行う場合だけでなく、半導体装置１の使用時においても、遅延回路１１−１〜１１−３の調整を行うことが可能となる。

セルアレイコア３のメモリ領域が大きい場合、内部マージンが一番厳しい遠いセルアレイコア（図１の例では、セルアレイコア３−１）からの内部タイミング信号Ｔ’を判定に使用することも可能である。それにより、セルアレイコア３のメモリ領域が大きい場合でも、より適切に遅延回路の調整を行うことができる。

次に、本実施の形態に係る半導体装置のタイミング調整方法（半導体装置の動作）について図２及び図５〜図７を主に参照して説明する。図５〜図７は、本実施の形態に係る半導体装置のタイミング調整方法におけるタイミングチャートである。図５〜図７（ａ）はクロック信号ＣＬＫ、図５〜図７（ｂ）はタイミング信号Ｓ１、図５〜図７（ｃ）はタイミング信号Ｓ２、図５〜図７（ｄ）はタイミング信号Ｓ３、図５〜図７（ｅ）は遅延信号Ｔ１、図５〜図７（ｆ）は遅延信号Ｔ２、図５〜図７（ｇ）は遅延信号Ｔ３をそれぞれ示す。ここでは、タイミング信号が３個（Ｓ１〜Ｓ３）、遅延信号が３個（Ｔ１〜Ｔ３）の場合について説明する。

まず、図５を参照して、タイミング信号Ｓ１〜Ｓ３が最適な場合について説明する。
図５に示されるように、制御回路７の遅延部７ａに、クロック信号ＣＬＫが入力されている。時刻ｔ１０においてクロック信号ＣＬＫがＨｉｇｈ状態になる（第１クロックＣ１）ことに応答して、時間Δ１１後の時刻ｔ１１において、遅延回路１１−１から出力されるタイミング信号Ｓ１がＨｉｇｈ状態になる。タイミング信号Ｓ１のＨｉｇｈ状態は、セルアレイコア３へ伝達され、それに基づいて所定の動作が行われる。

次に、時刻ｔ１１においてタイミング信号Ｓ１がＨｉｇｈ状態になることに応答して、時間Δ１２後の時刻ｔ１２において、遅延回路１１−２から出力されるタイミング信号Ｓ２がＨｉｇｈ状態になる。タイミング信号Ｓ２のＨｉｇｈ状態は、セルアレイコア３へ伝達され、それに基づいて所定の動作が行われる。

続いて、時刻ｔ１２においてタイミング信号Ｓ２がＨｉｇｈ状態になることに応答して、時間Δ１３後の時刻ｔ１３において、遅延回路１１−３から出力されるタイミング信号Ｓ３がＨｉｇｈ状態になる。タイミング信号Ｓ３のＨｉｇｈ状態は、セルアレイコア３へ伝達され、それに基づいて所定の動作が行われる。

タイミング信号Ｓ３であるタイミング信号Ｔは、遅延判定部５ａへも入力される。
時刻ｔ１３においてタイミング信号Ｓ３（タイミング信号Ｔ）がＨｉｇｈ状態になることに応答して、時間Δａ後の時刻ｔａ１において、遅延ユニット２１−１から出力される遅延信号Ｔ１がＨｉｇｈ状態になる。遅延信号Ｔ１のＨｉｇｈ状態は、ラッチ回路２２−１へ伝達される。

時刻ｔａ１において遅延信号Ｔ１がＨｉｇｈ状態になることに応答して、時間Δｂ後の時刻ｔｂ１において、遅延ユニット２１−２から出力される遅延信号Ｔ２がＨｉｇｈ状態になる。遅延信号Ｔ２のＨｉｇｈ状態は、ラッチ回路２２−２へ伝達される。

時刻ｔｂ１において遅延信号Ｔ２がＨｉｇｈ状態になることに応答して、時間Δｃ後の時刻ｔｃ１において、遅延ユニット２１−３から出力される遅延信号Ｔ３がＨｉｇｈ状態になる。遅延信号Ｔ３のＨｉｇｈ状態は、ラッチ回路２２−３へ伝達される。

全ラッチ回路２２−１〜２２−３は、遅延信号Ｔ１〜Ｔ３の状態とは独立して、時刻ｔ１００においてクロック信号ＣＬＫが第１クロックＣ１の次にＨｉｇｈ状態になる（第２クロックＣ２）ことに応答して、その時点での遅延信号Ｔ１〜Ｔ３の値をラッチする。図５に示されるように、時刻ｔ１００での遅延信号（Ｔ１、Ｔ２、Ｔ３）の状態は、（Ｈ、Ｌ、Ｌ）すなわち（１、０、０）である。したがって、判定回路２４は、遅延信号（Ｔ１、Ｔ２、Ｔ３）の状態として（１、０、０）を遅延用プログラム回路６ａに出力する。

遅延用プログラム回路６ａは、遅延信号（Ｔ１、Ｔ２、Ｔ３）が（１、０、０）の場合に対して、予め設定された遅延変更信号Ｋを遅延部７ａへ出力する。遅延部７ａにおいて、各遅延回路１１−１〜１１−３は、遅延変更信号Ｋに基づいて遅延値を調整する。この例の場合、遅延部７ａの遅延値は最適値にあるので、例えば、遅延変更信号Ｋを出力しない。それにより、遅延部７ａの遅延値は変更されず最適値が維持される。

次に、図６を参照して、タイミング信号Ｓ１〜Ｓ３が最適な場合と比較して速い場合について説明する。この図６では、ｔ１０（第１クロックＣ１）〜ｔ２３（タイミング信号Ｓ３）の期間Ｐ１が、図５のｔ１０（第１クロックＣ１）〜ｔ１３（タイミング信号Ｓ３）の期間Ｐ０と比較して、Δｐ１だけ短い例を示している。

図６に示されるように、制御回路７の遅延部７ａに、クロック信号ＣＬＫが入力されている。時刻ｔ１０においてクロック信号ＣＬＫがＨｉｇｈ状態になる（第１クロックＣ１）ことに応答して、時間Δ２１後の時刻ｔ２１において、遅延回路１１−１から出力されるタイミング信号Ｓ１がＨｉｇｈ状態になる。タイミング信号Ｓ１のＨｉｇｈ状態は、セルアレイコア３へ伝達され、それに基づいて所定の動作が行われる。

次に、時刻ｔ２１においてタイミング信号Ｓ１がＨｉｇｈ状態になることに応答して、時間Δ２２後の時刻ｔ２２において、遅延回路１１−２から出力されるタイミング信号Ｓ２がＨｉｇｈ状態になる。タイミング信号Ｓ２のＨｉｇｈ状態は、セルアレイコア３へ伝達され、それに基づいて所定の動作が行われる。

続いて、時刻ｔ２２においてタイミング信号Ｓ２がＨｉｇｈ状態になることに応答して、時間Δ２３後の時刻ｔ２３において、遅延回路１１−３から出力されるタイミング信号Ｓ３がＨｉｇｈ状態になる。タイミング信号Ｓ３のＨｉｇｈ状態は、セルアレイコア３へ伝達され、それに基づいて所定の動作が行われる。

タイミング信号Ｓ３であるタイミング信号Ｔは、遅延判定部５ａへも入力される。
時刻ｔ２３においてタイミング信号Ｓ３（タイミング信号Ｔ）がＨｉｇｈ状態になることに応答して、時間Δａ後の時刻ｔａ２において、遅延ユニット２１−１から出力される遅延信号Ｔ１がＨｉｇｈ状態になる。遅延信号Ｔ１のＨｉｇｈ状態は、ラッチ回路２２−１へ伝達される。

時刻ｔａ２において遅延信号Ｔ１がＨｉｇｈ状態になることに応答して、時間Δｂ後の時刻ｔｂ２において、遅延ユニット２１−２から出力される遅延信号Ｔ２がＨｉｇｈ状態になる。遅延信号Ｔ２のＨｉｇｈ状態は、ラッチ回路２２−２へ伝達される。

時刻ｔｂ２において遅延信号Ｔ２がＨｉｇｈ状態になることに応答して、時間Δｃ後の時刻ｔｃ２において、遅延ユニット２１−３から出力される遅延信号Ｔ３がＨｉｇｈ状態になる。遅延信号Ｔ３のＨｉｇｈ状態は、ラッチ回路２２−３へ伝達される。

全ラッチ回路２２−１〜２２−３は、遅延信号Ｔ１〜Ｔ３の状態とは独立して、時刻ｔ１００においてクロック信号ＣＬＫが第１クロックＣ１の次にＨｉｇｈ状態になる（第２クロックＣ２）ことに応答して、その時点での遅延信号Ｔ１〜Ｔ３の値をラッチする。図６に示されるように、時刻ｔ１００での遅延信号（Ｔ１、Ｔ２、Ｔ３）の状態は、（Ｈ、Ｈ、Ｌ）すなわち（１、１、０）である。したがって、判定回路２４は、遅延信号（Ｔ１、Ｔ２、Ｔ３）の状態として（１、１、０）を遅延用プログラム回路６ａに出力する。

遅延用プログラム回路６ａは、遅延信号（Ｔ１、Ｔ２、Ｔ３）が（１、１、０）の場合に対して、予め設定された遅延変更信号Ｋを遅延部７ａへ出力する。遅延部７ａにおいて、各遅延回路１１−１〜１１−３は、遅延変更信号Ｋに基づいて遅延値を調整する。この例の場合、遅延部７ａの遅延値は最適値と比較して速い値であるので、例えば、遅延部７ａの各遅延回路１１−１〜１１−３の遅延値が大きくなるような遅延変更信号Ｋを出力する。それにより、各遅延回路１１−１〜１１−３の遅延値が大きくなり、最適値となって、図５で示されるようなタイミングチャートになる。また、変更前の遅延信号の状態として（１、１、０）が遅延用プログラム回路６ａに格納される。

半導体装置１相互間の製造ばらつきの場合、図６に示されるように、同じような割合で、Δ２１＜Δ１１、Δ２２＜Δ１２及びΔ２３＜Δ１３となると考えられる。すなわち、タイミング信号Ｓ１、Ｓ２、Ｓ３のＨｉｇｈ状態になる時間がいずれも最適の場合と比較して速くなっている。このような場合、上述のように、遅延変更信号Ｋにより、各遅延回路１１−１〜１１−３の遅延値を最適値にすることが出来る。

加えて、個々の素子間に製造ばらつきがあり、Δ２１＜Δ１１、Δ２２＜Δ１２及びΔ２３＜Δ１３ではないが、Δ２１＋Δ２２＋Δ２３＜Δ１１＋Δ１２＋Δ１３であるの場合でも、上述の場合と同様に、遅延変更信号Ｋにより、各遅延回路１１−１〜１１−３の遅延値を変更することで、タイミング信号を最適値に近い値にすることが出来ると考えられる。

次に、図７を参照して、タイミング信号Ｓ１〜Ｓ３が最適な場合と比較して遅い場合について説明する。この図７では、ｔ１０（第１クロックＣ１）〜ｔ３３（タイミング信号Ｓ３）の期間Ｐ２が、図５のｔ１０（第１クロックＣ１）〜ｔ１３（タイミング信号Ｓ３）の期間Ｐ０と比較して、Δｐ２だけ長い例を示している。

図７に示されるように、制御回路７の遅延部７ａに、クロック信号ＣＬＫが入力されている。時刻ｔ１０においてクロック信号ＣＬＫがＨｉｇｈ状態になる（第１クロックＣ１）ことに応答して、時間Δ３１後の時刻ｔ３１において、遅延回路１１−１から出力されるタイミング信号Ｓ１がＨｉｇｈ状態になる。タイミング信号Ｓ１のＨｉｇｈ状態は、セルアレイコア３へ伝達され、それに基づいて所定の動作が行われる。

次に、時刻ｔ３１においてタイミング信号Ｓ１がＨｉｇｈ状態になることに応答して、時間Δ３２後の時刻ｔ３２において、遅延回路１１−２から出力されるタイミング信号Ｓ２がＨｉｇｈ状態になる。タイミング信号Ｓ２のＨｉｇｈ状態は、セルアレイコア３へ伝達され、それに基づいて所定の動作が行われる。

続いて、時刻ｔ３２においてタイミング信号Ｓ２がＨｉｇｈ状態になることに応答して、時間Δ３３後の時刻ｔ３３において、遅延回路１１−３から出力されるタイミング信号Ｓ３がＨｉｇｈ状態になる。タイミング信号Ｓ３のＨｉｇｈ状態は、セルアレイコア３へ伝達され、それに基づいて所定の動作が行われる。

タイミング信号Ｓ３であるタイミング信号Ｔは、遅延判定部５ａへも入力される。
時刻ｔ３３においてタイミング信号Ｓ３（タイミング信号Ｔ）がＨｉｇｈ状態になることに応答して、時間Δａ後の時刻ｔａ３において、遅延ユニット２１−１から出力される遅延信号Ｔ１がＨｉｇｈ状態になる。遅延信号Ｔ１のＨｉｇｈ状態は、ラッチ回路２２−１へ伝達される。

時刻ｔａ３において遅延信号Ｔ１がＨｉｇｈ状態になることに応答して、時間Δｂ後の時刻ｔｂ３において、遅延ユニット２１−２から出力される遅延信号Ｔ２がＨｉｇｈ状態になる。遅延信号Ｔ２のＨｉｇｈ状態は、ラッチ回路２２−２へ伝達される。

時刻ｔｂ３において遅延信号Ｔ２がＨｉｇｈ状態になることに応答して、時間Δｃ後の時刻ｔｃ３において、遅延ユニット２１−３から出力される遅延信号Ｔ３がＨｉｇｈ状態になる。遅延信号Ｔ３のＨｉｇｈ状態は、ラッチ回路２２−３へ伝達される。

全ラッチ回路２２−１〜２２−３は、遅延信号Ｔ１〜Ｔ３の状態とは独立して、時刻ｔ１００においてクロック信号ＣＬＫが第１クロックＣ１の次にＨｉｇｈ状態になる（第２クロックＣ２）ことに応答して、その時点での遅延信号Ｔ１〜Ｔ３の値をラッチする。図７に示されるように、時刻ｔ１００での遅延信号（Ｔ１、Ｔ２、Ｔ３）の状態は、（Ｌ、Ｌ、Ｌ）すなわち（０、０、０）である。したがって、判定回路２４は、遅延信号（Ｔ１、Ｔ２、Ｔ３）の状態として（０、０、０）を遅延用プログラム回路６ａに出力する。

遅延用プログラム回路６ａは、遅延信号（Ｔ１、Ｔ２、Ｔ３）が（０、０、０）の場合に対して、予め設定された遅延変更信号Ｋを遅延部７ａへ出力する。遅延部７ａにおいて、各遅延回路１１−１〜１１−３は、遅延変更信号Ｋに基づいて遅延値を調整する。この例の場合、遅延部７ａの遅延値は最適値と比較して遅い値であるので、例えば、遅延部７ａの各遅延回路１１−１〜１１−３の遅延値が小さくなるような遅延変更信号Ｋを出力する。それにより、各遅延回路１１−１〜１１−３の遅延値が小さくなり、最適値となって、図５で示されるようなタイミングチャートになる。また、変更前の遅延信号の状態として（０、０、０）が遅延用プログラム回路６ａに格納される。

半導体装置１相互間の製造ばらつきの場合、図７に示されるように、同じような割合で、Δ３１＞Δ１１、Δ３２＞Δ１２及びΔ３３＞Δ１３となると考えられる。すなわち、タイミング信号Ｓ１、Ｓ２、Ｓ３のＨｉｇｈ状態になる時間がいずれも最適の場合と比較して遅くなっている。このような場合、上述のように、遅延変更信号Ｋにより、各遅延回路１１−１〜１１−３の遅延値を最適値にすることが出来る。

加えて、個々の素子間での製造ばらつきがあり、Δ３１＞Δ１１、Δ３２＞Δ１２及びΔ３３＞Δ１３ではないが、Δ３１＋Δ３２＋Δ３３＞Δ１１＋Δ１２＋Δ１３である場合でも、上述の場合と同様に、遅延変更信号Ｋにより、各遅延回路１１−１〜１１−３の遅延値を変更することで、タイミング信号を最適値に近い値にすることが出来ると考えられる。

以上のように、本実施の形態に係る半導体装置のタイミング調整方法が実施される。

ただし、図５における期間Ｐ０、図６における期間Ｐ１、及び図７における期間Ｐ２は、１クロック分の期間Ｐ_ＣＬＫ（ｔ１０（第１クロックＣ１）〜ｔ１００（第２クロックＣ２））に対して、例えば、９０％以上であり、多くは９５％以上である。一方、遅延信号の遅延期間（Δａ＋Δｂ＋Δｃ）は、期間Ｐ_ＣＬＫに対して、例えば、１０％以下であり、多くは５％以下である。従って、遅延部７ａ（遅延回路１１−１〜１１−３）と比較して、遅延判定部５ａ（各遅延ユニット２１−１〜２１−３）での製造ばらつきに関しては無視することが出来る。

加えて、各遅延ユニット２１−１〜２１−３は遅延を生じさせる素子を同じ構成とすることが好ましく、互いにより近い位置に設けられていることがより好ましい。それにより、各遅延ユニット２１−１〜２１−３間の製造ばらつきを考慮する必要がなくなり、より正確な評価が可能となる。

更に、遅延回路１１−１〜１１−３と各遅延ユニット２１−１〜２１−３とは遅延を生じさせる素子を同じ構成とすることが好ましい。それにより、各遅延回路１１−１〜１１−３と各遅延ユニット２１−１〜２１−３間の製造ばらつきを考慮する必要がなくなり、より正確な評価が可能となる。

上記実施の形態において、例えば、図７のような遅延信号（Ｔ１、Ｔ２、Ｔ３）が（０、０、０）の場合、遅延値の大きさが大き過ぎて、一度の調整で遅延値を最適値に出来ない場合がある。その場合に備えて、遅延信号（Ｔ１、Ｔ２、Ｔ３）が（０、０、０）の場合には、再度の調整を行うように設定することが出来る。同様に、図示されないが、遅延信号（Ｔ１、Ｔ２、Ｔ３）が（１、１、１）の場合、遅延値の大きさが小さ過ぎて、一度の調整で遅延値を最適値に出来ない場合がある。その場合に備えて、遅延信号（Ｔ１、Ｔ２、Ｔ３）が（１、１、１）の場合にも、再度の調整を行うように設定することが出来る。

また、遅延信号（Ｔ１、Ｔ２、Ｔ３）が（０、０、０）の場合や（１、１、１）の場合のように、遅延値の評価時の大きさを特定し難い状態に対応するために、上記の遅延ユニット２１を更に増加させ、製造ばらつきの範囲をカバーするようにすることも可能である。それを示しているのが図８である。

図８は、本実施の形態に係る遅延判定部の構成の他の一例を示すブロック図である。遅延判定部５ｂは、遅延信号生成部２３ａと遅延評価部２０ａとを備える。遅延信号生成部２３ａは、遅延部７ａから出力される最後のタイミング信号Ｓを複数の遅延ユニット２１−１〜２１−ｍを用いて順次遅延させて、複数の遅延信号Ｔ１〜Ｔｍを生成する。遅延評価部２０ａは、複数の遅延信号Ｔ１〜Ｔｍを、ある時点（例示：第２クロックＣ２）でそれぞれラッチ回路２２−１〜２２−ｍで同時にラッチし、ラッチした信号の値を判定回路２４で判定する。

図５における期間Ｐ０に対して、製造ばらつきによる遅延値（遅延時間）の変動（例示：Δｐ１、Δｐ２）は、例えば±１０％程度である。したがって、遅延ユニット２１−１〜２１−ｍの各々での遅延時間Δ１〜Δｍの合計（＝Δ１＋Δ２＋…＋Δｍ）が上記±１０％に相当するように、遅延ユニットの数（ｍ）や各遅延時間（Δ１、Δ２、…、Δｍ）を設定すれば良い。

その場合、判定回路２４で把握される遅延信号（Ｔ１、Ｔ２、…、Ｔｍ−１、Ｔｍ）の遅延状態を、（１、１、…、１、０）〜（１、０、…、０、０）の範囲とすることが出来る。そして、この場合、「１」の並びと「０」の並びとの境界の位置により、遅延値の状態を判断することが出来る。すなわち、ただ１回の評価で遅延状態（遅延値が大きい／小さい、及びその程度）を確実に把握することが出来る。例えば、「１」の数と「０」の数が概ね等しいときを遅延値の最適値とすれば、それよりも「１」の数が多い場合には遅延値が小さく（遅延バスが短く）、「０」の数が多い場合には遅延値が大きい（遅延バスが長い）、と考えることが出来る。そして、それらの場合での「１」の数や、「０」の数により、遅延値の大きさ（遅延パスの最適値に対する長さ）を知ることが出来る。

このとき、遅延用プログラム回路６ａは、複数の遅延状態（１、１、…、１、０）〜（１、０、…、０、０）のいずれか一つの遅延状態から、他の一つの遅延状態へ移行する場合の遅延変更信号Ｋを示す情報を予め格納しておく。その結果、ただ１回の評価で的確に把握された遅延状態（遅延値が大きい／小さい、及びその程度）に基づいて、ただ１回の遅延用プログラム回路６ａでの調整により、遅延部７ａ（複数の遅延回路１１）の遅延値を確実に所望の値（例示：最適値）に変更することが可能となる。すなわち、単に遅延値の許容範囲に収まるようにするだけでなく、具体的な所望の値に極めて近くすることが可能となる。この場合、所望の値は、必ずしも最適値である必要は無く、セルアレイコア３の状態に応じて、最適値よりも大きく、又は小さくすることも可能である。

このとき、各遅延ユニット２１−１〜２１−ｍは遅延を生じさせる素子を同じ構成とすることが好ましい。そのようにすることで、複数の遅延状態（１、１、…、１、０）〜（１、０、…、０、０）のいずれか一つの遅延状態から、他の一つの遅延状態へ移行することは、単に両遅延状態での「１」の数の差（又は「０」の数の差）とみなすことが出来る。それにより、遅延用プログラム回路６ａに格納する情報を減らすことが出来る。

なお、遅延回路１１（図４）は、一例であり、遅延回路中のトランジスタでの電源電圧ＶＤＤ及び閾値電圧Ｖｔｈの変動の影響を抑制することが出来れば、他の構成を有していても良い。例えば、図４と同様に遅延素子として抵抗素子を組み込んでいる遅延回路である。

図９は、本実施の形態に係る遅延回路の他の一例を示す回路図である。
図９において、図４と同一の構成要素には、同一の参照番号が付されている。この遅延回路１１ａは、図４の遅延回路１１に対して、遅延パスとは別にリセット回路を設けたものである。すなわち、図９を参照すると、この遅延回路１１ａは、ＰＭＯＳトランジスタＭＰ１０４と、インバータＩＮＶ０１と、ＮＭＯＳトランジスタＭＮ１０４とを更に備えている。ＰＭＯＳトランジスタＭＰ１０４は、ソースが電源ＶＤＤに接続され、ドレインが抵抗部４２−１とＭＯＳキャパシタＭＰ１０３のゲートとの接続点に接続され、入力信号をゲートに入力する。インバータＩＮＶ０１は、入力信号を入力しその反転信号を出力する。ＮＭＯＳトランジスタＭＮ１０４は、ソースがＧＮＤに接続され、ドレインが抵抗部４２−２とＭＯＳキャパシタＭＮ１０３のゲートとの接続点に接続され、インバータＩＮＶ０１の出力信号をゲートに入力する。

図１０は、本実施の形態に係る遅延回路の更に他の一例を示す回路図である。
図１０において、この遅延回路１１ｂは、第１のインバータＩＮＶ１と、ＰＭＯＳキャパシタＭＰ２０３と、ＮＭＯＳトランジスタＭＮ２０３と、第２のインバータＩＮＶ２と、ＰＭＯＳキャパシタＭＰ２０４と、ＮＭＯＳトランジスタＮＭ２０４とを備えている。ＰＭＯＳキャパシタＭＰ２０３は、第１のインバータＩＮＶ１の出力端に一端が接続された抵抗部４２−１の他端と電源ＶＤＤとの間に接続されている。ＮＭＯＳトランジスタＭＮ２０３は、抵抗部４２−１の他端とグランド電源ＧＮＤ間に接続されている。ＰＭＯＳキャパシタＭＰ２０４は、たと、第２のインバータＩＮＶ２の出力端に一端が接続された低後部４２−２の他端と電源ＶＤＤ間に接続されている。ＮＭＯＳトランジスタＮＭ２０４は、低後部４２−２の他端とグランド電源ＧＮＤ間に接続されている。

これらの遅延回路１１ａ、１１ｂは、抵抗部の抵抗値が可変である（抵抗部４２−１、４２−２及び抵抗制御部４１を有している）他は、特許３８６６５９４号公報に記載の通りである。これらの遅延回路は、遅延素子として抵抗素子を組み込んでいるので、遅延回路中のトランジスタでの電源電圧ＶＤＤ及び閾値電圧Ｖｔｈの変動の影響を抑制することが出来る。

本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。

図１は、本発明の実施の形態に係る半導体装置の構成を示すブロック図である。 図２は、本発明の実施の形態に係る周辺回路の構成の一例を示すブロック図である。 図３は、本発明の実施の形態におけるセルアレイコアの構成を示す概略図である。 図４は、本発明の実施の形態に係る遅延回路の一例を示す回路図である。 図５は、本発明の実施の形態に係る半導体装置のタイミング調整方法におけるタイミングチャートである。 図６は、本発明の実施の形態に係る半導体装置のタイミング調整方法におけるタイミングチャートである。 図７は、本発明の実施の形態に係る半導体装置のタイミング調整方法におけるタイミングチャートである。 図８は、本発明の実施の形態に係る遅延判定部の構成の他の一例を示すブロック図である。 図９は、本発明の実施の形態に係る遅延回路の他の一例を示す回路図である。 図１０は、本発明の実施の形態に係る遅延回路の更に他の一例を示す回路図である。

符号の説明

１ 半導体装置
３、３−１〜３−ｎ（ｎは自然数） セルアレイコア
４ 周辺回路
５ ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）回路
５ａ、５ｂ 遅延判定部
６ プログラム回路
６ａ 遅延用プログラム回路
７ 制御回路
７ａ 遅延部
８ Ｉ／Ｏ部
１１、１１−１〜１１−３ 遅延回路
２０、２０ａ 遅延評価部
２１、２１−１〜２１−３、２１−１〜２１−ｍ 遅延ユニット
２２、２２−１〜２２−３、２２−１〜２２−ｍ ラッチ回路
２３、２３ａ 遅延信号生成部
２４ 判定回路
３６ メモリセル
３１ ワード線駆動回路
３２ ビット線プリチャージ駆動回路
３３ センスアンプ駆動回路
３４ センスアンプ
３７ プリチャージ回路
４１ 抵抗制御部
４２−１、４２−２ 抵抗部
５１ セルアレイ
５２ ワード線駆動部
５３ センスアンプ部

Claims (15)

1. 内部設定に基づいて、入力信号を遅延させてタイミング信号として出力する遅延回路と、
   前記タイミング信号を遅延させた複数の遅延信号に基づいて、前記複数の遅延信号の各々の遅延状態を判定する遅延判定部と、
   前記遅延状態に基づいて、前記内部設定を変更するプログラム部と
   を具備する
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記遅延判定部は、
   前記タイミング信号を順次遅延させて、前記複数の遅延信号を生成する遅延信号生成部と、
   前記複数の遅延信号に基づいて、前記複数の遅延信号の各々の遅延状態を判定する遅延評価部と
   を備える
   半導体装置。
3. 請求項２に記載の半導体装置において、
   前記遅延信号生成部は、
   ｎ個（ｎは自然数）の遅延ユニットを含み、
   １番目の遅延ユニットは、前記タイミング信号を遅延させた第１遅延信号を生成し、
   第ｉ番目（ｉは２≦ｉ≦ｎを満たす整数）の遅延ユニットは、第遅延信号を遅延させた第ｉ遅延信号を生成する
   半導体装置。
4. 請求項３に記載の半導体装置において、
   前記遅延評価部は、
   所定のタイミングにおける前記ｎ個（ｎは自然数）の遅延ユニットの各々の出力の状態を前記遅延状態として判定する
   半導体装置。
5. 請求項３又は４に記載の半導体装置において、
   前記ｎ個の遅延ユニットの各々は、遅延を生じさせる素子が概ね同じ構成である
   半導体装置。
6. 請求項５に記載の半導体装置において、
   前記ｎ個の遅延ユニットの各々と、前記遅延回路とは、遅延を生じさせる素子が概ね同じ構成である
   半導体装置。
7. 請求項１乃至６のいずれか一項に記載の半導体装置において、
   前記遅延回路は、前記入力信号を遅延させる抵抗素子を備える
   半導体装置。
8. 請求項１乃至７のいずれか一項に記載の半導体装置において、
   前記プログラム部は、前記内部設定の変更後に取得した前記遅延状態に基づいて、前記タイミング信号が前記最適値に近づくように前記内部設定を更に変更する
   半導体装置。
9. 内部設定に基づいて、入力信号を遅延回路で遅延させてタイミング信号として出力するステップと、
   前記タイミング信号を順次遅延させた複数の遅延信号に基づいて、前記複数の遅延信号の各々の遅延状態を判定するステップと、
   前記遅延状態に基づいて、前記タイミング信号が最適値に近づくように前記内部設定を変更するステップと
   を具備する
   半導体装置のタイミング調整方法。
10. 請求項９に記載の半導体装置のタイミング調整方法において、
    前記判定するステップは、
    前記タイミング信号を順次遅延させて、前記複数の遅延信号を生成するステップと、
    前記複数の遅延信号に基づいて、前記複数の遅延信号の各々の遅延状態を判定するステップと
    を備える
    半導体装置のタイミング調整方法。
11. 請求項１０に記載の半導体装置のタイミング調整方法において、
    前記複数の遅延信号を生成するステップは、
    を含み、
    ｎ個（ｎは自然数）の遅延ユニットの内の１番目の遅延ユニットで、前記タイミング信号を遅延させた第１遅延信号を生成するステップと、
    第ｉ番目（ｉは２≦ｉ≦ｎを満たす整数）の遅延ユニットで、第遅延信号を遅延させた第ｉ遅延信号を生成するステップと
    を有する
    半導体装置のタイミング調整方法。
12. 請求項１１に記載の半導体装置のタイミング調整方法において、
    前記遅延状態を判定するステップは、
    所定のタイミングにおける前記ｎ個（ｎは自然数）の遅延ユニットの各々の出力の状態を前記遅延状態として判定するステップを有する
    半導体装置のタイミング調整方法。
13. 請求項１１又は１２に記載の半導体装置のタイミング調整方法において、
    前記ｎ個の遅延ユニット各々は、いずれも概ね同じ時間だけ遅延を生じさせる
    半導体装置のタイミング調整方法。
14. 請求項９乃至１３のいずれか一項に記載の半導体装置のタイミング調整方法において、
    前記内部設定を変更するステップ後に取得した前記遅延状態に基づいて、前記タイミング信号が前記最適値に近づくように前記内部設定を更に変更するステップを更に具備する
    半導体装置のタイミング調整方法。
15. 入力信号から複数の出力信号を生成する第１の回路と、
    前記複数の出力信号の所定期間における状態に応じて前記入力信号を調整する判定回路と
    を備えることを特徴とする半導体装置。

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