JP2007257067A - 自動設計装置及び自動設計方法 - Google Patents
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Abstract
【課題】 プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置を提供する。
【解決手段】 複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部11、及びプロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う概略配線部12を備える。
【選択図】 図1
【解決手段】 複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部11、及びプロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う概略配線部12を備える。
【選択図】 図1
Description
本発明は、半導体集積回路の設計技術に関し、特にアナログ回路及びアナログ・デジタル混合回路を設計する自動設計装置及び自動設計方法に関する。
テレビ信号処理回路は、通常、映像信号を水平同期期間において高精度に遅延させる遅延回路を内蔵する。映像信号としてはアナログ信号及びデジタル信号のいずれも存在する。デジタル信号を高精度に遅延させる遅延回路は、インバータの多段接続及びCR遅延回路等により構成可能である。アナログ信号を高精度に遅延させる遅延回路は、キャパシタ及びキャパシタに接続された書き込み・読み出しトランジスタからなる遅延セルを複数段接続することにより構成可能である。
また、デジタル回路における自動設計技術は飛躍的に進歩し、半導体集積回路のレイアウト作成の自動化が進んでいる。遅延回路を設計する場合、デジタル信号を遅延させる遅延回路の自動設計技術に関しては様々な手法が提案されている(例えば、特許文献1参照。)。一方、アナログ回路及びアナログ・デジタル混合回路のレイアウトを自動設計する技術の実用化も始まっている。
しかしながら、アナログ回路及びアナログ・デジタル混合回路においては、要求される特性や精度を充分に満たす必要がある。よって、アナログ回路及びアナログ・デジタル混合回路のレイアウトを自動設計する際には、デジタル回路では問題とならないような微少な誤差、即ちプロセスばらつきに起因した各素子の回路定数と設計値との誤差をも考慮する必要がある。
特開2001−230324号公報
本発明は、プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置及び自動設計方法を提供することを目的とする。
本発明の第1の特徴は、(イ)複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部;(ロ)プロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う概略配線部を備える自動設計装置であることを要旨とする。
本発明の第2の特徴は、(イ)配置情報作成部がデータ記憶装置に格納された複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置し、配置情報をデータ記憶装置に格納するステップ;(ロ)概略配線部がデータ記憶装置に格納されたプロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線のパターンを決定し、データ記憶装置に格納するステップを含む自動設計方法であることを要旨とする。
本発明によれば、プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置及び自動設計方法を提供できる。
次に、図面を参照して、本発明の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
(自動設計装置)
本発明の実施の形態に係る自動設計装置は、図1に示すように、中央演算処理装置(CPU)1、データ記憶装置6、入力装置2、出力装置3、主記憶装置4、及び補助記憶装置5を備える。データ記憶装置6、入力装置2、出力装置3、主記憶装置4、及び補助記憶装置5はCPU1にそれぞれに接続される。CPU1は配置情報作成部11及び概略配線部12を備える。配置情報作成部11は、複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する。概略配線部12は、プロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う。ここで、「プロセス情報」とは、例えば設計対象回路の製造プロセスにおいて採用されるプロセスの情報を意味する。「ゲート間容量」とは、例えばゲート・ソース間容量CGS及びゲート・ドレイン間容量CGDを意味する。
本発明の実施の形態に係る自動設計装置は、図1に示すように、中央演算処理装置(CPU)1、データ記憶装置6、入力装置2、出力装置3、主記憶装置4、及び補助記憶装置5を備える。データ記憶装置6、入力装置2、出力装置3、主記憶装置4、及び補助記憶装置5はCPU1にそれぞれに接続される。CPU1は配置情報作成部11及び概略配線部12を備える。配置情報作成部11は、複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する。概略配線部12は、プロセス情報から複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して複数の遅延セルの概略配線を行う。ここで、「プロセス情報」とは、例えば設計対象回路の製造プロセスにおいて採用されるプロセスの情報を意味する。「ゲート間容量」とは、例えばゲート・ソース間容量CGS及びゲート・ドレイン間容量CGDを意味する。
プロセス情報の一例としては、例えばイオン注入工程における半導体チップのチップ面に対するイオン注入の入射角の情報が挙げられる。イオン注入の入射角が半導体チップのチップ面に対して垂直でない場合、半導体チップ上に搭載されたトランジスタのソース及びドレインで特性に差異が生じる。例えばMOSトランジスタのドレイン及びゲートを形成する際に傾斜イオン打ち込みを行う場合、半導体チップ上のゲートポリシリコンの陰となる領域の不純物密度が低下する。この結果、半導体チップ上に搭載されたMOSトランジスタのゲート・ソース間容量及びゲート・ドレイン間容量に偏りが生じる。概略配線部12は、プロセス情報から複数のトランジスタパターンのそれぞれのゲート・ソース間容量CGS及びゲート・ドレイン間容量CGDの偏りを判定し、配線によりゲート・ソース間容量CGS及びゲート・ドレイン間容量CGDの偏りを補償する。
図1に示す自動設計装置は、例えば図2に示すように、同一構成の回路ブロック(遅延セル)の繰り返しを有する遅延回路の概略レイアウトを自動設計する際に使用される。図2に示す遅延回路は、直列接続された複数(第1〜第k)の遅延セル7a〜7k、複数の遅延セル7a〜7kの最終段の遅延セル7kに接続された電荷/電圧変換回路73を備える(k;2以上の整数)。第1遅延セル7aは、読み出しトランジスタM1a、書き込みトランジスタM2a、第1及び第2クロックドインバータ71a及び72a、及びキャパシタC1を備える。読み出しトランジスタM1a及び書き込みトランジスタM2aとしてnチャネルのMOSトランジスタを使用している。キャパシタC1はグラウンドに一端が接続される。読み出しトランジスタM1aは、第2信号線75にドレインが接続され、サンプリングデータ線76にゲートが接続され、キャパシタC1にソースが接続される。読み出しトランジスタM1aは、第2信号線75にソースが接続され、第1及び第2クロックドインバータ71a及び72aの入力にゲートが接続され、キャパシタC1にドレインが接続される。書き込みトランジスタM2aは、キャパシタC1にソースが接続され、第1及び第2クロックドインバータ71a及び72aの出力にゲートが接続され、第1信号線74にドレインが接続される。書き込みトランジスタM2aは、図3に示すように、第1信号線74に接続されたドレインと第1及び第2クロックドインバータ71a及び72aの出力に接続されたゲートとの間にゲート・ドレイン間容量CGDを有する。読み出しトランジスタM1aは、第2信号線75に接続されたソースと第1及び第2クロックドインバータ71a及び72aの入力に接続されたゲートとの間にゲート・ソース間容量CGSを有する。
また図2に示す第1及び第2クロックドインバータ71a及び72aは、外部からのサンプリングデータパルスSPをシフトして書き込みトランジスタM2a及び読み出しトランジスタM1aのそれぞれの動作タイミングを制御する。書き込みトランジスタM2aはキャパシタC1に第1信号線74からの入力電圧Viを伝達する。キャパシタC1は伝達された入力電圧Viを充電する。読み出しトランジスタM1aは、キャパシタC1に充電された電荷を第2信号線75に伝達する。電荷/電圧変換回路73は、第2信号線75からの電荷を電圧に変換して出力電圧Voを生成する。
図1に示す配置情報作成部11は、データ取得部111、セル数算出部112、折り返し回数算出部113、及び配置部114を備える。データ取得部111は、要求遅延時間、遅延セルレイアウト、プロセス情報、及びサンプリング周波数情報を取得する。「サンプリング周波数」とは、設計対象回路に入力されるアナログ信号をサンプリングするために必要な周波数を意味する。セル数算出部112は、要求遅延時間及びサンプリング周波数情報から複数の遅延セルの所要セル数を算出する。ここで、要求遅延時間をTdelay、サンプリング周波数をfsとすると、所要セル数Ncellは:
Ncell=fs/(1/Tdelay) ・・・(1)
となる。折り返し回数算出部113は、所要セル数から複数の遅延セルの折り返し回数を算出する。配置部114は、遅延セルレイアウトを用いて、折り返し回数に応じて複数の遅延セルを配置する。この結果、配置部114により配置情報が作成される。
Ncell=fs/(1/Tdelay) ・・・(1)
となる。折り返し回数算出部113は、所要セル数から複数の遅延セルの折り返し回数を算出する。配置部114は、遅延セルレイアウトを用いて、折り返し回数に応じて複数の遅延セルを配置する。この結果、配置部114により配置情報が作成される。
図2に示す遅延回路のレイアウトを自動設計する際に使用される遅延セルレイアウトLRは、例えば図3に示すように、キャパシタパターンCP、第1トランジスタパターンML1、第2トランジスタパターンML2、第1クロックドインバータパターンINV1、及び第2クロックドインバータパターンINV2を備える。図3に示す例において、第1クロックドインバータパターンINV1及び第2クロックドインバータパターンINV2の内部レイアウトの図示を省略している。第1トランジスタパターンML1は、第1ソース/ドレイン兼用領域S/D1、ゲート領域G1、及び第2ソース/ドレイン兼用領域S/D2を備える。第2トランジスタパターンML2は第1トランジスタパターンML1と同様に構成される。
更に概略配線部12は、図1に示すように、信号線配線部121、ゲート容量判定部122、配線パターン選択部123、及び内部配線部124を備える。信号線配線部121は、配置された複数の遅延セルレイアウトのそれぞれを介して複数の信号線を配線処理する。ゲート容量判定部122は、プロセス情報に基づき、配置された複数の遅延セルレイアウトにおける複数のトランジスタパターンの内部のゲート間容量値の等しい領域を判定する。配線パターン選択部123は、ゲート容量判定部の判定結果に基づいて複数の遅延セルの内部配線パターンを選択する。内部配線部124は、内部配線パターンを用いて複数の遅延セルの内部配線を行う。
また、図1に示すデータ記憶装置6は、図5に示すように、要求遅延時間格納領域61、サンプリング周波数格納領域62、遅延セルレイアウト格納領域63、プロセス情報格納領域64、配置情報格納領域65、信号線ライブラリ格納領域66、内部配線パターン格納領域67、及び概略レイアウト格納領域68を備える。要求遅延時間格納領域61は要求遅延時間データを格納する。サンプリング周波数格納領域62はサンプリング周波数情報を格納する。遅延セルレイアウト格納領域63は遅延セルレイアウトを格納する。プロセス情報格納領域64は、プロセス情報を格納する。配置情報格納領域65は、図1に示す配置部114により作成される配置情報を格納する。信号線ライブラリ格納領域66は信号線ライブラリを格納する。内部配線パターン格納領域67は、内部配線パターンデータを格納する。概略レイアウト格納領域68は、図1に示す内部配線部124により作成される概略レイアウトを格納する。但し、データ記憶装置6に格納される情報は、図1に示す補助記憶装置5に含まれる構成でも良い。
尚、図1に示す自動設計装置は、図示を省略するデータベース制御装置及び入出力制御装置を備える。データベース制御装置は、データ記憶装置6に対して必要なファイルの格納場所を検索し、読み出し及び書き込みを行う。これに対して入出力制御装置は、入力装置2からのデータを受け取り、CPU1に伝達する。即ち入出力制御装置は、入力装置2、出力装置3、或いはCD−ROM、光磁気ディスク(MO)、フレキシブルディスク等の補助記憶装置5の読取装置等をCPU1に接続するインターフェイスである。データの流れから見ると、入出力制御装置は、入力装置2、出力装置3、補助記憶装置5、及び外部記憶装置の読取装置と主記憶装置4とのインターフェイスとなる。また入出力制御装置は、CPU1からのデータを受け取り、出力装置3及び補助記憶装置5等へ伝達する。
更に、図1に示す入力装置2としては、例えば、キーボード、マウス、光学式文字読取装置(OCR)等の認識装置、イメージスキャナ等の図形入力装置、及び音声認識装置等の特殊入力装置が使用できる。出力装置3としては、例えば、液晶ディスプレイ、CRTディスプレイ等の表示装置、インクジェットプリンタ、レーザープリンタなどの印刷装置が使用できる。主記憶装置4には、ROM及びRAMが組み込まれている。ROMは、CPU1において実行されるプログラムを格納するプログラム記憶装置等として機能する。これに対してRAMは、CPU1におけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。
(自動設計方法)
次に、図6のフローチャートを参照して、本発明の実施の形態に係る自動設計方法を説明する。
次に、図6のフローチャートを参照して、本発明の実施の形態に係る自動設計方法を説明する。
(イ)図6のステップS101において図1に示すデータ取得部111は、図5に示す要求遅延時間格納領域61、サンプリング周波数格納領域62、遅延セルレイアウト格納領域63、プロセス情報格納領域64から要求遅延時間、遅延セルレイアウト、プロセス情報、及びサンプリング周波数情報を取得する。ステップS102においてセル数算出部112は、ステップS101で取得した要求遅延時間及びサンプリング周波数に基づき、式(1)から図2に示す複数の遅延セル7a〜7kの所要セル数を算出する。例えば要求遅延時間が64[μs]、及びサンプリング周波数が2.5[MHz]の場合、式(1)より所要セル数は160セルとなる。
(ロ)ステップS103において折り返し回数算出部113は、ステップS102で算出した所要セル数から複数の遅延セル7a〜7kの折り返し回数を算出する。折り返し回数算出部113は、例えば、複数の遅延セル7a〜7kを複数回折り返して配置した場合のレイアウトが矩形の領域に収まるように折り返し回数を算出する。ステップS104において配置部114は、図7に示すように、図4に示す遅延セルレイアウトを用いて、折り返し回数に応じて複数の遅延セルレイアウトLR1、・・・・・、LR2、LR3、・・・・・、LR4、・・・・・を配置する。ステップS104で作成された配置情報は、図5に示す配置情報格納領域65に格納される。
(ハ)ステップS105において図1に示す信号線配線部121は、図8に示すように、図5に示す信号線ライブラリ格納領域66に格納された信号線ライブラリを用いて、配置情報格納領域65に格納された配置情報に複数の信号線、即ちサンプリングデータ線76、第1信号線74、及び第2信号線75を配線処理する。図8においては、図7に示す遅延セルレイアウトLR2及びLR3のみを図示している。
(ニ)ステップS106においてゲート容量判定部122は、ステップS101で取得したプロセス情報に基づき、図7に示す配置された複数の遅延セルレイアウトLR1、・・・・・、LR2、LR3、・・・・・、LR4、・・・・・における複数のトランジスタパターンML1a、ML2a、・・・・・、ML1b、ML2b、ML1c、ML2c、・・・・・、ML1d、ML2d、・・・・・の内部のゲート間容量値の等しい領域を判定する。例えば、複数の遅延セルレイアウトLR1、・・・・・、LR2、LR3、・・・・・、LR4、・・・・・の内の遅延セルレイアウトLR2及びLR3側から傾斜イオン打ち込みが行われるというプロセス情報が得られた場合、第1ソース/ドレイン兼用領域S/D1a、S/D3a、S/D1b、S/D3b、S/D1c、S/D3c、S/D1d、及びS/D3dのそれぞれのゲート間容量は等しいと判定される。同様に、第2ソース/ドレイン兼用領域S/D2a、S/D4a、S/D2b、S/D4b、S/D2c、S/D4c、S/D2d、及びS/D4dのそれぞれのゲート間容量は等しいと判定される。
(ホ)ステップS107において配線パターン選択部123は、ステップS106の判定結果に応じて、図8に示す第1信号線74及び第2信号線75のそれぞれとゲート間容量値の等しい領域とを接続する配線パターンを内部配線パターンライブラリから選択する。この結果、図9に示す例においては、第2ソース/ドレイン兼用領域S/D2b及びS/D4cと第1信号線74とを接続する内部配線パターンが選択される。第1ソース/ドレイン兼用領域S/D3b及びS/D1cと第2信号線75とを接続する内部配線パターンが選択される。図10に示す例においては、第2ソース/ドレイン兼用領域S/D2b及びS/D2cと第1信号線74とを接続する内部配線パターンが選択される。第1ソース/ドレイン兼用領域S/D3b及びS/D3cと第2信号線75とを接続する内部配線パターンが選択される。ステップS108において内部配線部124は、図9及び図10に示す他の内部配線を配線処理する。ステップS108において作成された概略レイアウトは、図5に示す概略レイアウト格納領域68に格納される。
このように、本発明の実施の形態によれば、プロセス情報を考慮した概略配線を行うことにより良好な特性を有する半導体集積回路を設計可能な自動設計装置及び自動設計方法を提供できる。また、複数の遅延セルレイアウトを複数回折り返して配置するので、同一の遅延セルレイアウトにより遅延回路を設計できる。
(その他の実施の形態)
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上述した実施の形態においては、遅延セルレイアウトは図5に示す遅延セルレイアウト格納領域63に予め格納されているとして説明した。しかし、プログラム記述及びハードウェア記述言語(HDL)等から遅延セルのレイアウトを自動的に作成しても良い。
また、図2に示す書き込みトランジスタM2a〜M2k及び読み出しトランジスタM1a〜M1kとしてnチャネルのMOSトランジスタを利用するとして説明したが、pチャネルのMOSトランジスタを利用しても良い。
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
1…CPU
11…配置情報作成部
12…概略配線部
111…データ取得部
112…セル数算出部
113…折り返し回数算出部
114…配置部
121…信号線配線部
122…ゲート容量判定部
123…配線パターン選択部
124…内部配線部
11…配置情報作成部
12…概略配線部
111…データ取得部
112…セル数算出部
113…折り返し回数算出部
114…配置部
121…信号線配線部
122…ゲート容量判定部
123…配線パターン選択部
124…内部配線部
Claims (5)
- 複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置する配置情報作成部と、
プロセス情報から前記複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して前記複数の遅延セルの概略配線を行う概略配線部
とを備えることを特徴とする自動設計装置。 - 前記配置情報作成部は、
前記要求遅延時間、前記遅延セルレイアウト、前記プロセス情報、サンプリング周波数情報を取得するデータ取得部と、
前記要求遅延時間及び前記サンプリング周波数情報から前記複数の遅延セルの所要セル数を算出する遅延セル数算出部と、
前記所要セル数から前記複数の遅延セルの折り返し回数を算出する折り返し回数算出部と、
前記遅延セルレイアウトを用いて、前記折り返し回数に応じて前記複数の遅延セルを配置する配置部
とを備えることを特徴とする請求項1に記載の自動設計装置。 - 前記概略配線部は、
信号線ライブラリを用いて配置された前記複数の遅延セルレイアウトのそれぞれを介して複数の信号線を配線処理する信号線配線部と、
前記プロセス情報に基づき、配置された前記複数の遅延セルレイアウトにおける前記複数のトランジスタパターンの内部のゲート間容量値の等しい領域を判定するゲート容量判定部と、
前記ゲート容量判定部の判定結果に基づいて前記複数の遅延セルの内部配線パターンを内部配線パターンライブラリから選択する配線パターン選択部と、
前記内部配線パターンを用いて前記前記複数の遅延セルの内部配線を行う内部配線部
とを備えることを特徴とする請求項1に記載の自動設計装置。 - 前記配線パターン選択部は、前記複数の信号線のそれぞれと前記ゲート間容量値の等しい領域とを接続する前記内部配線パターンを選択することを特徴とする請求項3に記載の自動設計装置。
- 配置情報作成部がデータ記憶装置に格納された複数のトランジスタパターンを有する遅延セルレイアウトを用いて複数の遅延セルを複数回折り返して配置し、配置情報を前記データ記憶装置に格納するステップと、
概略配線部が前記データ記憶装置に格納されたプロセス情報から前記複数のトランジスタパターンのそれぞれのゲート間容量の偏りを判定して前記複数の遅延セルの概略配線のパターンを決定し、前記データ記憶装置に格納するステップ
とを含むことを特徴とする自動設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006077364A JP2007257067A (ja) | 2006-03-20 | 2006-03-20 | 自動設計装置及び自動設計方法 |
Applications Claiming Priority (1)
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JP2006077364A JP2007257067A (ja) | 2006-03-20 | 2006-03-20 | 自動設計装置及び自動設計方法 |
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JP (1) | JP2007257067A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110069802A (zh) * | 2017-12-26 | 2019-07-30 | 三星电子株式会社 | 包括负载标准单元的集成电路及其设计方法 |
-
2006
- 2006-03-20 JP JP2006077364A patent/JP2007257067A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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