CN113782513A - 包括简单单元互连的集成电路及其设计方法 - Google Patents

包括简单单元互连的集成电路及其设计方法 Download PDF

Info

Publication number
CN113782513A
CN113782513A CN202110343914.8A CN202110343914A CN113782513A CN 113782513 A CN113782513 A CN 113782513A CN 202110343914 A CN202110343914 A CN 202110343914A CN 113782513 A CN113782513 A CN 113782513A
Authority
CN
China
Prior art keywords
unit
cell
pin
output pin
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110343914.8A
Other languages
English (en)
Inventor
金容彻
权住妍
朴尚度
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN113782513A publication Critical patent/CN113782513A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G06F30/3953—Routing detailed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Manufacturing & Machinery (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种集成电路(IC)，包括：第一单元，包括在第一方向上延伸的输入引脚和输出引脚；第二单元，在所述第一方向上邻近所述第一单元，并且包括在所述第一方向上延伸的输入引脚和输出引脚；第一单元隔离层，在与所述第一方向交叉的第二方向上在所述第一单元和所述第二单元之间延伸；以及第一配线，在所述第一方向上延伸，与所述第一单元隔离层重叠，并且连接到所述第一单元的输出引脚和所述第二单元的输入引脚，其中，所述第一单元的输出引脚、所述第二单元的输入引脚和所述第一配线形成在第一导电层中，作为在所述第一方向上延伸的第一图案。

Description

包括简单单元互连的集成电路及其设计方法
相关申请的交叉引用
本申请基于并且要求于2020年6月9日在韩国知识产权局提交的韩国专利申请No.10-2020-0069831的优先权，该申请的公开内容通过引用整体并入本文。
技术领域
根据本发明构思的示例实施例的装置和方法涉及集成电路(IC)，具体涉及包括简单的单元互连的IC。
背景技术
随着半导体工艺的发展，器件尺寸已经减小，并且IC中集成的器件的数量已经增加。根据IC的这种尺寸减小和包括在IC中的器件数量的增加，用于对器件进行互连的配线的复杂度会增加，这可能限制IC的集成水平并且增大要通过配线传输的信号的延迟，从而限制了IC的性能改进。
发明内容
本发明构思的示例实施例提供了一种根据简单单元互连而具有减小的配线复杂度的集成电路(IC)以及设计IC的方法。
根据实施例，提供了一种IC，包括：第一单元，包括在第一方向上延伸的输入引脚和输出引脚；第二单元，在所述第一方向上邻近所述第一单元，并且包括在所述第一方向上延伸的输入引脚和输出引脚；第一单元隔离层，在与所述第一方向交叉的第二方向上在所述第一单元和所述第二单元之间延伸；以及第一配线，在所述第一方向上延伸，与所述第一单元隔离层重叠，并且连接到所述第一单元的输出引脚和所述第二单元的输入引脚，其中，所述第一单元的输出引脚、所述第二单元的输入引脚和所述第一配线形成在第一导电层中，作为在所述第一方向上延伸的第一图案。
根据实施例，提供了一种IC，包括：第一单元和第二单元，均包括后道(BEOL)中的输入引脚和输出引脚，并且具有相同的规格；第三单元，在第一方向上邻近所述第一单元以及，第四单元，在所述第一方向上邻近所述第二单元，其中，所述第一单元的输出引脚和所述第三单元的输入引脚、或者所述第一单元的输入引脚和所述第三单元的输出引脚形成在第一导电层中，作为在所述第一方向上延伸的第一图案，所述第二单元的输出引脚和所述第四单元的输入引脚、或者所述第二单元的输入引脚和所述第四单元的输出引脚形成在所述第一导电层中，作为在所述第一方向上延伸的第二图案，并且所述第一单元的BEOL与所述第二单元的BEOL在结构上不同。
根据实施例，提供了一种用于设计IC的方法，所述方法包括：基于定义所述IC的输入数据，布置来自单元库的第一单元；基于所述输入数据，将来自所述单元库的第二单元布置为在第一方向上邻近所述第一单元；基于所述输入数据添加将所述第一单元的输出引脚连接到所述第二单元的输入引脚的第一配线；以及生成定义所述IC的布图的输出数据，其中，所述输出数据定义第一图案，第一图案在第一导电层中在所述第一方向上延伸并且形成所述第一单元的输出引脚、所述第二单元的输入引脚和所述第一配线。
根据实施例，提供了一种生成对包括在IC中的单元进行定义的单元库的方法，所述方法包括：获得输入单元库；从输入单元库中包括多个单元的单元组提取多个单元的输入引脚和输出引脚的位置；从输入单元库提取原始单元；通过基于所提取的单元的输入引脚和输出引脚的位置，改变原始单元的输入引脚的位置和/或输出引脚的位置，来生成至少一个变体单元；以及生成定义所述原始单元和所述至少一个变体单元的输出单元库。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本发明构思的示例实施例，在附图中：
图1是根据实施例的单元的视图；
图2A、图2B、图2C和图2D是根据实施例的单元结构的截面图；
图3是根据实施例的集成电路(IC)的框图；
图4是根据实施例的IC的布图；
图5是根据实施例的IC的框图；
图6A和图6B是根据实施例的IC的视图；
图7是根据实施例的设计IC的方法的流程图；
图8A和图8B是根据实施例的指示所提取的输入引脚的位置和所提取的输出引脚的位置的表；
图9是根据实施例的设计IC的方法的流程图；
图10是根据实施例的设计IC的方法的流程图；
图11是根据实施例的设计IC的方法的流程图；
图12是根据实施例的制造IC的方法的流程图；
图13是根据实施例的片上***(SoC)的框图；
图14是根据实施例的包括存储程序的存储器的计算***的框图。
具体实施方式
本文描述的实施例都是示例实施例，因此，本发明构思不限于此，并且可以以各种其他形式实现。不排除下面的描述中提供的实施例中的每一个与也在本文中提供或未在本文中提供却与本发明构思一致的另一示例或另一实施例的一个或多个特征相关联。例如，即使特定示例中描述的情况未在其不同的示例中描述，所述情况也可以被理解为与不同的示例有关或组合，除非其描述中另外提及。
要理解的是，当元件或层被称为在另一元件或层“上方”、“之上”、“上”、“之下”、“下方”、“连接到”或“耦接到”另一元件或层时，其可以是直接位于另一元件或层“上方”、“之上”、“上”、“之下”、“下方”、“连接到”或“耦接到”另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接”在另一元件或层“上方”、“之上”、“上”、“之下”、“下方”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。贯穿全文，类似附图标记指类似的元件。
图1是根据实施例的单元的视图。具体地，图1的上部指示缓冲器BUF10的电路图，并且图1的下部示意性地示出，在由X轴和Y轴形成的平面上与缓冲器BUF10相对应的单元(或缓冲器单元)(例如，第一单元至第三单元C11、C12和C13)的布图。在本文中，X轴方向和Y轴方向可以分别被称为第一方向和第二方向，并且Z轴方向可以被称为竖直方向。由X轴和Y轴形成的平面可以被称为水平面，与另一组件相比相对地布置在+Z方向上的组件可以被称为另一组件上方的组件，并且与另一组件相比相对地布置在-Z方向上的组件可以被称为另一组件之下的组件。此外，组件的面积可以指示组件在与水平面平行的平面上占据的尺寸。在本文的附图中，为了便于制图可能仅示出了一些层，并且为了指示配线层的图案和下部图案之间的连接，即使通孔在配线层的图案之下，也可能示出了该通孔。
一种集成电路(IC)可以包括多个单元。单元是在IC中包括的布图的单位。单元可以被设计成执行预定义的功能。单元可以被称为标准单元。IC可以包括多个各种单元，它们可以沿着多个行对准。例如，参考图1，第一单元至第三单元C11、C12和C13中的每一个可以位于在X轴方向上延伸的行上。在行之间的边界中，被施加正供电电压VDD和负供电电压VSS(或地电势)的图案(在本文中可以被称为电源线)可以在X轴方向上延伸，并且其中形成P型晶体管的有源区和其中形成N型晶体管的有源区可以在X轴方向上延伸。与第一单元至第三单元C11、C12和C13类似，布置在单个行中的单元可以被称为单高度单元，并且与图4的第二单元C42类似，连续地布置在两个或更多个邻近行中的单元可以被称为多高度单元。
如图1所示，有源区中的至少一个有源图案可以在X轴方向上延伸，并且有源图案可以通过与在Y轴方向上延伸的栅电极交叉而形成晶体管。当鳍形有源图案在X轴方向上延伸时，由有源图案和栅电极形成的晶体管可以被称为鳍式场效应晶体管(FinFET)。如下面参考图2A至图2D描述的，将主要参考包括FinFET的单元描述实施例，但是应理解，实施例也可以应用到包括结构与FinFET不同的晶体管在内的单元。例如，有源图案可以包括在Z轴方向上彼此分离并且在X轴方向上延伸的多个纳米片，并且单元可以包括由多个纳米片和栅电极形成的多桥沟道FET(MBCFET)。此外，单元可以包括具有以下结构的ForkFET：通过借助电介质壁将用于P型晶体管的纳米片与用于N型晶体管的纳米片隔离，使N型晶体管相对靠近P型晶体管。此外，单元可以包括具有以下结构的竖直FET(VFET)：源/漏区在Z轴方向上通过之间的沟道区彼此分离，并且栅电极包围沟道区。备选地，单元可以包括其他类型的FET，例如，互补FET(CFET)、负CFET(NCFET)或碳纳米管(CNT)FET，或者可以包括双极结型晶体管或其他三维晶体管。
参考图1，缓冲器BUF10可以包括串联连接的两个反相器。缓冲器BUF10可以在内部节点X处生成通过使经由输入引脚A接收的信号反相而获得的信号，并且经由输出引脚Y输出通过使内部节点X的信号反相而获得的信号。第一单元至第三单元C11、C12和C13可以具有相同的规格，例如，相同的阈值电压、功能和驱动强度，并且缓冲器BUF10可以实现为IC布图中的第一单元至第三单元C11、C12和C13中的一个。在一些实施例中，缓冲器BUF10可以实现为IC布图中的四个或多个不同单元中的一个。
第一单元至第三单元C11、C12和C13中的每一个可以包括在不同位置处的输入引脚A和/或输出引脚Y。参考图1，缓冲器BUF1，0的输入引脚A和输出引脚Y中的每一个可以被形成为，在X轴方向上彼此平行地延伸的第一轨道T1至第五轨道T5之一上的第一配线层M1的图案。例如，第一单元C11可以包括形成在第三轨道T3上的输入引脚A和形成在第五轨道T5上的输出引脚Y，第二单元C12可以包括形成在第一轨道T1上的输入引脚A和形成在第三轨道T3上的输出引脚Y，并且第三单元C13可以包括形成在第五轨道T5上的输入引脚A和形成在第一轨道T1上的输出引脚Y。如下面参考图2A至图2D描述的，第一配线层M1和连接到第一配线层M1的下表面的通孔可以被称为IC的后道(BEOL)，并且第一单元至第三单元C11、C12和C13可以具有不同的BEOL。在一些实施例中，形成在第一配线层M1中的图案可以包括导电材料，例如金属，并且可以被称为第一金属层。
可以基于邻近单元的输入引脚和/或输出引脚的位置，选择第一单元至第三单元C11、C12和C13中的一个，并且缓冲器BUF10可以实现为IC布图中的被选单元。例如，当配置为向缓冲器BUF10的输入引脚A提供信号的单元的输出引脚形成在第一轨道T1上时，可以选择包括形成在第一轨道T1上的输入引脚A的第二单元C12，并且缓冲器BUF10可以实现为IC布图中的第二单元C12。备选地，当配置为从缓冲器BUF10的输出引脚Y接收信号的单元的输入引脚形成在第一轨道T1上时，可以选择包括形成在第一轨道T1上的输出引脚Y的第三单元C13，并且缓冲器BUF10可以实现为IC布图中的第三单元C13。相同轨道上的输入引脚和输出引脚可以通过形成在对应轨道上的配线而电连接，因此，输入引脚、输出引脚和配线可以被形成为在第一配线层M1中在X轴方向上延伸的单个图案。因此，可以避免使用更高配线层(例如，第二配线层M2)来电连接单元的输入引脚和输出引脚，并且可以减小布线复杂度和布线拥堵。如上面所述，简单的单元互连可以使用于布线的空间减小以及IC的集成水平提高。此外，可以避免通过配线的信号的延迟，以提高IC性能，并且半导体工艺的简化可以带来制造IC所需的成本和时间的减少以及增强的IC可靠性。
图2A至图2D是根据实施例的单元的结构的截面图。具体地，图2A的截面图示出沿图1的线X1-X1’截取的第二单元C12的截面，图2B的截面图示出沿图1的线X2-X2’截取的第二单元C12的截面，图2C的截面图示出沿图1的线Y1-Y1’截取的第二单元C12的截面，图2D的截面图示出沿图1的线Y2-Y2’截取的第二单元C12的截面。虽然未在图2A至图2D中示出，但是可以在栅电极的侧面上形成栅间隔部，并且可以在栅电极和栅间隔部之间以及栅电极的下表面上形成栅介电层。此外，势垒层可以形成在接触和/或通孔的表面上。在下文中，将参考图1描述图2A至图2D，并且为了简洁，在图2A至图2D的描述中不重复参考图1做出的描述。
参考图2A，衬底10可以包括体硅或绝缘体上硅(SOI)，并且作为非限制性示例，衬底10可以包括硅锗(SiGe)、绝缘体上硅锗(SGOI)、锑化铟(InSb)、碲化铅(PbTe)化合物、砷化铟(InAs)、磷化物、砷化镓(GaAs)、锑化镓(GaSb)等。第二鳍部F2可以在衬底10上在X轴方向上延伸，并且第一源/漏(S/D)区SD21至第三源/漏区SD23可以形成在第二鳍部F2中。第一层间绝缘层31至第四层间绝缘层34可以形成在第二鳍部F2上。第一源/漏区SD21和第二源/漏区SD22可以与第一栅电极G1形成晶体管，即，p型场效应晶体管(PFET)，并且第二源/漏区SD22和第三源/漏区SD23可以与第二栅电极G2形成另一PFET。
第一源/漏接触CA1至第三源/漏接触CA3可以通过穿过第二层间绝缘层32而连接到第一源/漏区SD21至第三源/漏区SD23。在一些实施例中，第一源/漏接触CA1至第三源/漏接触CA3中的至少一个可以被形成为穿过第一层间绝缘层31的下源/漏接触和穿过第二层间绝缘层32的上源/漏接触。第一栅接触CB1可以通过穿过第二层间绝缘层32而连接到第一栅电极G1。
第一栅通孔VB1可以通过穿过第三层间绝缘层33而连接到第一栅接触CB1和输入引脚P21。因此，输入引脚P21可以通过第一栅通孔VB1和第一栅接触CB1被电连接到第一栅电极G1。在一些实施例中，与图2A所示不同，第一栅接触CB1可以不包括在第二单元C12中，并且输入引脚P21可以通过穿过第二层间绝缘层32和第三层间绝缘层33的栅通孔而电连接到第一栅电极G1。其中形成第一栅通孔VB1和第三层间绝缘层33的层可以被称为第一通孔层，并且其中形成输入引脚P21和第四层间绝缘层34的层可以被称为第一配线层M1。如图2A所示，第一通孔层、第一配线层M1及其更高的层可以被称为BEOL。
参考图2B，器件隔离层ISO可以形成在衬底10上。器件隔离层ISO可以如下面参考图2C和图2D所述地将有源区相互隔离。第一层间绝缘层31至第四层间绝缘层34可以形成在器件隔离层ISO上，并且第一源/漏接触CA1和第三源/漏接触CA3可以穿过第二层间绝缘层32。第一源/漏通孔VA1可以通过穿过第三层间绝缘层33而连接到第三源/漏接触CA3，并且连接到形成在第一配线层M1中的输出引脚P22。
参考图2C，场绝缘层20可以形成在衬底10上。作为非限制性示例，场绝缘层20可以包括二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SON)、碳氮氧化硅(SiOCN)或其两种或更多种的组合。在一些实施例中，如图2C所示，场绝缘层20可以包括有源图案(即鳍部)的侧表面中的一些。第一层间绝缘层31至第四层间绝缘层34可以形成在场绝缘层20上。第一鳍部至第六鳍部F1、F2、F3、F4、F5和F6可以在场绝缘层20中在X轴方向上延伸，并且六个源/漏区SD11、SD21、SD31、SD41、SD51和SD61可以分别形成在第一鳍部F1至第六鳍部F6上。器件隔离层ISO可以在第一鳍部F1至第三鳍部F3与第四鳍部F4至第六鳍部F6之间在X轴方向上延伸，并且第一有源区RX1和第二有源区RX2可以通过器件隔离层ISO隔离。
第一源/漏接触CA1可以通过穿过第二层间绝缘层32被连接到六个源/漏区SD11至SD61，因此，六个源/漏区SD11至SD61可以彼此电连接。第二源/漏通孔VA2可以通过穿过第三层间绝缘层33而连接到第一源/漏接触CA1，并且连接到形成在第一配线层M1中的内部节点X的图案P23。在第一配线层M1中，被施加正供电电压VDD的图案P24和被施加负供电电压VSS的图案P25可以在X轴方向上延伸，并且可以形成有输入引脚P21和输出引脚P22。
参考图2D，场绝缘层20可以形成在衬底10上，并且穿过场绝缘层20的第一鳍部F1至第六鳍部F6可以与在Y轴方向上延伸的第二栅电极G2交叉。作为非限制性示例，第二栅电极G2可以包括钛(Ti)、钽(Ta)、钨(W)、铝(A1)、钴(Co)或其两种或更多种的组合，或包括非金属，例如Si或SiGe。根据另一实施例，可以通过堆叠两种或更多种导电材料来形成第二栅电极G2，导电材料例如是氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、碳化钛铝(TiAlC)，或包括其两种或更多种的组合的功函数控制膜，以及包括W、Al等的填充导电层。
第二栅接触CB2可以通过穿过第二层间绝缘层32而连接到第二栅电极G2。第二栅通孔VB2可以通过穿过第三层间绝缘层33而连接到第二栅接触CB2，并且连接到形成在第一配线层M1中的内部节点X的图案P23。如上面参考图2A所述，在一些实施例中，第二栅接触CB2可以不包括在第二单元C12中，而是，内部节点X的图案P23可以通过栅通孔连接到第二栅接触CB2。
图3是根据实施例的IC的框图，并且图4是根据实施例的IC的布图。具体地，图3的框图示出包括与多个单元相对应的电路的IC 30，并且图4的布图40是IC 30的布图的示例，并且仅示出了一些层。
参考图3，IC 30可以包括触发器FF30以及第一缓冲器BUF31和第二缓冲器BUF32。触发器FF30可以包括数据输入引脚D、时钟输入引脚C和数据输出引脚Q。第一缓冲器BUF31可以连接到触发器FF30的数据输入引脚D，并且第二缓冲器BUF32可以连接到触发器FF30的数据输出引脚Q。可以基于触发器FF30的数据输入引脚D的位置，选择与第一缓冲器BUF31相对应的单元，并且可以基于触发器FF30的数据输出引脚Q的位置，选择与第二缓冲器BUF32相对应的单元。在一些实施例中，与图3所示不同，与缓冲器不同的电路，例如反相器或延迟电路，可以连接到触发器FF30的数据输入引脚D和数据输出引脚Q。
参考图4，布图40可以包括分别对应于图3的第一缓冲器BUF31、触发器FF30和第二缓冲器BUF32的第一单元C41、第二单元C42和第三单元C43。第一单元C41可以在第一行R1中，第二单元C42可以在第一行R1和第二行R2中，并且第三单元C43可以在第二行R2中。即，第一单元C41和第三单元C43可以是单高度单元，并且第二单元C42可以是多高度单元。第一单元C41可以包括在X轴方向上延伸的输入引脚I41和输出引脚O41，第二单元C42可以包括在X轴方向上延伸的数据输入引脚I42和数据输出引脚O42，并且第三单元C43可以包括在X轴方向上延伸的输入引脚I43和输出引脚O43。第一单元C41可以通过在Y轴方向上延伸的单元隔离层DB40与第二单元C42隔离，并且第二单元C42也可以通过在Y轴方向上延伸的单元隔离层DB40与第三单元C43隔离。
第一单元C41可以包括在X轴方向上与第二单元C42的数据输入引脚I42对准的输出引脚O41，并且第一单元C41的输出引脚O41和第二单元C42的数据输入引脚I42可以通过第二配线W2彼此连接。因此，第一单元C41的输出引脚O41、第二配线W2和第二单元C42的数据输入引脚I42可以被形成为在第一配线层M1中在X轴方向上延伸的第一图案P1。类似地，第三单元C43可以包括与第二单元C42的数据输出引脚O42在X轴方向上对准的输入引脚I43，并且第二单元C42的数据输出引脚O42和第三单元C43的输入引脚I43可以通过第三配线W3彼此连接。因此，第二单元C42的数据输出引脚O42、第三配线W3和第三单元C43的输入引脚I43可以被形成为在第一配线层M1中在X轴方向上延伸的第二图案P2。因此，可以仅使用第一配线层M1的图案将分别对应于图3的第一缓冲器BUF31、触发器FF30和第二缓冲器BUF32的第一单元C41、第二单元C42和第三单元C43互连。此外，如图4所示，布图40还可以包括连接到第一单元C41的输入引脚I41的第一配线W1以及连接到第三单元C43的输出引脚O43的第四配线W4。
图5是根据实施例的IC的框图。具体地，图5的上部指示IC 50的框图，并且图5的下部示意性地指示与IC 50的组合电路CC50相对应的布图。
参考图5，IC 50可以包括第一触发器FF51、组合电路CC50和第二触发器FF52。第一触发器FF51和第二触发器FF52可以共同接收时钟信号CLK，组合电路CC50可以通过处理从第一触发器FF51接收的输入信号IN来生成输出信号OUT，并且将输出信号OUT提供给第二触发器FF52。
在一些实施例中，与配置为处理第一触发器FF51和第二触发器FF52之间的信号的组合电路CC50相对应的至少一个单元可以通过第一配线层M1的图案被连接到另一单元。例如，如图5所示，IC 50的布图可以包括与组合电路CC50相对应的第一单元C51和第二单元C52，其中第一单元C51可以接收输入信号IN，并且第二单元C52可以输出输出信号OUT。第一触发器FF51的数据输出引脚Q P51可以在布图的第一轨道T1上，因此第一单元C51可以包括第一轨道T1上的输入引脚。此外，第二触发器FF52的数据输入引脚D P52可以在布图的第三轨道T3上，因此第二单元C52可以包括第三轨道T3上的输出引脚。如图5所示，在第一单元C51和第二单元C52之间可以布置包括输出引脚和/或输入引脚的单元，其输出引脚和/或输入引脚在邻近单元的输入引脚和/或输出引脚所位于的轨道上。因此，与第一触发器FF51相对应的单元、第一单元C51和第二单元C52以及与第二触发器FF52相对应的单元可以通过第一配线层M1的图案彼此连接。在一些实施例中，与如图5所示不同，与组合电路CC50相对应的单元之中的邻近单元的至少一个输入引脚和至少一个输出引脚可以通过更高配线层(例如，第二配线层)的图案彼此连接。
图6A和图6B是根据实施例的IC的视图。具体地，图6A和图6B各自示出IC的框图和布图。
在一些实施例中，用于维持保持时间的单元可以通过第一配线层M1的图案彼此连接。无论工艺变化等如何，都可能需要最小保持时间，使得后续电路可以与时钟信号同步地正确处理从触发器输出的信号，因此可以在触发器之间***用于满足保持时间要求的电路，即，保持电路。为了保证最小保持时间，IC可以包括如下面参考图6A所述的串联连接的相同保持电路，或下面参考图6B所述的串联连接的不同保持电路。
参考图6A，IC 60a可以包括缓冲器的序列，例如第一缓冲器至第四缓冲器BUF61、BUF62、BUF63和BUF64，以保证最小保持时间，并且第一缓冲器BUF61至第四缓冲器BUF64可以被称为缓冲器链。在一些实施例中，与图6A中所示不同，IC可以包括延迟单元的序列(即，延迟链)或反相器的序列(即，反相器链)。
IC 60a的布图可以包括分别对应于第一缓冲器BUF61至第四缓冲器BUF64的第一单元C61至第四单元C64，并且第一单元C61至第四单元C64可以包括配置为提供相同规格(例如，相同的功能和驱动强度)但是具有不同的输入引脚和输出引脚的位置的缓冲器单元。例如，如图6A所示，第一单元C61和第三单元C63可以具有相同的布图，并且包括形成在第一轨道T1上的输入引脚和形成在第三轨道T3上的输出引脚。此外，第二单元C62和第四单元C64可以具有相同的布图，并且包括形成在第三轨道T3上的输入引脚和形成在第一轨道T1上的输出引脚。IC 60a的缓冲器链中的缓冲器的数量不限于如图6A所示的四个，而是根据实施例可以多于或少于四个。
参考图6B，IC 60b可以包括不同的电路，例如第五缓冲器BUF65、第一延迟电路DLY61、第六缓冲器BUF66和第二延迟电路DLY62，以保证最小保持时间。IC 60b的布图可以包括分别对应于第五缓冲器BUF65、第一延迟电路DLY61、第六缓冲器BUF66和第二延迟电路DLY62的第五单元C65至第八单元C68。第五单元C65至第八单元C68中的每一个可以包括在与邻近单元的输入引脚和/或输出引脚相同的轨道上形成的输出引脚和/或输入引脚。例如，如图6B所示，第五单元C65和第七单元C67可以具有相同的布图，并且包括形成在第一轨道T1上的输入引脚和形成在第五轨道T5上的输出引脚。此外，作为延迟单元的第六单元C66和第八单元C68可以具有相同的布图，并且包括形成在第五轨道T5上的输入引脚和形成在第一轨道T1上的输出引脚。这里，IC 60b中的缓冲器的数量和延迟电路的数量中的每一个不限于如图6A所示的两个，而是根据实施例可以多于或少于两个。
图7是根据实施例的设计IC的方法的流程图。具体地，图7的流程图示出生成定义了包括不同位置处的输入引脚和输出引脚的单元的单元库的方法。在一些实施例中，图7的方法可以通过包括配置为执行计算机指令序列的至少一个处理器在内的计算***(例如，图14的140)执行。如图7所示，生成单元库的方法可以包括多个操作S110、S130、S150、S170和S190。
在操作S110中，可以执行获得输入单元库的操作。输入单元库可以定义单元，所述单元可以通过半导体工艺提供并且包括在IC中。例如，输入单元库可以包括关于单元的信息，例如，功能信息、特性信息和布图信息。在一些实施例中，输入单元库可以定义与独特的特征(或规格)(例如阈值电压、功能和驱动强度的特定的组合)相对应的一个单元，并且相应的单元可以被称为原始单元。
在操作S130中，可以执行提取多个单元的输入引脚和输出引脚的位置的操作。例如，可以从由操作S110中获得的输入单元库定义的单元之中，选择包括多个单元的单元组，并且可以执行从单元组提取输入引脚的位置和输出引脚的位置的操作。下面将参考图8A和图8B描述提取的输入引脚的位置和提取的输出引脚的位置的示例。
在操作S150中，可以执行提取原始单元的操作。原始单元可以指示与如上面所述的阈值电压、功能、驱动强度等的特定组合相对应的一个单元。即，可以从输入单元库提取原始单元，作为可以与操作S130中选择的多个单元邻近的单元。在一些实施例中，可以比操作S130更早地或者与操作S130并行地执行操作S150。
在操作S170中，可以执行生成至少一个变体单元的操作。在本文中，变体单元可以指示如下单元：具有与原始单元相同的规格(例如，相同的阈值电压、功能和驱动强度)，但包括在与原始单元的输入引脚和/或输出引脚的位置不同的位置处的输入引脚和/或输出引脚。例如，当图1的第一单元C11定义为输入单元库中的原始单元时，图1的第二单元C12和第三单元C13可以是第一单元C11的变体单元。可以通过基于在操作S130中提取的输入引脚的位置和输出引脚的位置，改变在操作S150中获得的原始单元的输入引脚和/或输出引脚的位置，生成至少一个变体单元。在一些实施例中，可以针对与在操作S130中选择的多个单元可以邻近的多个原始单元，反复执行操作S150和操作S170。下面将参考图9描述操作S170的示例。
在操作S190中，可以执行生成输出单元库的操作。例如，可以通过向输入单元库添加关于在操作S170中生成的至少一个变体单元的信息，来生成输出单元库。因此，输出单元库不仅可以定义原始单元，还可以定义原始单元的至少一个变体单元，并且原始单元和至少一个变体单元可以被用于如下面参考图10和图12所述地设计IC。因此，IC可以包括简单的单元互连。
图8A和图8B是根据实施例的指示所提取的输入引脚的位置和所提取的输出引脚的位置的表。在一些实施例中，图8A的表80a和图8B的表80b可以在图7的操作S130中生成。在下文中，将参考图7来描述图8A和图8B。
参考图8A，可以从输入单元库选择包括与触发器相对应的多个单元的单元组，并且可以从选择的单元组提取输入引脚的位置和输出引脚的位置。如图8A所示，输入单元库可以定义与触发器相对应的多个单元，这些单元具有不同的功能和/或驱动强度。例如，“FF_D1”可以提供比“FF_D2”低的驱动强度，并且“FF_N_D1”可以提供比“FF_N_D2”低的驱动强度。此外，“FF_D1”和“FF_D2”可以是被配置为对时钟信号的上升沿进行响应的正沿触发的触发器，然而，“FF_N_D1”和“FF_N_D2”可以是被配置为对时钟信号的下降沿进行响应的负沿触发的触发器。
如表80a的右边两列所示，可以从与触发器相对应的单元中的每一个提取数据输入引脚D所位于的轨道的索引和数据输出引脚Q所位于的轨道的索引。在一些实施例中，触发器可以包括用于正常操作的数据输入引脚和用于扫描操作的扫描数据输入引脚，因此如图8A所示，可以提取与两个数据输入引脚D相对应的两条轨道的索引。在一些实施例中，可以基于指示触发器的输入引脚和输出引脚的位置的图8A的表80a，从与图5的组合电路CC50相对应的原始单元生成变体单元。
参考图8B，可以从输入单元库选择包括与保持电路相对应的多个单元的单元组，并且可以从选择的单元组提取输入引脚的位置和输出引脚的位置。如图8B所示，输入单元库可以定义与保持电路相对应的多个单元，这些单元具有不同的功能和/或驱动强度。例如，作为延迟单元的“DLY4_D1”可以提供比“DLY2_D1”长的延迟，并且作为延迟单元的“DLY4_D2”可以提供比“DLY2_D2”更的延迟。此外，“DLY4_D1”可以提供比“DLY4_D2”低的驱动强度，并且“DLY2_D1”可以提供比“DLY2_D2”低的驱动强度。作为缓冲器单元的“BUF_D1”可以提供比“BUF_D2”和“BUF_D4”低的驱动强度。
如表80b的右边两列所示，可以从与保持电路相对应的单元中的每一个提取输入引脚A所位于的轨道的索引和输出引脚Y所位于的轨道的索引。在一些实施例中，可以基于指示保持电路的输入引脚和输出引脚的位置的图8B的表80b，从与图6A和图6B的第一缓冲器BUF61至第六缓冲器BUF66和第一延迟电路DLY61至第二延迟电路DLY62相对应的原始单元，生成变体单元。
图9是根据实施例的设计IC的方法的流程图。具体地，图9的流程图是图7的操作S170的示例。如上面参考图7所述，在图9的操作S170’中，基于原始单元生成至少一个变体单元。如图9所示，操作S170’可以包括操作S172和操作S174，在下文中，将参考图7、图8A和图8B描述图9。
在操作S172中，可以执行通过改变原始单元的输出引脚来生成变体单元的操作。例如，可以通过改变原始单元(例如，与组合电路相对应的单元)的输出引脚的位置，以与图8A的表80a的数据输入引脚D的位置相对应，来生成变体单元。此外，可以通过改变原始单元(例如，与保持电路相对应的单元)的输出引脚的位置，以与图8B的表80b的输出引脚Y的位置相对应，来生成变体单元。
在操作S174中，可以执行通过改变原始单元的输入引脚来生成变体单元的操作。例如，可以通过改变原始单元(例如，与组合电路相对应的单元)的输入引脚的位置，以与图8A的表80a的数据输出引脚Q的位置相对应，来生成变体单元。此外，可以通过改变原始单元(例如，与保持电路相对应的单元)的输入引脚的位置，以与图8B的表80b的输入引脚A的位置相对应，来生成变体单元。在一些实施例中，可以组合操作S172和操作S174，因此，可以通过改变原始单元的输入引脚和输出引脚两者来生成变体单元。
图10是根据实施例的设计IC的方法的流程图。具体地，图10的流程图指示通过使用图7的方法生成的单元库D10来设计IC的布图的方法。在一些实施例中，图10的方法可以由包括配置为执行计算机指令序列的至少一个处理器的计算***(例如，图14的140)执行。如图10所示，设计IC的方法可以包括操作S220、操作S240和操作S260。
在操作S220中，可以执行获得输入数据的操作。输入数据可以指示定义IC的数据，例如，输入数据可以包括下面参考图12描述的网表。网表可以包括关于IC中包括的单元和连接的信息。
在操作S240中，可以基于单元库D10执行布局和布线(P&R)。如图10所示，操作S240可以包括多个操作S242、S244和S246，并且多个操作S242、S244和S246可以反复执行。首先，在操作S242中，可以执行布置第一单元的操作。在一些实施例中，第一单元可以是图7的操作S130中选择的多个单元中的一个，例如，第一单元可以是与触发器相对应的单元。
在操作S244中，可以执行布置第二单元的操作。第二单元可以与第二电路相对应，第二电路配置为接收从与操作S242的第一单元相对应的第一电路输出的信号。第二单元可以在X轴方向(即，与其中布置单元的行平行的方向，或单元长度方向)上邻近第一单元。单元库D10可以定义多个单元，即原始单元和原始单元的变体单元中，每一个都具有相同的规格，但是包括在不同位置处的输入引脚和/或输出引脚。可以在单元库D10定义的多个单元之中选择如下单元作为第二单元：当布置为在X轴方向上邻近或靠近第一单元时，包括在X轴方向上与第一单元的输出引脚对准的输入引脚。下面将参考图11描述操作S244的示例。
在操作S246中，可以执行添加第一配线的操作。第一配线可以在相同配线层(例如，第一配线层M1)中将第一单元的输出引脚连接到第二单元的输入引脚。通过在X轴方向上对准(即形成在相同轨道上)的第一单元的输出引脚和第二单元的输入引脚，第一单元的输出引脚、第一配线和第二单元的输入引脚可以被形成为在第一配线层M1中在X轴方向上延伸的单个图案。在一些实施例中，可以在通过反复执行操作S242和操作S244布置多个单元以后，执行操作S246。
在一些实施例中，与如上所述不同，与操作S242中的第一单元相对应的第一电路可以从与第二单元相对应的第二电路接收信号。在这种情况下，第二单元可以包括在与第一单元的输入引脚所在的轨道相同的轨道上形成的输出引脚，并且第一配线可以在相同配线层(例如，第一配线层M1)中将第二单元的输出引脚连接到第一单元的输入引脚。通过在X轴方向上对准(即形成在相同轨道上)的第二单元的输出引脚和第一单元的输入引脚，第二单元的输出引脚、第一配线和第一单元的输入引脚可以被形成为在第一配线层M1中在X轴方向上延伸的单个图案。
在操作S260中，可以执行生成输出数据的操作。输出数据可以指示定义IC布图的数据，例如，输出数据可以包括如下面参考图12描述的布图数据D14。输出数据可以定义包括在操作S240中添加的简单单元互连的IC的布图。
图11是根据实施例的设计IC的方法的流程图。具体地，图11的流程图是图10的操作S244的示例。如上面参考图10所述，在图11的操作S244’中，可以执行在X轴方向上邻近或靠近第一单元来布置第二单元的操作。如图11所示，操作S244’可以包括操作S244_2和S244_4。在下文中，将参考图10来描述图11。
在操作S244_2中，可以执行选择包括多个单元的单元组的操作。例如，可以选择与第二电路相对应的单元组，第二电路配置为从与第一单元相对应的第一电路接收信号。包括在单元组中的多个单元可以共同具有第二电路的特征，但是包括分别在不同位置处的输入引脚和/或输出引脚。
在操作S244_4中，可以执行从单元组选择第二单元的操作。例如，可以在操作S244_2的单元组中包括的多个单元之中，选择输入引脚形成在与第一单元的输出引脚所在的轨道相同的轨道上的第二单元。
图12是根据实施例的制造IC的方法的流程图。图12的制造IC的方法可以包括根据实施例的设计IC的方法。
单元库(或标准单元库)D12可以包括关于单元的信息，例如，功能信息、特性信息和布图信息。如图12所示，单元库D12可以包括分别定义多个单元组的第一数据D12_1、第二数据D12_2等。例如，第一数据D12_1可以定义包括多个单元的单元组，该多个单元的输入引脚的位置和输出引脚的位置是在图7的操作S130中提取的，并且第二数据D12_2可以定义包括在图7的操作S150中提取的原始单元和在图7的操作S170中生成的至少一个变体单元的单元组。
在操作S10中，可以执行基于寄存器传输级(RTL)数据D11生成网表数据D13的逻辑合成操作。例如，半导体设计工具(例如，逻辑合成工具)可以通过参考单元库D12对RTL数据D11执行逻辑合成，来生成包括比特流或网表的网表数据D13。可以通过诸如超高速集成电路(VHSIC)硬件描述语言(VHDL)或Verilog之类的硬件描述语言(HDL)来创建RTL数据D11。
在操作S20中，可以执行基于网表数据D13生成布图数据D14的P&R操作。如图12所示，P&R操作S20可以包括多个操作S21、S22和S23。
在操作S21中，可以执行布置单元的操作。例如，半导体设计工具(例如，P&R工具)可以参考单元库D12，基于网表数据D13来布置多个单元。如上所述，单元库D12可以包括关于具有相同规格的原始单元和原始单元的变体单元的信息，因此可以布置具有与邻近单元的输入引脚和/或输出引脚对准的输出引脚和/或输入引脚的单元。
在操作S22中，可以执行生成互连的操作。互连可以将单元的输出引脚电连接到另一单元的输入引脚，例如互连可以包括导电图案。如上参考附图所述，由于邻近单元的输入引脚和输出引脚对准，因此简单的互连是可能的，从而可以容易执行布线，并且可以解决布线拥堵。此外，互连的结构可以简化，并且可以减小由互连引起的信号延迟。
在操作S23中，可以执行生成布图数据D14的操作。布图数据D14可以具有例如GDSII的格式，并且包括关于单元的和互连的几何信息。
在操作S30中，可以执行光学邻近校正(OPC)。OPC可以指示用于通过校正在制造IC的半导体工艺中包括的失真现象(例如，在光刻中由光的特性引起的折射)来形成期望形状的图案的工作，并且可以通过对布图数据D14应用OPC来确定掩模上的图案。在一些实施例中，在操作S30中可以限制性地修改IC的布图，并且在操作S30中对IC的限制性修改是用于优化IC的结构的后处理，并且可以被称为设计抛光。
在操作S40中，可以执行制造掩模的操作。例如，可以定义掩模上的图案，以通过对布图数据D14应用OPC来形成多个层中的图案，并且可以制造用于形成多个层的相应图案的至少一个掩模(或光掩模)。
在操作S50中，可以执行制造IC的操作。例如，可以通过使用操作S40中制造的至少一个掩模图案化多个层，来制造IC。如图12所示，操作S50可以包括操作S51和S52。
在操作S51中，可以执行前道(FEOL)工艺。FEOL工艺可以指示制造IC的工艺中在衬底上形成单独器件(例如，晶体管、电容器和电阻器)的工艺。例如，FEOL工艺可以包括平面化和清洁晶片，形成沟槽，形成阱，形成栅电极，形成源极和漏极等。
在操作S52中，可以执行BEOL工艺。BEOL工艺可以指示制造IC的工艺中将衬底上的单独器件(例如，晶体管、电容器和电阻器)互连的工艺。例如，BEOL工艺可以包括硅化栅极、源区和漏区，添加电介质，执行平面化，形成孔，添加金属层，形成通孔，形成钝化层等。此后，IC可以被封装在半导体封装中，并且可以被用作各种应用的组件。在一些实施例中，可以在操作S51和操作S52之间执行中端(MOL)工艺。MOL工艺可以包括在单独器件中形成接触，例如，源/漏接触、栅接触等。
图13是根据实施例的片上***(SoC)130的框图。SoC 130是半导体器件并且可以包括根据实施例的IC。通过在单个芯片中实现用于执行各种功能的复杂的功能块(例如，知识产权(IP)块)，获得SoC 130，并且可以通过根据实施例的设计IC的方法设计SoC 130，因此可以实现用于提供改进的集成度、性能和可靠性的SoC 130。参考图13，SoC 130可以包括调制解调器132、显示控制器133、存储器134、外部存储器控制器135、中央处理单元(CPU)136、事务单元137、电源管理集成电路(PMIC)138和图形处理单元(GPU)139，并且SoC 130的功能块可以经由***总线131相互通信。
能够总体控制SoC 130的操作的CPU 136可以控制其他功能块132至139的操作。调制解调器132可以解调从SoC 130外部接收的信号，或调制SoC 130内部生成的信号并将调制的信号传送到外部。外部存储器控制器135可以控制向连接到SoC 130的外部存储器设备发送数据和从连接到SoC 130的外部存储器设备接收数据的操作。例如，可以在外部存储器控制器135的控制下向CPU 136或GPU 139提供外部存储器设备中存储的程序和/或数据。GPU 139可以执行与图形处理相关联的程序指令。GPU 139可以通过外部存储器控制器135接收图形数据，并且通过外部存储器控制器135将由GPU 139处理的图形数据传送到SoC130的外部。事务单元137可以监测每个功能块的数据事务，并且PMIC 138可以在事务单元137的控制下控制要提供给每个功能块的电力。显示控制器133可以通过控制显示器将SoC130内部生成的数据传送到SoC 130外部的显示器(或显示设备)。存储器134可以包括非易失性存储器，例如电可擦除可编程只读存储器(EEPROM)或闪存，或易失性存储器，例如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
图14是根据实施例的包括存储有程序的存储器的计算***140的框图。在一些实施例中，设计IC的方法(例如，图7的方法和/或图10的方法)的操作中的至少一些可以由计算***(或计算机)140执行。
计算***140可以是固定计算***，例如台式计算机、工作站或服务器，或便携式计算***，例如膝上型计算机。如图14所示，计算***140可以包括处理器141、输入/输出(I/O)设备142、网络接口143、随机存取存储器(RAM)144、只读存储器(ROM)145和存储装置146。处理器141、输入/输出设备142、网络接口143、RAM 144、ROM145和存储装置146可以连接到总线147，并且可以经由总线147相互通信。
处理器141可以被称为处理单元并且包括至少一个核，例如，微处理器、应用处理器(AP)、数字信号处理器(DSP)和GPU，能够执行任意指令集(例如，英特尔体系结构32(IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、每秒百万指令(MIPS)、高级RISC(精简指令集计算机)机器(ARM)或IA-64)。例如，处理器141可以经由总线147访问存储器，即RAM 144或ROM 145，并且执行存储在RAM144或ROM 145中的指令。
RAM 144可以存储用于根据实施例的设计IC的方法的程序144_1或程序144_1的至少一部分，并且程序144_1可以允许处理器141执行包括在设计IC的方法(例如，图7的方法和/或图10的方法)中的至少一些操作。即，程序144_1可以包括处理器141可执行的多个指令，并且包括在程序144_1中的多个指令可以允许处理器141执行包括在例如上面参考图10描述的流程图中的至少一些操作。
即使当切断供应给计算***140的电力时，存储装置146也不会丢失存储的数据。例如，存储装置146可以包括非易失性存储器件或存储介质，例如磁带、光盘或磁盘。此外，存储装置146可以是从计算***140可拆除的。存储装置146可以存储根据实施例的程序144_1，并且在由处理器141执行程序144_1以前，程序144_1或程序144_1的至少一部分可以从存储装置146加载到RAM 144。备选地，存储装置146可以存储以程序语言创建的文件，并且由编译器等从文件生成的程序144_1或程序144_1的至少一部分可以加载到RAM 144。此外，如图14所示，存储装置146可以包括数据库(DB)146_1，并且数据库146_1可以包含设计IC所需的信息，例如图10的单元库D10。
存储装置146可以存储要由处理器141处理的数据或由处理器141处理过的数据。即，处理器141可以根据程序144_1，通过处理存储在存储装置146中的数据来生成数据，并且将生成的数据存储在存储装置146中。例如，存储装置146可以存储图12的RTL数据D12、网表数据D13和布图数据D14。
输入/输出设备142可以包括诸如键盘和指示设备之类的输入设备以及诸如显示设备和打印机之类的输出设备。例如，通过输入/输出设备142，用户可以触发处理器141执行程序144_1，输入图12的RTL数据D12和/或网表数据D13，以及检查图12的布图数据D14。
网络接口143可以提供对计算***140外部的网络的访问。例如，网络可以包括多个计算***和通信链路，并且通信链路可以包括有线链路、光链路、无线电链路或其他任意类型的链路。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路IC，包括：
第一单元，包括在第一方向上延伸的输入引脚和输出引脚；
第二单元，在所述第一方向上邻近所述第一单元，并且包括在所述第一方向上延伸的输入引脚和输出引脚；
第一单元隔离层，在与所述第一方向交叉的第二方向上在所述第一单元和所述第二单元之间延伸；以及
第一配线，在所述第一方向上延伸，与所述第一单元隔离层重叠，并且连接到所述第一单元的输出引脚和所述第二单元的输入引脚，
其中，所述第一单元的输出引脚、所述第二单元的输入引脚和所述第一配线形成在第一导电层中，作为在所述第一方向上延伸的第一图案。
2.根据权利要求1所述的IC，还包括：
第三单元，在所述第一方向上邻近所述第二单元，并且包括在所述第一方向上延伸的输入引脚和输出引脚；
第二单元隔离层，在所述第二方向上在所述第二单元和所述第三单元之间延伸；以及
第二配线，在所述第一方向上延伸，与所述第二单元隔离层重叠，并且连接到所述第二单元的输出引脚和所述第三单元的输入引脚，
其中，所述第二单元的输出引脚、所述第三单元的输入引脚和所述第二配线形成在所述第一导电层中，作为在所述第一方向上延伸的第二图案。
3.根据权利要求2所述的IC，其中，所述第二单元是触发器，
其中，所述第二单元的输入引脚是所述触发器的数据输入引脚，并且
其中，所述第二单元的输出引脚是所述触发器的数据输出引脚。
4.根据权利要求2所述的IC，其中，所述第一单元隔离层和所述第二单元隔离层在所述第二方向上对准，并且
其中，所述第一单元和所述第二单元在所述第二方向上彼此邻近。
5.根据权利要求2所述的IC，其中，所述第一单元是触发器，
其中，所述第一单元的输出引脚是所述触发器的数据输出引脚，并且
其中，所述第二单元是缓冲器或延迟单元。
6.根据权利要求2所述的IC，还包括：
第四单元，在所述第一方向上邻近所述第三单元，并且包括在所述第一方向上延伸的输入引脚和输出引脚；
第三单元隔离层，在所述第二方向上在所述第三单元和所述第四单元之间延伸；以及
第三配线，在所述第一方向上延伸，与所述第三单元隔离层重叠，并且连接到所述第三单元的输出引脚和所述第四单元的输入引脚，
其中，所述第三单元的输出引脚、所述第四单元的输入引脚和所述第三配线形成在所述第一导电层中，作为在所述第一方向上延伸的第三图案。
7.根据权利要求6所述的IC，其中，所述第一单元的输入引脚、所述第二单元的输出引脚、所述第三单元的输入引脚和所述第四单元的输出引脚在所述第一方向上对准，并且
其中，所述第一单元的输出引脚、所述第二单元的输入引脚、所述第三单元的输出引脚和所述第四单元的输入引脚在所述第一方向上对准。
8.根据权利要求7所述的IC，其中，所述第一单元、所述第二单元、所述第三单元和所述第四单元具有相同的规格。
9.根据权利要求1所述的IC，其中，所述第一单元包括：
至少一个有源图案，在所述第一方向上延伸；
至少一个栅电极，在所述第二方向上延伸，并且与所述至少一个有源图案交叉；
源/漏区，在所述至少一个栅电极的一侧；以及
源/漏接触和/或源/漏通孔，在所述源/漏区和所述第一图案之间。
10.根据权利要求1所述的IC，其中，所述第二单元包括：
至少一个有源图案，在所述第一方向上延伸；
至少一个栅电极，在所述第二方向上延伸，并且与所述至少一个有源图案交叉；以及
栅通孔，在所述至少一个栅电极和所述第一图案之间。
11.根据权利要求1所述的IC，其中，所述第一导电层包括：
连接到栅通孔并且通过所述栅通孔电连接到栅电极的至少一个图案；
连接到源/漏通孔并且通过源/漏接触和所述源/漏通孔电连接到源/漏区的至少一个图案；以及
通过第一通孔层的通孔连接到第二导电层的图案的至少一个图案。
12.一种集成电路IC，包括：
第一单元和第二单元，各自包括后道BEOL中的输入引脚和输出引脚，并且具有彼此相同的规格；
第三单元，在第一方向上邻近所述第一单元；以及
第四单元，在所述第一方向上邻近所述第二单元，
其中，所述第一单元的输出引脚和所述第三单元的输入引脚、或者所述第一单元的输入引脚和所述第三单元的输出引脚形成在第一导电层中，作为在所述第一方向上延伸的第一图案，
其中，所述第二单元的输出引脚和所述第四单元的输入引脚、或者所述第二单元的输入引脚和所述第四单元的输出引脚形成在所述第一导电层中，作为在所述第一方向上延伸的第二图案，并且
其中，所述第一单元的BEOL与所述第二单元的BEOL在结构上不同。
13.根据权利要求12所述的IC，还包括：
第五单元，包括BEOL中的输入引脚和输出引脚；以及
第六单元，在所述第一方向上邻近所述第五单元，
其中，所述第五单元的输入引脚和所述第六单元的输出引脚、或者所述第五单元的输出引脚和所述第六单元的输入引脚形成在所述第一导电层中，作为在所述第一方向上延伸的第三图案，
其中，所述第五单元具有与所述第一单元相同的规格，并且
其中，所述第五单元的BEOL与所述第一单元的BEOL和所述第二单元的BEOL在结构上不同。
14.根据权利要求12所述的IC，其中，所述第三单元和所述第四单元各自都是触发器，
其中，所述第三单元的输入引脚和输出引脚分别是触发器的数据输入引脚和数据输出引脚，并且
其中，所述第四单元的输入引脚和输出引脚分别是触发器的数据输入引脚和数据输出引脚。
15.根据权利要求14所述的IC，其中，所述第一单元是缓冲器或延迟单元。
16.根据权利要求12所述的IC，其中，所述第一单元、所述第二单元、所述第三单元和所述第四单元各自均包括电源线，电源线在所述第一导电层中在所述第一方向上彼此平行地延伸，
其中，所述第一图案在多条轨道之中的第一轨道上，所述多条轨道在所述第一方向上在所述电源线之间彼此平行地延伸，并且
其中，所述第二图案在所述多条轨道之中的第二轨道上。
17.一种设计集成电路IC的方法，所述方法包括：
基于定义所述IC的输入数据，布置来自单元库的第一单元；
基于所述输入数据，将来自所述单元库的第二单元布置为在第一方向上邻近所述第一单元；
基于所述输入数据，添加将所述第一单元的输出引脚连接到所述第二单元的输入引脚的第一配线；以及
生成定义所述IC的布图的输出数据，
其中，所述输出数据定义第一图案，所述第一图案在第一导电层中在所述第一方向上延伸并且形成所述第一单元的输出引脚、所述第二单元的输入引脚和所述第一配线。
18.根据权利要求17所述的方法，其中，布置所述第二单元包括：
基于所述输入数据，从所述单元库中选择包括具有相同规格的多个单元的单元组；并且
基于所述第一单元的输出引脚的位置和所述多个单元的输入引脚的位置，从所述多个单元中选择所述第二单元。
19.根据权利要求18所述的方法，其中，所述第一单元的输出引脚和所述第二单元的输入引脚在所述第一方向上对准。
20.根据权利要求17所述的方法，还包括：
基于所述输入数据，将来自所述单元库的第三单元布置为在所述第一方向上邻近所述第一单元；以及
基于所述输入数据，添加将所述第一单元的输入引脚连接到所述第三单元的输出引脚的第二配线，
其中，所述输出数据定义第二图案，所述第二图案在所述第一导电层中在所述第一方向上延伸并且形成所述第一单元的输入引脚、所述第三单元的输出引脚和所述第二配线。
CN202110343914.8A 2020-06-09 2021-03-30 包括简单单元互连的集成电路及其设计方法 Pending CN113782513A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200069831A KR20210152843A (ko) 2020-06-09 2020-06-09 단순한 셀 상호연결을 포함하는 집적 회로 및 이를 설계하는 방법
KR10-2020-0069831 2020-06-09

Publications (1)

Publication Number Publication Date
CN113782513A true CN113782513A (zh) 2021-12-10

Family

ID=78817880

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110343914.8A Pending CN113782513A (zh) 2020-06-09 2021-03-30 包括简单单元互连的集成电路及其设计方法

Country Status (4)

Country Link
US (1) US11557584B2 (zh)
KR (1) KR20210152843A (zh)
CN (1) CN113782513A (zh)
TW (1) TW202147554A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646305B2 (en) * 2019-10-02 2023-05-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
CN217904386U (zh) 2022-08-15 2022-11-25 台湾积体电路制造股份有限公司 半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3641209B2 (ja) 2001-01-25 2005-04-20 松下電器産業株式会社 自動配置配線装置および自動配置配線方法
JP2003030265A (ja) 2001-07-11 2003-01-31 Mitsubishi Electric Corp 配線装置及び方法
US6873185B2 (en) 2002-06-19 2005-03-29 Viasic, Inc. Logic array devices having complex macro-cell architecture and methods facilitating use of same
KR100555532B1 (ko) 2003-11-27 2006-03-03 삼성전자주식회사 메모리 테스트 회로 및 테스트 시스템
JP4796817B2 (ja) 2005-10-31 2011-10-19 エルピーダメモリ株式会社 基本セル設計方法、レイアウト設計方法、設計装置およびプログラム
JP2008235513A (ja) 2007-03-20 2008-10-02 Seiko Epson Corp 半導体装置、その設計方法及びその製造方法
JP2010287768A (ja) 2009-06-12 2010-12-24 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR102233211B1 (ko) * 2013-10-11 2021-03-29 삼성전자주식회사 반도체 소자
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
KR102457130B1 (ko) * 2016-05-17 2022-10-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10579771B2 (en) * 2017-06-14 2020-03-03 Samsung Electronics Co., Ltd. Integrated circuit including standard cells overlapping each other and method of generating layout of the integrated circuit
KR102390096B1 (ko) * 2018-02-28 2022-04-26 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
KR20210152843A (ko) 2021-12-16
US20210384186A1 (en) 2021-12-09
US11557584B2 (en) 2023-01-17
TW202147554A (zh) 2021-12-16

Similar Documents

Publication Publication Date Title
US11727184B2 (en) Integrated circuit including cells of different heights and method of designing the integrated circuit
US11101267B2 (en) Integrated circuit including multiple-height cell and method of manufacturing the integrated circuit
US11776950B2 (en) Integrated circuit including cells with different heights and method of designing the same
US11755809B2 (en) Integrated circuit including asymmetric power line and method of designing the same
US10340263B2 (en) Integrated circuit for reducing ohmic drop in power rails
CN113782513A (zh) 包括简单单元互连的集成电路及其设计方法
US11223344B2 (en) Scan flip-flop, flip-flop and scan test circuit including the same
US20220327275A1 (en) Multiplexer
US20210125926A1 (en) Integrated circuit with circuit cells having lower intercell routing metal layers
US20220189944A1 (en) Semiconductor devices having improved layout designs, and methods of designing and fabricating the same
US11410988B2 (en) Integrated circuit including multiple height cell and method of designing the same
TWI771698B (zh) 多工器電路、多工器及製造多工器方法
US20220262785A1 (en) Integrated circuit including signal line and power line and method of designing the same
US20220367439A1 (en) Integrated circuit including standard cell and method of designing the same
US11862640B2 (en) Cross field effect transistor (XFET) library architecture power routing
CN115831957A (zh) 标准单元和包括其的集成电路
CN118043966A (zh) 交叉场效应晶体管库单元架构设计
US11387255B2 (en) Semiconductor device
CN115132722A (zh) 包括标准单元和填充单元的集成电路
US20240137012A1 (en) Asymmetric nand gate circuit, clock gating cell and integrated circuit including the same
KR20210138995A (ko) 표준 셀을 포함하는 집적 회로, 및 이를 제조하기 위한 방법
KR20240057309A (ko) 비대칭 nand 게이트 회로, 클락 게이팅 셀 및 이를 포함하는 집적 회로
CN117790467A (zh) 包括标准单元的集成电路
CN117594590A (zh) 多阈值集成电路及其设计方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination