KR100796782B1

KR100796782B1 - 반도체 메모리 장치의 승압전압 발생회로 및 승압전압발생방법

Info

Publication number: KR100796782B1
Application number: KR1020050122240A
Authority: KR
Inventors: 민영선; 최종현
Original assignee: 삼성전자주식회사
Priority date: 2005-12-13
Filing date: 2005-12-13
Publication date: 2008-01-22
Also published as: KR20070062628A; US20070133320A1; JP2007164973A; DE102006059817A1

Abstract

전력소모를 줄일 수 있는 반도체 메모리 장치의 승압전압 발생회로가 개시되어 있다. 승압전압 발생회로는 제 1 프리차지 회로, 제 2 프리차지 회로, 제 1 용량성 소자, 제 2 용량성 소자, 및 결합회로를 구비한다. 제 1 프리차지 회로는 제 1 전원전압을 사용하여 제 1 노드를 프리차지하고, 제 2 프리차지 회로는 제 2 전원전압을 사용하여 제 2 노드를 프리차지한다. 제 1 용량성 소자는 제 1 펄스 신호에 응답하여 제 1 노드를 부스팅하고, 제 2 용량성 소자는 제 2 펄스 신호에 응답하여 제 2 노드를 부스팅한다. 결합회로는 부스팅 인에이블 신호와 셀프 리프레쉬 제어신호에 응답하여 제 1 노드를 제 2 노드에 전기적으로 연결한다. 제 3 트랜지스터는 서브 워드라인 구동신호의 로직"하이"상태보다 낮은 제 3 전압에 응답하여 메인 워드라인 구동신호를 서브 워드라인에 제공한다.

Description

반도체 메모리 장치의 승압전압 발생회로 및 승압전압 발생방법{CIRCUIT AND METHOD OF GENERATING A BOOSTING VOLTAGE OF A SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래의 반도체 메모리 장치의 승압전압 발생회로의 하나의 예를 나타내는 도면이다.

도 2는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 승압전압 발생회로를 나타내는 도면이다.

도 3은 도 2의 승압전압 발생회로에 포함되어 있는 결합회로의 하나의 실시예를 나타내는 도면이다.

도 4는 도 3의 결합회로에 포함되어 있는 제어신호 발생회로의 하나의 실시예를 나타내는 도면이다.

도 5는 도 4의 제어신호 발생회로의 출력인 제어신호의 파형을 나타내는 도면이다.

도 6은 도 3의 결합회로에 포함된 제어신호 발생회로의 다른 하나의 실시예를 나타내는 도면이다.

도 7은 도 3의 결합회로에 포함된 제어신호 발생회로의 또 다른 하나의 실시예를 나타내는 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

200 : 승압전압 발생회로

210, 220 : 커패시터

230, 240 : 프리차지 회로

250 : 결합회로

252 : 제어신호 발생회로

260 : 전달회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 승압전압 발생회로에 관한 것이다.

도 1은 종래의 반도체 메모리 장치의 승압전압(boosting voltage) 발생회로의 하나의 예를 나타내는 도면으로서, 한국공개특허 번호 제 2005-0044086호에 개시되어 있다.

도 1을 참조하면, 승압전압 발생회로(100)는 제 1 커패시터(C1)(102), 제 2 커패시터(C2)(104), 프리차지 회로(106), 지연회로(108), 및 전달회로(110)를 구비한다. 제 1 펄스(P1)는 구동 펄스이며, 전원전압(VCC)과 접지전압 사이에서 스윙한다. 제 2 펄스(P2)는 노드(N3)와 노드(N4)를 결합하는 데 사용되는 NMOS 트랜지스터(112)를 제어하는 신호이다. 전달회로(110)는 제 3 펄스(P3)에 응답하여 노드(N4)의 전압을 승압전압(VPP)으로서 출력한다. 프리차지 회로(106)는 제 4 펄스 (P4)에 응답하여 노드(N3)와 노드(N4)를 전원전압(VCC)의 레벨로 프리차지한다.

제 2 펄스(P2)와 제 3 펄스(P3)가 로직 "로우"이고 제 4 펄스(P4)가 로직 "하이"일 때, 노드(N3)와 노드(N4)는 제 4 펄스(P4)가 로직 "하이" 레벨일 때 전원전압(VCC)으로 프리차지된다. 다음에, 제 4 펄스(P4)가 로직 "로우"로 바뀌고 제 1 펄스(P1)가 승압전압 발생회로(100)에 인가되면, 노드(N3)의 전압은 2VCC가 된다. 다음, 제 2 펄스(P2)가 로직 "하이"로 바뀌면, NMOS 트랜지스터(112)는 턴온되고 노드(N3)와 노드(N4)는 전기적으로 연결된다. 이 때, 노드(N3)와 노드(N4)는 각각 1.5VCC의 전압을 가진다. 제 1 펄스(P1)가 지연회로(108)를 지나 노드(N2)에 전달될 때 제 2 펄스(P2)는 로직 "로우" 상태가 된다. 이 때, 노드(N3)와 노드(N4)는 전기적으로 차단되며, 노드(N2)는 VCC의 전압을 가진다. 따라서, 노드(N4)의 전압은 2.5 VCC가 된다. 다음, 제 3 펄스(P3)가 로직 "하이" 상태가 되면, 노드(N4)의 전압, 즉 2.5VCC가 승압전압(VPP)으로서 출력된다.

그런데, 도 1의 회로와 같이, 반도체 메모리 장치의 동작 모드에 관계없이 NMOS 트랜지스터(112)를 사용하여 노드(N3)와 노드(N4)를 전기적으로 연결하는 것은 불필요하게 전력을 소모할 수 있다. 셀프 리프레쉬 모드에서는 승압전압(VPP)을 발생시키는 주기가 노말 모드(normal mode)에서 승압전압(VPP)을 발생시키는 주기보다 길어도 된다.

따라서, 노말 모드와 셀프 리프레쉬 모드에서 승압노드들 사이에 전하를 공유하는 데 걸리는 시간을 다르게 할 수 있는 승압전압 발생회로가 요구된다.

본 발명의 목적은 승압전압의 소모를 줄일 수 있는 승압전압 발생회로를 제공하는 것이다.

본 발명의 다른 목적은 승압전압의 소모를 줄일 수 있는 승압전압 발생방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 승압전압 발생회로는 제 1 프리차지 회로, 제 2 프리차지 회로, 제 1 용량성 소자, 제 2 용량성 소자, 및 결합회로를 구비한다.

제 1 프리차지 회로는 제 1 전원전압을 사용하여 제 1 노드를 프리차지하고, 제 2 프리차지 회로는 제 2 전원전압을 사용하여 제 2 노드를 프리차지한다. 제 1 용량성 소자는 제 1 펄스 신호에 응답하여 상기 제 1 노드를 부스팅하고, 제 2 용량성 소자는 제 2 펄스 신호에 응답하여 상기 제 2 노드를 부스팅한다. 결합회로는 부스팅 인에이블 신호와 셀프 리프레쉬 제어신호에 응답하여 상기 제 1 노드를 상기 제 2 노드에 전기적으로 연결한다.

상기 제 2 노드에서 승압전압이 출력되고, 상기 제 1 노드와 상기 제 2 노드가 전기적으로 연결되었을 때, 셀프 리프레쉬 모드에서 상기 제 2 노드의 전위가 상기 제 1 노드의 전위와 같아지는 데 걸리는 시간이 노말 모드에서 상기 제 2 노드의 전위가 상기 제 1 노드의 전위와 같아지는 데 걸리는 시간보다 길다.

상기 결합회로는 제 3 프리차지 회로, 제 4 프리차지 회로, 제어신호 발생회로, 제 3 커패시터, 제 4 커패시터, 제 1 트랜지스터, 및 제 2 트랜지스터를 구비 한다.

제 3 프리차지 회로는 제 3 전원전압을 사용하여 제 3 노드를 프리차지하고, 제 4 프리차지 회로는 제 4 전원전압을 사용하여 제 4 노드를 프리치지한다. 제어신호 발생회로는 상기 부스팅 인에이블 신호와 상기 셀프 리프레쉬 제어신호에 응답하여 제 1 제어신호와 제 2 제어신호를 발생시키고 상기 제 1 제어신호를 제 5 노드에 제공하고 상기 제 2 제어신호를 제 6 노드에 제공한다.

제 3 커패시터는 상기 제 1 제어신호에 응답하여 상기 제 3 노드를 제 3 전압으로 부스팅하고, 제 4 커패시터는 상기 제 2 제어신호에 응답하여 상기 제 4 노드를 부스팅한다. 제 1 트랜지스터는 상기 제 3 노드의 전압에 응답하여 상기 제 1 노드와 상기 제 2 노드를 전기적으로 연결하고, 제 2 트랜지스터는 상기 제 4 노드의 전압에 응답하여 상기 제 1 노드와 상기 제 2 노드를 전기적으로 연결한다.

본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 승압전압 발생방법은 제 1 전원전압을 사용하여 제 1 노드를 프리차지하는 단계, 제 2 전원전압을 사용하여 제 2 노드를 프리차지하는 단계, 제 1 펄스 신호에 응답하여 상기 제 1 노드를 부스팅하는 단계, 부스팅 인에이블 신호와 셀프 리프레쉬 제어신호에 응답하여 상기 제 1 노드를 상기 제 2 노드에 전기적으로 연결하는 단계, 및 제 2 펄스 신호에 응답하여 상기 제 2 노드를 부스팅하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 2는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 승압전압 발생회로를 나타내는 도면이다. 도 2를 참조하면, 승압전압 발생회로(200)는 프리차 지 회로들(230, 240), 커패시터들(MC1, MC2)(210, 220), 및 결합회로(250)를 구비한다. 커패시터들(MC1, MC2)(210, 220)은 각각 MOS 커패시터로 구성될 수 있다. 프리차지 회로(230)는 다이오드 연결된 NMOS 트랜지스터(MN1)를 포함하고, 프리차지 회로(240)는 다이오드 연결된 NMOS 트랜지스터(MN2)를 포함할 수 있다.

프리차지 회로(240)는 전원전압(VCC)을 사용하여 노드(N11)를 프리차지하고, 프리차지 회로(230)는 전원전압(VCC)을 사용하여 노드(N12)를 프리차지한다. 커패시터(MC2)(210)는 펄스 신호(P11)에 응답하여 승압 노드(N11)를 부스팅하고, 커패시터(MC1)(220)는 펄스 신호(P12)에 응답하여 승압 노드(N12)를 부스팅한다. 결합회로(250)는 부스팅 인에이블 신호(VPP_EN)와 셀프 리프레쉬 제어신호(VSREF)에 응답하여 노드(N11)를 노드(N12)에 결합한다. 노드(N12)에서 승압전압(VPP)이 출력된다.

승압전압 발생회로(200)에서, 노드(N11)를 노드(N12)에 전기적으로 결합했을 때, 셀프 리프레쉬 모드에서 노드(N12)의 전위가 노드(N11)의 전위와 같아지는 데 걸리는 시간이 노말 모드에서 노드(N12)의 전위가 노드(N11)의 전위와 같아지는 데 걸리는 시간보다 길다.

또한, 승압전압 발생회로(200)는 펄스 신호(P13)에 응답하여 노드(N12)의 신호를 외부 회로블록에 전달하기 위한 전달회로(260)를 더 구비할 수 있다. 전달회로(260)는 NMOS 트랜지스터(MN3)와 커패시터(C11)를 포함할 수 있다.

이하, 도 2에 도시된 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 승압전압 발생회로(200)의 동작을 설명한다.

펄스 신호들(P11, P12, P13)은 0V와 전원전압(VCC) 사이에서 스윙하는 전압 신호일 수 있다.

도 2의 승압전압 발생회로(200)는 더블 부스팅 구조를 가지는 승압전압 발생회로이다. 먼저, 노드(N11)가 프리차지 회로(240)에 의해 VCC-Vth로 프리차지되고, 노드(N12)가 프리차지 회로(230)에 의해 VCC-Vth로 프리차지된다. 여기서 Vth는 NOS 트랜지스터의 스레숄드 전압을 나타낸다.

다음에, 노드(N11)가 펄스 신호(P11)에 응답하여 커패시터(MC2)(210)에 의해 승압된다. 승압 동작시 P11은 VCC의 전압 레벨을 가진다. 예를 들어, 전원전압(VCC)이 3.0V이고 Vth가 0.5V일 때, 노드(N11)의 전압은 약 5.5V (= 3.0V - 0.5V + 3.0V)가 되고, 노드(N12)의 전압은 약 2.5V (=3.0V - 0.5V)가 된다.

다음에, 결합회로(250)에 의해 노드(N11)를 노드(N12)가 전기적으로 연결되어 전하공유 과정이 끝나면, 노드(N11)와 노드(N12)의 전압은 각각 약 4.0V (=(5.5V + 2.5V)/2)가 된다.

또한, 노드(N12)는 펄스 신호(P12)에 응답하여 커패시터(MC1)(220)에 의해 승압된다. 승압 동작시 P12는 VCC의 전압 레벨을 가진다. 예를 들어, 전원전압(VCC)이 3.0V이고 Vth가 0.5V일 때, 노드(N12)의 전압은 약 7.0V (= 4.0V + 3.0V)가 된다.

한편, 결합회로(250)는 노드(N11)와 노드(N12)를 전기적으로 연결하기 위한 트랜지스터들(도 3의 MN6, MN7)을 포함한다. 승압된 노드(N11)의 전압이 5.5V이므로, 노드(N11)와 노드(N12)를 전기적으로 연결하기 위해 결합회로(250)에 포함된 트랜지스터들(도 3의 MN6, MN7)의 게이트에는 약 5.5V + Vth 이상의 전압이 인가되어야 한다.

결합회로(250)는 부스팅 인에이블 신호(VPP_EN)와 셀프 리프레쉬 제어신호(VSREF)에 응답하여 노드(N11)를 노드(N12)에 결합한다.

도 2의 승압전압 발생회로에서, 노말 모드에서는 약 80ns 마다 승압전압을 발생시킬 필요가 있고, 셀프 리프레쉬 모드에서는 약 140 ns 마다 승압전압을 발생시킬 필요가 있다. 노드(N11)와 노드(N12)가 전기적으로 연결되었을 때, 셀프 리프레쉬 모드에서 노드(N12)의 전위가 노드(N11)의 전위와 같아지는 데 걸리는 시간이 노말 모드에서 노드(N12)의 전위가 노드(N11)의 전위와 같아지는 데 걸리는 시간보다 길다. 즉, 셀프 리프레쉬 모드에서 노드(N11)와 노드(N12)가 서로 전하를 공유하는 데 걸리는 시간이 노말 모드에서 노드(N11)와 노드(N12)가 서로 전하를 공유하는 데 걸리는 시간보다 길다.

노드(N12)의 신호는 전달회로(260)를 통해 외부 회로블록에 전달된다.

도 3은 도 2의 승압전압 발생회로에 포함되어 있는 결합회로(250)의 하나의 실시예를 나타내는 도면이다. 도 3을 참조하면, 결합회로(250)는 프리차지 회로들(MN4, MN5), 제어신호 발생회로(252), 커패시터들(MC11, MC12), 및 트랜지스터들(MN6, MN7)을 구비한다. 커패시터들(MC11, MC12)은 각각 MOS 커패시터를 포함할 수 있다.

프리차지 회로(MN4)와 프리차지 회로(MN5)는 다이오드 연결된 NMOS 트랜지스터로 구성되어 있다. 프리차지 회로(MN4)는 전원전압(VCC)을 사용하여 노드(N15)를 프리차지하고, 프리차지 회로(MN5)는 전원전압(VCC)을 사용하여 노드(N16)를 프리차지한다.

제어신호 발생회로(252)는 부스팅 인에이블 신호(VPP_EN)와 셀프 리프레쉬 제어신호(VSREF)에 응답하여 제 1 제어신호(CS1)와 제 2 제어신호(CS2)를 발생시키고, 제 1 제어신호(CS1)를 노드(N13)에 제공하고 제 2 제어신호(CS2)를 노드(N14)에 제공한다.

커패시터(MC11)는 제 1 제어신호(CS1)에 응답하여 노드(N15)를 부스팅하고, 커패시터(MC12)는 제 2 제어신호(CS2)에 응답하여 노드(N16)를 부스팅한다.

트랜지스터(MN6)는 노드(N15)의 전압에 응답하여 노드(N11)와 노드(N12)를 전기적으로 연결하고, 트랜지스터(MN7)는 노드(N16)의 전압에 응답하여 노드(N11)와 노드(N12)를 전기적으로 연결한다.

도 4는 도 3의 결합회로(250)에 포함되어 있는 제어신호 발생회로(252)의 하나의 실시예를 나타내는 도면이다. 도 4를 참조하면, 제어신호 발생회로(252)는 제어회로들(252-1, 252-2)을 구비한다.

제어회로(252-1)는 인버터(INV1), NAND 게이트(NAND1), 지연회로(D1), PMOS 트랜지스터(MP11), PMOS 트랜지스터(MP12), 및 NMOS 트랜지스터(MN11)를 구비한다. PMOS 트랜지스터(MP12)와 NMOS 트랜지스터(MN11)는 인버터를 구성한다.

인버터(INV1)는 셀프 리프레쉬 신호(VSREF)를 반전시킨다. NAND 게이트(NAND1)는 부스팅 인에이블 신호(VPP_EN)와 인버터(INV1)의 출력신호에 대해 비논리곱 연산을 수행한다. 지연회로(D1)는 NAND 게이트(NAND1)의 출력신호를 소정시간 지연시킨다. PMOS 트랜지스터(MP11)는 지연회로(D1)의 출력신호에 응답하여 승압전압(VPP)을 노드(N13)에 제공한다. PMOS 트랜지스터(MP12)와 NMOS 트랜지스터(MN11)로 구성된 인버터는 전원전압(VCC)에 의해 구동되고 NAND 게이트(NAND1)의 출력신호를 반전시켜 노드(N13)에 제공한다.

제어회로(252-2)는 인버터(INV2), 지연회로(D2), PMOS 트랜지스터(MP13), PMOS 트랜지스터(MP14), 및 NMOS 트랜지스터(MN12)를 구비한다. PMOS 트랜지스터(MP14)와 NMOS 트랜지스터(MN12)는 인버터를 구성한다.

인버터(INV2)는 부스팅 인에이블 신호(VPP_EN)를 반전시킨다. 지연회로(D2)는 인버터(INV2)의 출력신호를 소정시간 지연시킨다. PMOS 트랜지스터(MP13)는 지연회로(D2)의 출력신호에 응답하여 승압전압(VPP)을 노드(N14)에 제공한다. PMOS 트랜지스터(MP14)와 NMOS 트랜지스터(MN12)로 구성된 인버터는 전원전압(VCC)에 의해 구동되고 인버터(INV2)의 출력신호를 반전시켜 노드(N14)에 제공한다.

이하, 도 3 내지 도 5를 참조하여 도 2에 도시되어 있는 승압전압 발생회로에 포함되어 있는 결합회로(250)의 동작을 설명한다.

도 3을 참조하면, 제어신호 발생회로(252)는 부스팅 인에이블 신호(VPP_EN)와 셀프 리프레쉬 제어신호(VSREF)에 응답하여 제 1 제어신호(CS1)와 제 2 제어신호(CS2)를 발생시킨다. 노드(N15)는 프리차지 회로(MN4)에 의해 프리차지 되고, 노드(N16)는 프리차지 회로(MN5)에 의해 프리차지 된다.

또한, 노드(N15)는 제 1 제어신호(CS1)에 응답하여 커패시터(MC11)에 의해 승압되고, 노드(N16)는 제 2 제어신호(CS2)에 응답하여 커패시터(MC12)에 의해 승압된다.

도 4를 참조하면, 제 1 제어회로(252-1)는 부스팅 인에이블 신호(VPP_EN)와 셀프 리프레쉬 신호(VSREF)에 응답하여 제 1 제어신호(CS1)를 발생시키고, 제 2 제어회로(252-2)는 부스팅 인에이블 신호(VPP_EN)에 응답하여 제 2 제어신호(CS2)를 발생시킨다. 제 1 제어신호(CS1)는 부스팅 인에이블 신호(VPP_EN)가 로직"하이" 상태이고, 셀프 리프레쉬 신호(VSREF)가 로직"로우" 상태일 때, 즉, 노말 모드일 때만 로직"하이" 상태가 된다. 셀프 리프레쉬 신호(VSREF)가 로직"하이" 상태일 때, 즉 셀프 리프레쉬 모드일 때, 제 1 제어신호(CS1)는 로직"로우" 상태가 된다. 제 2 제어신호(CS2)는 부스팅 인에이블 신호(VPP_EN)가 로직"하이" 상태일 때, 로직"하이" 상태가 된다.

도 4에 도시된 제어신호 발생회로(252)는 셀프 리프레쉬 모드에서는 제 2 제어신호(CS2)만 로직"하이" 상태가 되고, 노말 모드에서는 제 1 제어신호(CS1)와 제 2 제어신호(CS2)가 모두 로직"하이" 상태가 된다. 다시 말해, 도 4의 제어신호 발생회로(252)는 셀프 리프레쉬 모드에서는 제 2 제어신호(CS2)만 인에이블되고, 노말 모드에서는 제 1 제어신호(CS1)와 제 2 제어신호(CS2)가 모두 인에이블된다.

따라서, 셀프 리프레쉬 모드에서는 도 3의 결합회로(250)에 포함된 NMOS 트랜지스터(MN7)만 턴온되고, 노말 모드에서는 도 3의 결합회로(250)에 포함된 NMOS 트랜지스터(MN6)와 NMOS 트랜지스터(MN7)가 모두 턴온된다.

셀프 리프레쉬 모드일 때는 메모리 셀 어레이를 액세스 하는 주기가 노말 모드일 때보다 길기 때문에 승압전압(VPP)을 발생시키는 주기도 노말 모드일 때보다 길어도 된다. 따라서, 셀프 리프레쉬 모드일 때 결합회로(도 2의 250)가 노드(N11)와 노드(N12)를 전기적으로 연결하여 노드(N11)와 노드(N12)가 서로 전하를 공유하는 데 걸리는 시간이 노말 모드일 때 결합회로(도 2의 250)가 노드(N11)와 노드(N12)를 전기적으로 연결하여 노드(N11)와 노드(N12)가 서로 전하를 공유하는 데 걸리는 시간보다 길어도 된다.

다시 도 4를 참조하면, 제 1 제어회로(252-1)는 PMOS 트랜지스터(MP12)와 NMOS 트랜지스터(MN11)로 구성된 인버터, 및 지연회로(D1)를 구비한다. 따라서, 제 1 제어신호(CS1)가 로직"하이" 상태로 바뀔 때는 노드(N13)는 먼저 PMOS 트랜지스터(MP12)를 통해 공급되는 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP11)를 통해 공급되는 승압전압(VPP)으로 충전된다. 따라서, 승압전압(VPP)의 소모를 줄일 수 있다.

마찬가지로, 제 2 제어회로(252-2)는 PMOS 트랜지스터(MP14)와 NMOS 트랜지스터(MN12)로 구성된 인버터, 및 지연회로(D2)를 구비한다. 따라서, 제 2 제어신호(CS2)가 로직"하이" 상태로 바뀔 때는 노드(N14)는 먼저 PMOS 트랜지스터(MP14)를 통해 공급되는 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP13)를 통해 공급되는 승압전압(VPP)으로 충전된다. 따라서, 승압전압(VPP)의 소모를 줄일 수 있다.

도 5를 참조하면, 제 1 제어신호(CS1) 및 제 2 제어신호(CS2)는 로직"하이" 상태로 바뀔 때 먼저 VCC 레벨로 바뀐 다음 VPP 레벨로 바뀐다.

NMOS 트랜지스터(MN6)는 NMOS 트랜지스터(MN7)보다 큰 사이즈를 가지고, 커패시터(MC11)는 커패시터(MC11)보다 큰 사이즈를 가질 수 있다.

도 6은 도 3의 결합회로에 포함된 제어신호 발생회로의 다른 하나의 실시예를 나타내는 도면이다. 도 6을 참조하면, 제어신호 발생회로(252)는 제어회로들(252-3, 252-4)을 구비한다.

제어회로(252-3)는 인버터(INV1), NAND 게이트(NAND1), 지연회로(D1), PMOS 트랜지스터(MP11), PMOS 트랜지스터(MP12), NMOS 트랜지스터(MN11), 및 NMOS 트랜지스터(MN13)를 구비한다. PMOS 트랜지스터(MP12), NMOS 트랜지스터(MN11), 및 NMOS 트랜지스터(MN13)는 인버터를 구성한다.

인버터(INV1)는 셀프 리프레쉬 신호(VSREF)를 반전시킨다. NAND 게이트(NAND1)는 부스팅 인에이블 신호(VPP_EN)와 인버터(INV1)의 출력신호에 대해 비논리곱 연산을 수행한다. 지연회로(D1)는 NAND 게이트(NAND1)의 출력신호를 소정시간 지연시킨다. PMOS 트랜지스터(MP11)는 지연회로(D1)의 출력신호에 응답하여 승압전압(VPP)을 노드(N13)에 제공한다. PMOS 트랜지스터(MP12), NMOS 트랜지스터(MN11), 및 NMOS 트랜지스터(MN13)로 구성된 인버터는 전원전압(VCC)에 의해 구동되고 NAND 게이트(NAND1)의 출력신호를 반전시켜 노드(N13)에 제공한다. NMOS 트랜지스터(MN13)는 전원전압(VCC)에 연결된 드레인과 지연회로(D1)의 출력단자에 연결된 게이트를 가진다. PMOS 트랜지스터(MP12)는 NAND 게이트(NAND1)의 출력단자에 연결된 게이트와 NMOS 트랜지스터(MN13)의 소스에 연결된 소스와 노드(N13)에 연결된 드레인을 가진다. NMOS 트랜지스터(MN11)는 NAND 게이트(NAND1)의 출력단자에 연결된 게이트와 접지전압에 연결된 소스와 노드(N13)에 연결된 드레인을 가진다.

제어회로(252-4)는 인버터(INV2), 지연회로(D2), PMOS 트랜지스터(MP13), PMOS 트랜지스터(MP14), NMOS 트랜지스터(MN12), 및 NMOS 트랜지스터(MN14)를 구비한다. PMOS 트랜지스터(MP14), NMOS 트랜지스터(MN12), 및 NMOS 트랜지스터(MN14)는 인버터를 구성한다.

인버터(INV2)는 부스팅 인에이블 신호(VPP_EN)를 반전시킨다. 지연회로(D2)는 인버터(INV2)의 출력신호를 소정시간 지연시킨다. PMOS 트랜지스터(MP13)는 지연회로(D2)의 출력신호에 응답하여 승압전압(VPP)을 노드(N14)에 제공한다. PMOS 트랜지스터(MP14), NMOS 트랜지스터(MN12), 및 NMOS 트랜지스터(MN14)로 구성된 인버터는 전원전압(VCC)에 의해 구동되고 인버터(INV2)의 출력신호를 반전시켜 노드(N14)에 제공한다. NMOS 트랜지스터(MN14)는 전원전압(VCC)에 연결된 드레인과 지연회로(D2)의 출력단자에 연결된 게이트를 가진다. PMOS 트랜지스터(MP14)는 인버터(INV2)의 출력단자에 연결된 게이트와 NMOS 트랜지스터(MN14)의 소스에 연결된 소스와 노드(N14)에 연결된 드레인을 가진다. NMOS 트랜지스터(MN12)는 인버터(INV2)의 출력단자에 연결된 게이트와 접지전압에 연결된 소스와 노드(N14)에 연결된 드레인을 가진다.

이하, 도 6에 도시된 제어신호 발생회로(252)의 동작을 설명한다.

도 6의 회로는 도 4에 도시된 제어신호 발생회로와 유사하게 동작하므로 여기서 그 상세한 설명은 생략한다.

도 6의 제어신호 발생회로(252)에 포함된 제 1 제어회로(252-3)는 PMOS 트랜 지스터(MP12), 및 NMOS 트랜지스터들(MN11, MN13)로 구성된 인버터를 포함한다. 제 1 제어신호(CS1)가 로직"하이" 상태로 바뀔 때는 노드(N13)는 먼저 PMOS 트랜지스터(MP12)를 통해 공급되는 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP11)를 통해 공급되는 승압전압(VPP)으로 충전된다. 따라서, 승압전압(VPP)의 소모를 줄일 수 있다. NMOS 트랜지스터(MN13)는 로직"로우" 상태인 NAND 게이트(NAND1)의 출력신호가 지연회로(D1)를 통과한 후 턴 오프된다. 따라서, NMOS 트랜지스터(MN13)는 노드(N13)가 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP11)가 턴온되어 승압전압(VPP)으로 충전될 때 노드(N13)를 전원전압(VCC)으로부터 전기적으로 분리시키는 기능을 한다. 즉, NMOS 트랜지스터(MN13)는 승압전압(VPP)과 전원전압(VCC)이 단락(short)되지 않도록 하는 기능을 한다.

마찬가지로, 제 2 제어회로(252-4)는 PMOS 트랜지스터(MP14), 및 NMOS 트랜지스터들(MN12, MN14)로 구성된 인버터를 포함한다. 제 2 제어신호(CS2)가 로직"하이" 상태로 바뀔 때는 노드(N14)는 먼저 PMOS 트랜지스터(MP14)를 통해 공급되는 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP13)를 통해 공급되는 승압전압(VPP)으로 충전된다. 따라서, 승압전압(VPP)의 소모를 줄일 수 있다. NMOS 트랜지스터(MN14)는 로직"로우" 상태인 인버터(INV2)의 출력신호가 지연회로(D2)를 통과한 후 턴 오프된다. 따라서, NMOS 트랜지스터(MN14)는 노드(N14)가 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP13)가 턴온되어 승압전압(VPP)으로 충전될 때 노드(N14)를 전원전압(VCC)으로부터 전기적으로 분리시키는 기능을 한다. 즉, NMOS 트랜지스터(MN14)는 승압전압(VPP)과 전원전압(VCC)이 단락(short)되지 않도록 하는 기능을 한다.

도 7은 도 3의 결합회로에 포함된 제어신호 발생회로의 또 다른 하나의 실시예를 나타내는 도면이다. 도 7을 참조하면, 제어신호 발생회로(252)는 제어회로들(252-5, 252-6)을 구비한다.

제어회로(252-5)는 인버터(INV1), NAND 게이트(NAND1), 지연회로(D1), PMOS 트랜지스터(MP11), PMOS 트랜지스터(MP12), NMOS 트랜지스터(MN11), NMOS 트랜지스터(MN15), 및 NMOS 트랜지스터(MN13)를 구비한다. PMOS 트랜지스터(MP12), NMOS 트랜지스터(MN11), NMOS 트랜지스터(MN15), 및 NMOS 트랜지스터(MN13)는 인버터를 구성한다.

인버터(INV1)는 셀프 리프레쉬 신호(VSREF)를 반전시킨다. NAND 게이트(NAND1)는 부스팅 인에이블 신호(VPP_EN)와 인버터(INV1)의 출력신호에 대해 비논리곱 연산을 수행한다. 지연회로(D1)는 NAND 게이트(NAND1)의 출력신호를 소정시간 지연시킨다. PMOS 트랜지스터(MP11)는 지연회로(D1)의 출력신호에 응답하여 승압전압(VPP)을 노드(N13)에 제공한다. PMOS 트랜지스터(MP12), NMOS 트랜지스터(MN11), NMOS 트랜지스터(MN15), 및 NMOS 트랜지스터(MN13)로 구성된 인버터는 전원전압(VCC)에 의해 구동되고 NAND 게이트(NAND1)의 출력신호를 반전시켜 노드(N13)에 제공한다. NMOS 트랜지스터(MN13)는 전원전압(VCC)에 연결된 드레인과 지연회로(D1)의 출력단자에 연결된 게이트를 가진다. PMOS 트랜지스터(MP12)는 NAND 게이트(NAND1)의 출력단자에 연결된 게이트와 NMOS 트랜지스터(MN13)의 소스에 연결된 소스와 노드(N13)에 연결된 드레인을 가진다. NMOS 트랜지스터(MN15)는 노드(N13)에 연결된 드레인과 승압전압(VPP)이 인가되는 게이트를 가진다. NMOS 트랜지스터(MN11)는 NAND 게이트(NAND1)의 출력단자에 연결된 게이트와 접지전압에 연결된 소스와 NMOS 트랜지스터(MN15)의 소스에 연결된 드레인을 가진다.

제어회로(252-6)는 인버터(INV2), 지연회로(D2), PMOS 트랜지스터(MP13), PMOS 트랜지스터(MP14), NMOS 트랜지스터(MN12), NMOS 트랜지스터(MN16), 및 NMOS 트랜지스터(MN14)를 구비한다. PMOS 트랜지스터(MP14), NMOS 트랜지스터(MN12), NMOS 트랜지스터(MN16), 및 NMOS 트랜지스터(MN14)는 인버터를 구성한다.

인버터(INV2)는 부스팅 인에이블 신호(VPP_EN)를 반전시킨다. 지연회로(D2)는 인버터(INV2)의 출력신호를 소정시간 지연시킨다. PMOS 트랜지스터(MP13)는 지연회로(D2)의 출력신호에 응답하여 승압전압(VPP)을 노드(N14)에 제공한다. PMOS 트랜지스터(MP14), NMOS 트랜지스터(MN12), NMOS 트랜지스터(MN16), 및 NMOS 트랜지스터(MN14)로 구성된 인버터는 전원전압(VCC)에 의해 구동되고 인버터(INV2)의 출력신호를 반전시켜 노드(N14)에 제공한다. NMOS 트랜지스터(MN14)는 전원전압(VCC)에 연결된 드레인과 지연회로(D2)의 출력단자에 연결된 게이트를 가진다. PMOS 트랜지스터(MP14)는 인버터(INV2)의 출력단자에 연결된 게이트와 NMOS 트랜지스터(MN14)의 소스에 연결된 소스와 노드(N14)에 연결된 드레인을 가진다. NMOS 트랜지스터(MN16)는 노드(N14)에 연결된 드레인과 승압전압(VPP)이 인가되는 게이트를 가진다. NMOS 트랜지스터(MN12)는 인버터(INV2)의 출력단자에 연결된 게이트와 접지전압에 연결된 소스와 NMOS 트랜지스터(MN16)의 소스에 연결된 드레인을 가진다.

이하, 도 7에 도시된 제어신호 발생회로(252)의 동작을 설명한다.

도 7의 회로는 도 6에 도시된 제어신호 발생회로와 유사하게 동작하므로 여기서 그 상세한 설명은 생략한다.

도 7의 제어신호 발생회로(252)에 포함된 제 1 제어회로(252-5)는 PMOS 트랜지스터(MP12), 및 NMOS 트랜지스터들(MN11, MN13, MN15)로 구성된 인버터를 포함한다. 제 1 제어신호(CS1)가 로직"하이" 상태로 바뀔 때는 노드(N13)는 먼저 PMOS 트랜지스터(MP12)를 통해 공급되는 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP11)를 통해 공급되는 승압전압(VPP)으로 충전된다. 따라서, 승압전압(VPP)의 소모를 줄일 수 있다. NMOS 트랜지스터(MN13)는 로직"로우" 상태인 NAND 게이트(NAND1)의 출력신호가 지연회로(D1)를 통과한 후 턴 오프된다. 따라서, NMOS 트랜지스터(MN13)는 노드(N13)가 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP11)가 턴온되어 승압전압(VPP)으로 충전될 때 노드(N13)를 전원전압(VCC)으로부터 전기적으로 분리시키는 기능을 한다. 즉, NMOS 트랜지스터(MN13)는 승압전압(VPP)과 전원전압(VCC)이 단락(short)되지 않도록 하는 기능을 한다. NMOS 트랜지스터(MN15)는 승압전압(VPP)이 인가되는 게이트를 가지며, 노드(N13)의 전압으로부터 NMOS 트랜지스터(MN11)를 보호하는 기능을 한다.

마찬가지로, 제 2 제어회로(252-6)는 PMOS 트랜지스터(MP14), 및 NMOS 트랜지스터들(MN12, MN14)로 구성된 인버터를 포함한다. 제 2 제어신호(CS2)가 로직"하이" 상태로 바뀔 때는 노드(N14)는 먼저 PMOS 트랜지스터(MP14)를 통해 공급되는 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP13)를 통해 공급되는 승압전압(VPP)으로 충전된다. 따라서, 승압전압(VPP)의 소모를 줄일 수 있다. NMOS 트랜지스터(MN14)는 로직"로우" 상태인 인버터(INV2)의 출력신호가 지연회로(D2)를 통과한 후 턴 오프된다. 따라서, NMOS 트랜지스터(MN14)는 노드(N14)가 전원전압(VCC)으로 충전된 후 PMOS 트랜지스터(MP13)가 턴온되어 승압전압(VPP)으로 충전될 때 노드(N14)를 전원전압(VCC)으로부터 전기적으로 분리시키는 기능을 한다. 즉, NMOS 트랜지스터(MN14)는 승압전압(VPP)과 전원전압(VCC)이 단락(short)되지 않도록 하는 기능을 한다. NMOS 트랜지스터(MN16)는 승압전압(VPP)이 인가되는 게이트를 가지며, 노드(N14)의 전압으로부터 NMOS 트랜지스터(MN12)를 보호하는 기능을 한다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 승압전압 발생회로는 승압 동작 과정에서 승압 노드들을 전기적으로 결합하는 결합회로를 구비하여 동작 모드에 따라 상기 승압 노드들이 서로 전하를 공유하는 데 걸리는 시간을 다르게 함으로써 전력소모를 줄일 수 있다.

Claims

제 1 노드에 연결되고, 제 1 전원전압을 사용하여 상기 제 1 노드를 프리차지하는 제 1 프리차지 회로;

제 2 노드에 연결되고, 제 2 전원전압을 사용하여 상기 제 2 노드를 프리차지하는 제 2 프리차지 회로;

상기 제 1 노드에 연결되고, 제 1 펄스 신호에 응답하여 상기 제 1 노드를 부스팅하는 제 1 용량성 소자;

상기 제 2 노드에 연결되고, 제 2 펄스 신호에 응답하여 상기 제 2 노드를 부스팅하는 제 2 용량성 소자; 및

일단이 상기 제 1 노드에 연결되고, 타단이 상기 제 2 노드에 연결되며, 부스팅 인에이블 신호와 셀프 리프레쉬 제어신호에 응답하여 상기 제 1 노드를 상기 제 2 노드에 전기적으로 연결하는 결합회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 1 항에 있어서,

상기 제 2 노드에서 승압전압이 출력되고, 상기 제 1 노드와 상기 제 2 노드가 전기적으로 연결되었을 때, 셀프 리프레쉬 모드에서 상기 제 2 노드의 전위가 상기 제 1 노드의 전위와 같아지는 데 걸리는 시간이 노말 모드에서 상기 제 2 노드의 전위가 상기 제 1 노드의 전위와 같아지는 데 걸리는 시간보다 긴 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,

상기 제 1 전원전압과 제 2 전원전압은 동일한 전원전압인 것을 특징으로 하 는 반도체 메모리 장치의 승압전압 발생회로.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,

상기 제 1 전원전압과 제 2 전원전압은 반도체 메모리 장치의 외부에서 인가되는 전원전압인 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 2 항에 있어서, 상기 결합회로는

제 3 노드에 연결되고, 제 3 전원전압을 사용하여 상기 제 3 노드를 프리차지하는 제 3 프리차지 회로;

제 4 노드에 연결되고, 제 4 전원전압을 사용하여 상기 제 4 노드를 프리치지하는 제 4 프리차지 회로;

제 5 노드 및 제 6 노드에 연결되고, 상기 부스팅 인에이블 신호와 상기 셀프 리프레쉬 제어신호에 응답하여 제 1 제어신호와 제 2 제어신호를 발생시키고 상기 제 1 제어신호를 상기 제 5 노드에 제공하고 상기 제 2 제어신호를 상기 제 6 노드에 제공하는 제어신호 발생회로;

일단이 상기 제 3 노드에 연결되고, 타단이 상기 제 5 노드에 연결되며, 상기 제 1 제어신호에 응답하여 상기 제 3 노드를 부스팅하는 제 3 커패시터;

일단이 상기 제 4 노드에 연결되고, 타단이 상기 제 6 노드에 연결되며, 상기 제 2 제어신호에 응답하여 상기 제 4 노드를 부스팅하는 제 4 커패시터;

일단이 상기 제 1 노드에 연결되고, 타단이 상기 제 2 노드에 연결되며, 상기 제 3 노드의 전압에 응답하여 상기 제 1 노드와 상기 제 2 노드를 전기적으로 연결하는 제 1 트랜지스터; 및

일단이 상기 제 1 노드에 연결되고, 타단이 상기 제 2 노드에 연결되며, 상기 제 4 노드의 전압에 응답하여 상기 제 1 노드와 상기 제 2 노드를 전기적으로 연결하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 5 항에 있어서,

상기 제 1 트랜지스터는 상기 노말 모드에서 턴온되고, 상기 제 2 트랜지스터는 상기 노말 모드 및 상기 셀프 리프레쉬 모드에서 턴온되는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 6 항에 있어서,

상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 큰 사이즈를 가지는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 6 항에 있어서,

상기 제 3 커패시터는 상기 제 4 커패시터보다 큰 사이즈를 가지는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 5 항에 있어서, 상기 결합회로는

상기 승압전압보다 낮은 제 5 전원전압을 이용하여 상기 제 3 노드 및 상기 제 4 노드를 부스팅하고 난 후에 상기 승압전압을 이용하여 상기 제 3 노드 및 상기 제 4 노드를 부스팅하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 9 항에 있어서, 상기 제어신호 발생회로는

상기 부스팅 인에이블 신호와 상기 셀프 리프레쉬 제어신호에 응답하여 상기 제 1 제어신호를 발생시키는 제 1 제어회로; 및

상기 부스팅 인에이블 신호에 응답하여 상기 제 2 제어신호를 발생시키는 제 2 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 10 항에 있어서, 상기 제 1 제어회로는

상기 부스팅 인에이블 신호와 상기 셀프 리프레쉬 제어신호에 대해 비논리곱 연산을 수행하는 NAND 게이트;

상기 NAND 게이트의 출력신호를 소정시간 지연시키는 제 1 지연회로;

상기 제 1 지연회로의 출력신호에 응답하여 상기 승압전압을 상기 제 5 노드에 제공하는 제 1 MOS 트랜지스터; 및

상기 제 5 전원전압에 의해 구동되고 상기 NAND 게이트의 출력신호를 반전시켜 상기 제 5 노드에 제공하는 제 1 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 11 항에 있어서, 상기 제 1 인버터는

상기 NAND 게이트의 출력단자에 연결된 게이트와 상기 제 5 전원전압에 연결 된 소스와 상기 제 5 노드에 연결된 드레인을 가지는 제 1 PMOS 트랜지스터; 및

상기 NAND 게이트의 출력단자에 연결된 게이트와 상기 접지전압에 연결된 소스와 상기 제 5 노드에 연결된 드레인을 가지는 제 1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 11 항에 있어서, 상기 제 1 인버터는

상기 제 5 전원전압에 연결된 드레인과 상기 제 1 지연회로의 출력단자에 연결된 게이트를 가지는 제 1 NMOS 트랜지스터;

상기 NAND 게이트의 출력단자에 연결된 게이트와 상기 제 1 NMOS 트랜지스터의 소스에 연결된 소스와 상기 제 5 노드에 연결된 드레인을 가지는 제 1 PMOS 트랜지스터; 및

상기 NAND 게이트의 출력단자에 연결된 게이트와 상기 접지전압에 연결된 소스와 상기 제 5 노드에 연결된 드레인을 가지는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 11 항에 있어서, 상기 제 1 인버터는

상기 제 5 전원전압에 연결된 드레인과 상기 제 1 지연회로의 출력단자에 연결된 게이트를 가지는 제 1 NMOS 트랜지스터;

상기 NAND 게이트의 출력단자에 연결된 게이트와 상기 제 1 NMOS 트랜지스터의 소스에 연결된 소스와 상기 제 5 노드에 연결된 드레인을 가지는 제 1 PMOS 트 랜지스터;

상기 제 5 노드에 연결된 드레인과 상기 승압전압이 인가되는 게이트를 가지는 제 2 NMOS 트랜지스터; 및

상기 NAND 게이트의 출력단자에 연결된 게이트와 상기 접지전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 소스에 연결된 드레인을 가지는 제 3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 10 항에 있어서, 상기 제 2 제어회로는

상기 부스팅 인에이블 신호를 반전시키는 제 1 인버터;

상기 제 1 인버터의 출력신호를 소정시간 지연시키는 제 1 지연회로;

상기 제 1 지연회로의 출력신호에 응답하여 상기 승압전압을 상기 제 6 노드에 제공하는 MOS 트랜지스터; 및

상기 제 5 전원전압에 의해 구동되고 상기 제 1 인버터의 출력신호를 반전시켜 상기 제 6 노드에 제공하는 제 2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제 15 항에 있어서, 상기 제 2 인버터는

상기 제 1 인버터의 출력단자에 연결된 게이트와 상기 제 5 전원전압에 연결된 소스와 상기 제 6 노드에 연결된 드레인을 가지는 제 1 PMOS 트랜지스터; 및

상기 제 1 인버터의 출력단자에 연결된 게이트와 상기 접지전압에 연결된 소 스와 상기 제 6 노드에 연결된 드레인을 가지는 제 1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.

제 15 항에 있어서, 상기 제 2 인버터는

상기 제 5 전원전압에 연결된 드레인과 상기 제 1 지연회로의 출력단자에 연결된 게이트를 가지는 제 1 NMOS 트랜지스터;

상기 제 1 인버터의 출력단자에 연결된 게이트와 상기 제 1 NMOS 트랜지스터의 소스에 연결된 소스와 상기 제 6 노드에 연결된 드레인을 가지는 제 1 PMOS 트랜지스터; 및

상기 제 1 인버터의 출력단자에 연결된 게이트와 상기 접지전압에 연결된 소스와 상기 제 6 노드에 연결된 드레인을 가지는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
청구항 18은(는) 설정등록료 납부시 포기되었습니다.

제 15 항에 있어서, 상기 제 2 인버터는

상기 제 5 전원전압에 연결된 드레인과 상기 제 1 지연회로의 출력단자에 연결된 게이트를 가지는 제 1 NMOS 트랜지스터;

상기 제 1 인버터의 출력단자에 연결된 게이트와 상기 제 1 NMOS 트랜지스터의 소스에 연결된 소스와 상기 제 6 노드에 연결된 드레인을 가지는 제 1 PMOS 트랜지스터;

상기 제 6 노드에 연결된 드레인과 상기 승압전압이 인가되는 게이트를 가지 는 제 2 NMOS 트랜지스터; 및

상기 제 1 인버터의 출력단자에 연결된 게이트와 상기 접지전압에 연결된 소스와 상기 제 2 NMOS 트랜지스터의 소스에 연결된 드레인을 가지는 제 3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 1 항에 있어서, 상기 반도체 메모리 장치의 승압전압 발생회로는

상기 제 2 노드의 전압을 반도체 메모리 장치의 회로 블록들에 전달하기 위한 전달회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생회로.
제 1 전원전압을 사용하여 제 1 노드를 프리차지하는 단계;

제 2 전원전압을 사용하여 제 2 노드를 프리차지하는 단계;

제 1 펄스 신호에 응답하여 프리차지된 상기 제 1 노드를 부스팅하는 단계;

부스팅 인에이블 신호와 셀프 리프레쉬 제어신호에 응답하여 부스팅된 상기 제 1 노드를 프리차지된 상기 제 2 노드에 전기적으로 연결하는 단계; 및

제 2 펄스 신호에 응답하여 상기 제 1 노드의 전위와 동일한 전위를 가지는 상기 제 2 노드를 부스팅하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생방법.
제 20 항에 있어서,

상기 제 1 노드와 상기 제 2 노드가 전기적으로 연결되었을 때, 셀프 리프레쉬 모드에서 상기 제 2 노드의 전위가 상기 제 1 노드의 전위와 같아지는 데 걸리 는 시간이 노말 모드에서 상기 제 2 노드의 전위가 상기 제 1 노드의 전위와 같아지는 데 걸리는 시간보다 긴 것을 특징으로 하는 반도체 메모리 장치의 승압전압 발생방법.