KR102445856B1 - 저지연 조합 클록 데이터 복구 로직 회로망 및 차지 펌프 회로 - Google Patents

Abstract

샘플링 클록에 따라 수신된 입력 신호에 대해 작용하는 하나 이상의 샘플러에 의해 생성된 데이터 결정들의 시퀀스 및 오류 신호를 획득하고, 상기 데이터 결정들의 시퀀스 및 상기 오류 신호를 로직 분기 세트의 각각의 로직 분기에 적용하고, 그에 응답하여 상기 로직 분기 세트로부터 로직 분기를 선택하고 ― 상기 로직 분기는 (i) 상기 데이터 결정들의 시퀀스에서의 전이 데이터 패턴의 검출 및 (ii) 상기 오류 신호에 응답하여 선택되고, 상기 선택된 로직 분기는 출력 전류를 생성함 ―, 상기 출력 전류를 로컬 발진기 컨트롤러에 제공하기 위한 ― 상기 출력 전류는 저항성 요소를 통해 커패시터로 전류를 소싱 및 싱킹하여 상기 저항성 요소에 연결된 상기 커패시터 상의 전압에 대해 상기 비례 제어 회로의 입력 전압을 조정함 ― 방법들 및 시스템들이 설명된다.

Description

저지연 조합 클록 데이터 복구 로직 회로망 및 차지 펌프 회로

관련 출원에 대한 상호 참조

본 출원은 2018년 6월 12일에 출원된, 발명의 명칭이 "Low Latency Combined Clock Data Recovery Logic Network and Charge Pump Circuit"인 미국 가출원 제62/684,051호의 이익을 주장하고, 해당 출원은 이로써 사실상 그 전체가 인용에 의해 본 명세서에 포함된다.

참고 문헌

다음의 선행 출원들은 사실상 그 전체가 인용에 의해 본 명세서에 포함된다.

Ali Hormati 및 Richard Simpson 명의로 2017년 4월 28일에 출원된, 발명의 명칭이 "Clock Data Recovery with Decision Feedback Equalization"인 미국 특허 출원 제15/582,545호(이하, [Hormati]로서 식별됨).

Armin Tajalli 명의로 2018년 1월 26일에 출원된, 발명의 명칭이 "Dynamically Weighted Exclusive OR Gate Having Weighted Output Segments for Phase Detection and Phase Interpolation"인 미국 특허 출원 제15/881,509호(이하, [Tajalli]로서 식별됨).

통신 수신기들이 수신된 데이터 스트림으로부터 수신 클록 신호를 추출하는 것은 흔한 일이다. 일부 통신 프로토콜들은 클록 관련 신호 성분과 데이터 관련 신호 성분을 구별하기 위해 통신 시그널링을 제한함으로써 그러한 클록 데이터 복구(Clock Data Recovery, CDR) 동작을 용이하게 한다. 유사하게, 일부 통신 수신기들은, 클록 복구를 용이하게 하는 추가 정보를 제공하기 위해, 데이터를 검출하는 데 필요한 최소 이상으로 수신 신호들을 처리한다. 일 예로서, 소위 더블-보-레이트(double-baud-rate) 수신 샘플러는 예상 데이터 수신 속도의 두 배로 수신 신호 레벨들을 측정하여, 데이터 성분에 대응하는 수신 신호 레벨, 및 신호 클록 성분과 관련된 시간순으로 오프셋된 수신 신호 전이의 독립적인 검출을 허용할 수 있다.

그러나, 관계없는 통신 프로토콜 전이의 도입은 달성 가능한 데이터 통신 레이트를 제한한다. 유사하게, 송신된 데이터 레이트보다 높은 레이트의 수신 샘플링은 수신기 전력 이용을 상당히 증가시킨다.

데이터 의존적 수신 등화도 이 기술분야에 잘 알려져 있다. 일반적으로, 이들 시간-도메인 지향 등화 방법은 수신 신호에 대한 심볼 간 간섭(inter-symbol-interference) 또는 ISI의 효과들을 보상하는 데 중점을 둔다. 그러한 ISI는, 현재 심볼 간격의 진폭 또는 타이밍에 영향을 미치도록, 이전에 송신된 신호가 통신 송신 매체에서 지속되는 잔류 전기적 효과들에 의해 야기된다. 일 예로서, 하나 이상의 임피던스 이상을 갖는 송신 라인 매체는 신호 반사들을 도입할 수 있다. 따라서, 송신된 신호는 매체를 통해 전파되고 하나 이상의 그러한 이상에 의해 부분적으로 반사되고, 그러한 반사들은 수신기에서 나중에 직접 전파되는 신호들과 중첩하여 나타난다.

데이터 의존적 수신 등화의 하나의 방법은 결정 피드백 등화(Decision Feedback Equalization) 또는 DFE이다. DFE에서, 시간-도메인 지향 등화는 수신기에 이전에 수신된 데이터 값들의 이력을 유지하고, 그 데이터 값들을 송신 라인 모델에 의해 처리하여 이력 데이터 값들 각각이 현재 수신 신호에 미칠 예상되는 영향을 예측하는 것에 의해 수행된다. 그러한 송신 라인 모델은 미리 계산되거나, 측정에 의해 유도되거나, 체험적으로 생성될 수 있고, 하나 이상의 이전 데이터 간격의 효과들을 포함할 수 있다. 이들 하나 이상의 이전 데이터 간격의 예측된 영향은 집합적으로 DFE 보상이라고 불린다. 낮은 내지 보통의 데이터 레이트들에서, DFE 보상은 다음 데이터 샘플이 검출되기 전에 적용될 시간에 계산될 수 있는데, 예로서 수신 샘플링 전에 수신된 데이터 신호로부터 명시적으로 공제되거나, 수신 데이터 샘플러 또는 비교기에서 수신된 데이터 신호와 비교되는 기준 레벨을 수정하는 것에 의해 암시적으로 공제된다. 그러나, 더 높은 데이터 레이트들에서는 이전 데이터 비트들의 검출 및 DFE 보상의 계산이 다음 데이터 샘플에 대해 적시에 완료되지 않아, 알려진 이전 데이터 값들보다는 추측적 또는 잠재적 데이터 값들에 대해 수행되는 소위 "펼쳐진(unrolled)" DFE 계산의 사용이 필요할 수 있다. 일 예로서, 펼쳐진 DFE 스테이지는 데이터 비트 결정이 1로 분해(resolve)될지 0으로 분해될지에 따라 2개의 상이한 보상 값을 예측할 수 있고, 수신 검출기는 해당 예측들 각각에 기초하여 샘플링 또는 슬라이싱 동작들을 수행하고, 이전 단위 간격의 DFE 결정이 분해될 때까지 다수의 결과들이 유지된다.

이력 버퍼로부터의 데이터 결정들의 시퀀스 및 오류 신호를 획득하고 - 상기 데이터 결정들의 시퀀스 및 상기 오류 신호는 샘플링 클록에 따라 수신된 입력 신호에 대해 작용하는 하나 이상의 샘플러에 의해 생성됨 -, 상기 데이터 결정들의 시퀀스 및 상기 오류 신호를 로직 분기 세트의 각각의 로직 분기에 적용하고, 그에 응답하여 상기 로직 분기 세트로부터 로직 분기를 선택하고 - 상기 로직 분기는 (i) 상기 데이터 결정들의 시퀀스에서의 전이 데이터 패턴의 검출 및 (ii) 상기 오류 신호에 응답하여 선택되고, 상기 선택된 로직 분기는 출력 전류를 생성함 -, 상기 출력 전류를 로컬 발진기 컨트롤러에 제공하여 비례 제어 회로의 입력 전압을 조정하기 위한 - 상기 출력 전류는 저항성 요소를 통해 커패시터로 전류를 소싱 및 싱킹하여 상기 저항성 요소에 연결된 상기 커패시터 상의 전압에 대해 상기 비례 제어 회로의 입력 전압을 조정함 - 방법들 및 시스템들이 설명된다.

도 1은 일부 실시예들에 따른, 다양한 위상들 간에 데이터 결정들을 교환하기 위한 멀티-위상 추측적 DFE 샘플링 디바이스이다.
도 2는 일부 실시예들에 따른, CDR 시스템의 블록도이다.
도 3은 일부 실시예들에 따른, 제어 신호들을 제공하기 위해 로직 게이트들을 이용하는 조합 로직 회로망 및 차지 펌프 회로의 회로 개략도이다.
도 4는 일부 실시예들에 따른, 조합 로직 회로망 및 차지 펌프 회로의 회로 개략도이다.
도 5a는 일부 실시예들에 따른, 다양한 신호 전이들을 예시하는 아이 다이어그램(eye diagram)이다.
도 5b는 일부 실시예들에 따른, 예시적인 전이 데이터 패턴에 따라 추측적 DFE 샘플이 어떻게 분석될 수 있는지를 예시하는 아이 다이어그램이다.
도 6은 보-레이트 또는 더블-레이트 동작 모드에서 로컬 발진기 제어 신호들을 제공하도록 구성 가능한 멀티-모드 시스템이다.
도 7은 더블-레이트 시스템에서 전이 데이터 패턴들에 대한 파형들을 예시한다.
도 8은 아날로그 위상 고정 루프 필터들의 실시예들을 예시한다.
도 9는 아날로그 및 디지털 요소들을 조합하는 위상 고정 루프 필터들의 실시예들을 예시한다.
도 10은 일 실시예에서 사용되는 차지 펌프 바이어싱 회로를 예시한다.

근년에, 고속 통신 시스템의 시그널링 레이트는 초당 수십 기가비트의 속도들에 도달하였고, 개별 데이터 단위 간격들은 피코초 단위로 측정된다. 고속 집적 회로 수신기에 대한 종래의 관례는 샘플링 디바이스에 각각의 데이터 라인 종단(증폭 및 주파수 등화와 같은 임의의 관련 프런트 엔드 처리 후)을 갖는다. 이 샘플링 디바이스는 시간 및 진폭 차원 둘 다에서 제한된 측정을 수행한다; 하나의 예시적인 실시예에서, 그것은 측정되는 시간 간격을 제한하는 샘플-홀드(sample-and-hold) 회로와, 이어서 해당 간격 내의 신호가 기준 값 위에 속하는지 아래에 속하는지(또는 일부 실시예들에서, 기준 값에 의해 설정된 경계 내에 있는지)를 결정하는 임계치 검출기 또는 디지털 비교기로 구성될 수 있다. 대안적으로, 디지털 비교기가 신호 진폭을 결정하고 이어서 클로킹된 디지털 플립-플롭이 선택된 시간에 결과를 캡처할 수 있다. 다른 실시예들에서는, 클록 전이에 응답하여 그의 입력의 진폭 상태를 샘플링하는, 조합 시간 및 진폭 샘플링 회로가 사용된다.

후속하여, 이 문서는 입력 측정을 생성하는 이 수신기 컴포넌트를 기술하기 위해 용어 샘플링 디바이스, 또는 더 간단히 "샘플러"를 사용할 것인데, 그 이유는 그것이 이 기술분야에서 또한 사용되는 동등하지만 덜 설명적인 용어인 "슬라이서"보다는, 시간 및 진폭 측정 제약 둘 다를 암시하기 때문이다. 잘 알려진 수신기 "아이 플롯(eye plot)"은 그러한 측정으로부터 정확하고 신뢰할 수 있는 검출 결과들, 및 따라서 샘플러에 부과된 시간 및 진폭 측정 창들의 허용되는 경계들을 제공할 또는 제공하지 않을 입력 신호 값들을 그래픽으로 예시한다.

클록 데이터 복구

[Hormati]에서와 같은 소위 클록 데이터 복구 또는 CDR 회로들은, 일 예로서 데이터 라인들 자체에서의 신호 전이들로부터 타이밍 정보를 추출하고 추출된 정보를 이용하여 클록 신호들을 생성하여 데이터 라인 샘플링 디바이스(들)에 의해 사용되는 시간 간격을 제어함으로써 그러한 샘플링 측정들을 지원한다. 실제 클록 추출은 위상 고정 루프(Phase Locked Loop, PLL) 또는 지연 고정 루프(Delay Locked Loop, DLL)와 같은 잘 알려진 회로들을 사용하여 수행될 수 있고, 이들의 동작시 수신기 동작을 지원하여 더 높은 주파수 내부 클록들, 다수의 클록 위상들 등을 생성할 수도 있다.

일부 실시예들에서, CDR은 다음 2개의 상호 관련된 동작들을 수반한다; 수신 신호와 알려진 위상 관계를 갖는 로컬 클록 신호를 생성하는 것, 및 해당 로컬 클록으로부터 적절하게 타이밍된 샘플링 클록을 유도하는 것. 그러한 간접적인 동기화는 수신기가 수신된 데이터와 상이한 레이트로 동작하는 경우에, 일 예로서 수신 데이터 레이트의 1/2로 각각 동작하는, 2개의 교호하는 수신 처리 위상을 이용하는 경우에 발생할 수 있다. 더욱이, 외부 위상 기준으로 사용되는 신호와 로컬 클록 사이의 자연적으로 고정된 위상 관계는, 해당 동일한 로컬 클록에 비해, 원하는 샘플 클록 타이밍과 상당히 상이할 수 있고, 따라서 샘플링 클록이 미리 결정된 양의 위상 오프셋을 두고 생성될 필요가 있다.

전형적으로, CDR과 연관된 단계들은 적합한 수신 신호 전이들을 식별하는 것, 상기 전이들의 타이밍을 로컬 클록 신호와 비교하여 위상 오류 신호를 생성하는 것, 위상 오류 신호를 사용하여 로컬 클록 신호를 보정하는 것, 및 보정된 로컬 클록 신호로부터 적절하게 타이밍된 샘플링 클록을 유도하는 것을 포함한다.

CDR 시스템은 외부 타이밍 기준을 로컬 클록(예를 들어, VCO 출력 또는 VCO 출력으로부터 유도된 클록)과 비교하여 위상 오류 신호를 생성하는 위상 검출기, 위상 오류를 평활화하여 VCO 제어 신호를 생성하는 저역 통과 필터, 및 제어된 레이트로 연속적인 클록 발진을 생성하는 전압 제어 발진기(voltage-controlled oscillator, VCO)를 포함할 수 있다. 일부 실시예들에서, VCO는 다수의 수신 처리 위상들을 지원하기 위해 다수의 클록 위상들을 생성한다; 다른 실시예들에서 VCO는 원하는 샘플링 레이트의 배수로 동작하고, 디지털 클록 분할기들이 원하는 저속 클록들을 생성한다. 추가 실시예들에서, 조정 가능한 위상 보간기가 위상 고정 루프 또는 그것의 출력들 중 하나 이상에 삽입되어, 수신 데이터 샘플링을 용이하게 하는 위상 오프셋을 도입한다.

결정 피드백 등화

데이터 통신 수신기들이 통신 매체에서의 신호 전파 이상을 보상하기 위해 결정 피드백 등화(DFE)를 포함하는 것은 흔한 관례가 되었다. DFE 시스템은 수신기에서 이전에 수신된 데이터 값들의 이력을 유지하고 해당 이력 데이터 값들을 송신 라인 모델에 의해 처리하여 이력 데이터 값들 각각이 현재 수신 신호에 미칠 예상되는 영향을 예측하는 것에 의해 수신 신호에 대해 시간-도메인 지향 등화를 수행한다. 그러한 송신 라인 모델은 미리 계산되거나, 측정에 의해 유도되거나, 체험적으로 생성될 수 있고, 하나 이상의 이전 데이터 간격의 효과들을 포함할 수 있다. 이들 하나 이상의 이전 데이터 간격의 예측된 영향은 집합적으로 DFE 보상이라고 불리고, 이는 후속하여 수신 신호에 적용되어 현재 단위 간격의 검출을 용이하게 한다. 설명을 위해, 이 계산은 각각의 이전 단위 간격의 데이터 값을 미리 결정된 스케일링 계수로 곱하고, 그 후 연속적인 이전 단위 간격들의 효과들을 나타내는 이들 스케일된 결과 각각을 합계하여 모든 그러한 이전 단위 간격들의 누적 예측 효과를 나타내는 복합 DFE 보상을 생성하는 것으로서 간단히 기술될 수 있다.

일부 수신기 설계들에서는, 이 DFE 보상 값이 현재 수신 신호 입력으로부터 공제되어, 수신된 데이터 값을 더 정확하게 나타내는 보정된 신호를 생성할 것이다. 그러한 공제는, 일 예로서, 수신 신호 및 DFE 보상 값을 차동 증폭 회로의 입력들에 적용하는 것에 의해 수행될 수 있다. 하나의 공통 실시예에서, 이 차동 회로는 디지털 비교기 또는 조합 시간 및 진폭 샘플러의 입력을 나타내고, 그것의 출력은 특정 추측적 임계 레벨에 대한 검출된 데이터 값을 나타낸다.

이 기술에 익숙한 자들은 이전 단위 간격의 데이터 값이 검출될 때까지는 위에 기술된 바와 같이 생성된 DFE 보상 값이 계산할 수 없다는 것을 인식할 것이다. 따라서, 데이터 레이트들이 증가함에 따라, DFE 보상 값을 생성하는 정보가 다음 단위 간격 샘플링에 적용될 시간에 이용가능하지 않은 시점에 도달할 것이다. 사실, 현재 실제로 사용되는 가장 높은 데이터 레이트들에서는, 다수의 이전 단위 간격들에 대해 이러한 상황이 존재할 수 있는데, 그 이유는 단일 데이터 값에 대한 검출 시간이 다수의 단위 간격 지속기간들을 나타낼 수 있어, 수신기가 검출 동작들을 파이프라이닝하거나 병렬화할 필요가 있을 수 있기 때문이다. 따라서, 실시예들이 가장 최근의 단위 간격들 중 하나 이상에 대해 그러한 "폐루프(closed loop)" DFE 방법을 포기하는 것이 흔한 일이다. 대신, 그러한 실시예들은 "개루프(open loop)"또는 "펼쳐진 루프(unrolled loop)" 동작들로서 DFE 보상 값들의 하나 이상의 요소를 추측적으로 생성한다. 적어도 하나의 실시예는 다수의 데이터 검출 샘플러들을 포함하는 것에 의해 이 추측적 DFE 거동을 확장한다; 각각의 샘플러에는 하나 이상의 이전 단위 간격에 대해 가능한 검출된 데이터 값과 연관된 DFE 보상의 별개의 추측적 값이 제공된다. 그러한 실시예에서, 추측적 DFE 보상 값들 중 하나의 선택은, (상이한 추측적 DFE 보상 값들에 의존하는) 다양한 비교기 출력들의 결과들을 저장하고 그 후 나중에 어느 저장된 출력이 데이터 검출을 위해 사용되어야 하는지를 선택하는 것에 의해, 현재 단위 간격 데이터 검출 이후까지 연기될 수 있다.

도 1에 예시된 수신기 실시예에서는, 하나의 레벨의 추측적 DFE가 생성되고, 따라서 2개의 데이터 검출 샘플러(예를 들어, 131, 133)가 각각의 처리 슬라이스(130 및 140) 내에 제공되고, 각각은 이전 데이터 결정이 '1'이었을 때 데이터를 생성하기 위해 사용되는 양의 DFE 보정 임계치 +vh1, 및 이전 데이터 결정이 '0'이었을 때 데이터를 생성하기 위해 사용되는 음의 DFE 보정 임계치 -vh1을 포함하여, 상이한 추측적 DFE 보정 임계치로 조정된다. 실시예들은 또한 2개의 본질적으로 병렬 수신 처리 슬라이스(130, 140)를 포함하고, 각각은, 예를 들어, 샘플링 클록 위상들 ph000 및 ph180을 사용하여 교호하는 수신 단위 간격들에서 수신 신호(125)를 처리한다. 멀티플렉서들(150 및 160)은 다수의 수신 위상들(130 및 140)에 의해 제공되는 교호하는 수신 신호 및 클록 오류 결과들을 최대 속도 직렬 결과들로 조합하는 것으로 도시되어 있다; 다른 실시예들에서는, 이들 결과가 구현 편의를 위해 더 느린 레이트의 병렬 스트림으로서 유지될 수 있다. DFE(170) 및/또는 CDR(180)은 그것들이 그것들의 동작을 위해 필요로 하는 이력 데이터 값들 및 클록 오류 결과들을 유지하기 위해 레지스터들 또는 메모리 어레이들과 같은 디지털 저장 요소들을 포함할 수 있다. 대안적으로, 이력 버퍼(190)는 데이터 결정들의 시퀀스(뿐만 아니라 오류 신호)를 수신하도록 구성될 수 있다. 그러한 실시예에서, 이력 버퍼는 이전 시그널링 간격들에 대한 보정 계수들을 적용하기 위해 DFE 회로(170)에 데이터 결정들을 제공할 수 있고, 이력 버퍼는 아래에서 도 3, 도 4, 및 도 6의 설명들에서 설명되는 위상 검출기들에서의 패턴 검출을 위해 CDR(180)에 데이터 결정을 추가로 제공할 수 있다.

이전 송신 단위 간격 또는 간격들 동안 잠재적 검출된 데이터 결과들의 집합체(constellation)를 나타내는 추측적 DFE 보상 값들의 세트는 수신 신호 진폭 범위의 일부 부분에 걸친 측정 레벨들의 세트를 나타낸다. 예로서, 연속적인 "0" 또는 "로우" 신호들의 이전 송신은 추측적 DFE 보상을 포함하는 후속 수신기 데이터 측정에 대해 예측된 더 낮은 임계 레벨 -vh1로 이어질 수 있는 반면, 연속적인 "1" 또는 "하이" 신호들의 이전 송신은 동일한 데이터 측정에 대해 예측된 더 높은 임계 레벨 +vh1로 이어질 수 있다. 따라서, 실제 데이터 값을 검출하기 위해 사용되는 임의의 데이터 측정에 대해, 설명된 다수의 샘플러 수신기는 잠재적으로 해당 간격 동안 실제 신호에 대해 너무 높은 또는 너무 낮은 임계치들을 사용하여 측정 동작들을 수행할 것이다. 일부 실시예들에서, 실제 데이터 검출과 직접 연관되지 않은 그러한 추측적 동작들을 수행하는 샘플러들 또는 비교기들로부터의 이들 측정 동작들은, 비록 수신된 데이터 값을 결정하기 위해 사용되지는 않지만, 그럼에도 불구하고 클록 복구와 관련된 새로운 정보를 획득하기 위해 사용될 수 있고, 따라서 추가 수신기 전력 및 해당 디바이스들을 수신기에 추가하는 복잡성을 완화할 수 있다.

처리 슬라이스(140)에 의해 현재 단위 간격에서 수신 신호를 처리하는 것을 고려해보자. 클록 Ph180의 제어 하에, 샘플러들(141 및 142)은 추측적 DFE 임계치들 DFE3 및 DFE4에 대한 수신 신호(125)의 상태를 캡처한다. 이전 단위 간격에 대한 정확한 데이터 결정이 처리 슬라이스(130)에 의해 분해되었을 때, 데이터 결정은 샘플러 결과들(142 또는 144) 중 하나를 선택하기 위한 선택 입력으로서 디지털 멀티플렉서(145)에 제공될 수 있다. 유사하게, 디지털 멀티플렉서(145)의 출력에서의 선택된 데이터 결정은 디지털 멀티플렉서(135)에 대한 선택 입력으로서 제공될 수 있다.

추측적 DFE 시스템 내의 CDR

[Hormati]에 의해 교시된 바와 같이, 어떤 조건들 하에서는 위상 140에서 다른 샘플러에 의해 캡처된 값이 이전 단위 간격과 현재 단위 간격 사이에 발생하는 수신 신호 전이에 대한 샘플러 클록 ph180에 대한 위상 오류를 결정하기 위해 사용될 수 있다. 이 예에서 CDR에 유용한 샘플러 결과들은 [마지막 데이터, 현재 데이터, 다음 데이터] 결과들의 삼중항 데이터 패턴에 의해 식별될 수 있고, 전이 데이터 패턴 [1, 0, 0]은 -vh1의 추측적 DFE 보정 값을 이용하는 추측적 "로우" 슬라이서로부터의 타이밍 정보를 지시하고, 전이 데이터 패턴 [ 0, 1, 1]은 +vh1의 추측적 DFE 보정 값을 이용하는 추측적 "하이" 슬라이서로부터의 타이밍 정보를 지시한다. 도 2에 도시된 바와 같이, 샘플링된 신호 전이(165)는 VCO(240)로부터 유도된 클록 위상과 위상 비교(220)되어, 오류 신호를 생성할 수 있고, 이는 유효 전이 데이터 패턴의 검출에 의해 자격이 부여되면, 모든 샘플링 클록들이 유도되는, VCO 위상 및/또는 주파수를 정정하기 위해 사용될 수 있다. 일부 실시예들에서, 지터로 인해 전이 데이터 패턴 [1 0 0] 및 [0 1 1]이 선호된다. 전이 데이터 패턴 [1 0 0] 및 [0 1 1]을 분석함으로써 평활한 파형을 보장하고 수신 신호가 안정되기에 충분한 시간을 갖는 것을 보장할 수 있다. 따라서, 복구된 클록은 더 적은 지터를 갖는다. 더욱이, DFE 적응이 더 견고할 수 있는데 그 이유는 추측적 DFE 보정 값들을 변경함으로써 클록 위상을 선형으로 이동시킬 수 있고, 적응이 더 정확하게 수행될 수 있기 때문이다.

고속 오류 계산

[Hormati]에 기술된 바와 같이, 클록 오류 계산은 다음과 같이 복잡하다: 이전 데이터 값들이 분해될 때까지 대기하고, 수신된 데이터 시퀀스들을 패턴-매칭시키고, 실제 위상 비교를 수행하고, 그 후 결과를 아날로그 오류 신호로 변환한다. 많은 시나리오들에서, 그러한 복잡성은 오류 계산을 고속 다상 샘플러 도메인 밖으로 그리고 메인 수신기 데이터 경로 안으로 이동시킨다. 하나의 특정 예에서, 2개의 처리 위상으로부터 획득된 1/2-레이트 데이터 스트림들은 1/4 수신 클록 레이트 또는 더 느린 레이트로 메인 수신기 데이터 경로에 의해 수용된 데이터 워드들로 집계된다. CDR 계산을 위해 사용되는 중복 샘플들은 더 느린 클록 도메인에서 처리하기 위해 유사하게 래치되지만, 이들 큐잉 및 인터리빙 요소들의 도입은 클록 생성의 폐루프에 불가피한 지연을 도입하여, 루프 대역폭이 바람직한 것보다 낮아지고 클록 잡음 내성이 더 저하되는 결과를 야기한다.

[Tajalli]는 2개의 클록 위상 간의 선형 보간에 적합한 게이트 실시예를 기술하고 있는데, 여기서는 전형적인 CMOS XOR 게이트의 4개의 "암"이 개별적으로 제어되어, 출력이 동작의 각각의 상한(quadrant)에서 개별적으로 제어되는 결과들, 및 각각의 상한 출력 내에 별개의 아날로그 출력 레벨을 가질 수 있게 한다. 본 실시예는 전이 검출을 위해 사용되는 데이터-시퀀스 게이팅 동작을 제공하는 각각의 전이 데이터 패턴(예를 들어, [1 0 0] 또는 [0 1 1])과 연관된 다수의 로직 분기 세트들을 포함함으로써, 해당 설계에 대해 부연하고, 여기서 각각의 로직 분기 세트는 VCO를 제어하기 위한 아날로그 오류 출력을 생성하는 차지-펌프 출력 액션을 제공하기 위해 각각의 바이어싱 요소들을 통해 에지 비교 위상 검출을 추가로 조합한다.

디지털 설계자들에게 잘 알려진 바와 같이, 듀얼 입력 게이트들을 위해 사용되는 직렬 및 병렬 연결된 트랜지스터 설계들의 간단한 확장에 의해 하이 팬-인(high fan-in) CMOS 로직 게이트들을 구현함으로써 응답 시간이 느려지고 출력 신호 무결성이 한계에 도달할 수 있다. 도 4에는 결과적인 게이트의 각각의 레그에 5개의 직렬 트랜지스터의 스트링이 도시되어 있는데, 여기서 3개의 직렬 트랜지스터는 전이 데이터 패턴을 검출하기 위해 사용되고, 하나의 직렬 트랜지스터는 오류 신호를 수신하도록 구성되고, 하나의 직렬 트랜지스터는 아날로그 제어 신호를 직접 생성하기 위한 조합 차지 펌프 기능성을 포함하기 위해 바이어싱된다(예를 들어, Vbp 또는 Vbn을 통해).

도 3의 위상 비교기 실시예는 모든 로직 동작들을 단일 직렬 연결된 트랜지스터 AND 게이트 구조로 조합하려고 시도하지 않는다. 대신, 간단한 2개의 입력 로직 게이트를 사용하여 입력 신호들을 조합하여 해체된 XOR 게이트의 3개의 직렬 연결된 트랜지스터를 구동하는 제어 신호들을 생성한다. 입력 신호들은 현재 수신된 데이터 비트 d_now, 이전에 수신된 데이터 비트 d_old, 다음 수신된 데이터 비트 d_next, 및 현재 검출된 오류 비트 err_now의 값들로 구성된다(즉, d_now가 된 샘플과 동시 발생의, 다른 추측적 DFE 값을 사용하여 샘플링된 값). 이 예의 특정 시스템 실시예에서, 모든 디지털 신호들은 트루(true) 및 보수(complement) 둘 다의 형식의 멀티플렉서들(135 및 145)의 출력들, 일 예로서, 상보적이고 동등한 전파 지연을 갖는, d_now+ 및 d_now-을 통해 이용가능하다. 따라서, 상보적인 신호들을 제공하기 위해 인버터들이 필요하지 않을 수 있다. 전압

및

은, 일부 실시예들에서, 구성 가능한 바이어스 전압들이다. 출력 전류 Icp는 VCO(240)에 대해 평활화된 제어 신호 Error을 생성하기 위해 도 2의 저역 통과 필터(230)에 직접 적용될 수 있다. 다음의 설명에서, 전이 데이터 패턴은 출력 d_old+, d_now+ 및 d_next+가 [0 1 1] 및 [1 0 0]인 것에 대응할 수 있는 반면, 로직 게이트들/분기들의 사용을 통해 그러한 전이 데이터 패턴의 검출을 위해 상보적인 입력들이 선택적으로 제공된다. 그러한 구성들은 도 3 및 도 4와 관련하여 아래에서 더 상세히 설명된다.

도 3에 도시된 바와 같이, 조합 로직 회로망은 2개의 로직 분기 세트를 포함하고, 각각의 로직 분기 세트는 각각의 전이 데이터 패턴과 연관된다. 구체적으로, 로직 분기 세트(310)는 전이 데이터 패턴 [0 1 1]을 검출하도록 구성된다. 그리고 로직 분기 세트(315)는 전이 데이터 패턴 [1 0 0]을 검출하도록 구성된다. 각각의 로직 분기 세트는 또한 현재 데이터 결정에 대한 오류 신호의 비교에 기초하여 펌프 업 신호 또는 펌프 다운 신호를 생성하도록 선택적으로 구성된다. 일부 실시예들에서, 펌프 업/펌프 다운 신호는 반전된 로직을 이용하여 VCO에 제공될 수 있고, 따라서 펌프 업 신호는 샘플링 클록 주파수가 감소되는 결과를 야기할 수 있는 반면, 펌프 다운 신호는 샘플링 클록 주파수가 증가되는 결과를 야기할 수 있다.

도 5a는 일부 실시예들에 따른, 다양한 전이들에 대한 아이 다이어그램을 예시하는 파형이다. 도 5b는 data_old '1' 값으로 시작하는 전이들을 강조한다. 특히, [1 0 0]으로 표시된 전이를 분석하면, 오류 신호(음의 추측적 DFE 보정 신호 -vh1을 사용하여 생성됨)와 데이터 결정(양의 추측적 DFE 보정 신호 +vh1을 사용하여 생성됨) 간의 관계는 샘플링 클록이 이른 것(early)인지 늦은 것(late)인지를 결정한다. 510에서의 샘플들의 쌍은 고정 조건에 대응하는데, 그 이유는 오류 신호가 신호 전이 바로 위에 있기 때문이다. 그러나, 샘플링 클록이 이른 것이면(예를 들어, 505), 데이터 결정 d_now+ = '1'과 오류 신호 error_now+ = '0'은 상이하고, 샘플링 클록의 주파수를 감소시키기 위한 제어 신호가 생성될 수 있다. 유사하게, 샘플링 클록이 늦은 것이면(예를 들어, 515), 데이터 결정 d_now+ = '1'및 오류 신호 error_now+ = '1'은 동일하고, 샘플링 클록의 주파수를 증가시키기 위한 제어 신호가 생성될 수 있다.

도 3에 도시된 바와 같이, 로직 분기 세트(310)는 NAND 게이트들(311 및 312)로부터 제어 신호들을 수신하는 PMOS 트랜지스터들을 포함하는 로직 분기를 포함하는데, 그 이유는 NAND 게이트는 액티브-로우(active-low) PMOS 트랜지스터들을 활성화할 로직 "로우" 출력을 제공하는 하나의 입력 조합만을 갖기 때문이다. 데이터 결정 d_old+가 '0'(따라서 d_old-가 '1')이고, d_now+가 '1'일 때, NAND(412)는 로직 '0'을 출력하여, 연결된 PMOS 트랜지스터를 온시킨다. 유사하게, d_next+가 '1'이고 err_now+가 '0'(따라서 err_now-가 '1')일 때, NAND(311)는 로직 '0'을 출력하여, 연결된 PMOS 트랜지스터를 온시킨다. 이 특정 구성은 오류 신호 err_now+가 데이터 결정 d_now+와 상이한 것에 대응하고, 그러한 시나리오는 샘플링 클록이 이른 것임을 지시한다. 따라서, Vbp에 의해 바이어싱된 트랜지스터는 NAND 게이트들(311 및 312)을 통해 선택적으로 인에이블되어 차지 펌프 업 신호를 제공할 수 있고, 이 신호는 반전된 로직을 사용하여 VCO에 제공될 때 샘플링 클록의 주파수가 감소되게 한다.

유사하게, 로직 분기 세트(310)는 NOR 게이트들(313 및 314)로부터 제어 신호들을 수신하는 NMOS 트랜지스터들을 포함하는 로직 분기를 포함하는데, 그 이유는 NOR 게이트는 액티브-하이(active-high) NMOS 트랜지스터들을 활성화할 로직 "하이 "를 제공하는 하나의 입력 조합만을 갖기 때문이다. 데이터 결정 d_old+가 '0'이고, d_now+가 '1'(따라서 d_now-가 '0')일 때, NOR(314)은 로직 '1'을 출력하여, 연결된 NMOS 트랜지스터를 온시킨다. 유사하게, d_next+가 '1'(따라서 d_next-가 '0')이고 err_now+가 '1'(따라서 err_now-가 '0')일 때, NOR(313)은 로직 '1'을 출력하여, 연결된 NMOS 트랜지스터를 온시킨다. 이 특정 구성은 오류 신호 err_now+가 현재 데이터 결정 d_now+와 동일한 것에 대응하고, 그러한 시나리오는 샘플링 클록이 늦은 것임을 지시한다. 따라서, Vbn에 의해 바이어싱된 트랜지스터는 NOR 게이트들(313 및 314)을 통해 선택적으로 인에이블되어 차지 펌프 다운 신호를 제공할 수 있고, 이 신호는 반전된 로직을 사용하여 VCO에 제공될 때 샘플링 클록의 주파수가 증가되게 한다. 전이 데이터 패턴 [1 0 0]을 검출하도록 구성된 로직 분기 세트(315)에 대해 유사한 관찰들이 이루어질 수 있다.

도 1의 것과 유사한 하나의 시스템 실시예에서, 도 3의 최적화된 설계는 CDR 피드백이 슬라이스들(130 및 140)의 데이터 결정들 및 오류 신호들로부터 직접 생성되도록 허용하여, 유효 PLL 루프 대역폭을 크게 증가시키고 지연을 감소시킨다.

도 4에 도시된 대안적인 위상 비교기 실시예는 하이 팬-인 CMOS 로직 설계를 사용하여 데이터 결정들의 시퀀스에 기초하여 전이 데이터 패턴을 검출하는 것 및 오류 신호에 기초하여 바이어싱 요소를 선택적으로 인에이블하는 것을 포함하여 단일 단계에서 모든 로직 동작들을 수행한다. 그것의 기능성은 도 3의 것과 동등하지만, 일부 집적 회로 프로세스들에서는 전파 지연이 더 클 수 있다.

도 4는 도 3의 것들과 유사한 로직 분기 세트들을 포함하지만, 도 4에서의 로직 분기들은 AND 함수들을 포함하는 직렬 연결된 트랜지스터들을 포함하고, 각각의 직렬 연결된 트랜지스터는 검출될 전이 데이터 패턴, 및 현재 데이터 결정에 대한 오류 신호의 관계에 따라 반전된 또는 비반전된 입력을 갖는다. 도시된 바와 같이, 조합 로직 회로망은 로직 분기 세트들(410 및 415)을 포함한다. 로직 분기 세트(410)는 전이 데이터 패턴 [data_old+, data_now+, data_new+] = [0 1 1]을 검출하기 위한 로직 분기들을 포함한다. 로직 분기 세트(415)는 전이 데이터 패턴 [data_old+, data_now+, data_new+] = [1 0 0]을 검출하기 위한 로직 분기들을 포함한다.

구체적으로, 로직 분기 세트(410)는 상보적인 입력들 d_now- 및 d_next-를 수신하는 PMOS 분기를 포함하여, 데이터 결정들의 시퀀스가 [0 1 1]에 대응하고 error_now+가 '0'일 때,

에 의해 바이어싱된 트랜지스터는 펌프 업 신호를 생성하도록 구성될 것이고, 펌프 업 신호는, 샘플링 클록이 이른 것이기 때문에, 이전에 기술된 바와 같이 샘플링 클록의 주파수를 감소시킬 것이다. 로직 분기 세트(410)는 동일한 전이 데이터 패턴을 검출하도록 구성된 PMOS 분기를 더 포함하고, 이번에는 이전 데이터 결정 d_old를 반전시킨다. 그러나, error_now+가 '1'일 때 NMOS 분기는

에 의해 바이어싱된 트랜지스터를 선택적으로 인에이블하여 펌프 다운 신호를 생성하고, 펌프 다운 신호는 위에 기술된 바와 같이 VCO에 의해 생성된 샘플링 클록의 주파수를 증가시킬 것이다.

전이 데이터 패턴 [1 0 0]을 검출하고, 현재 데이터 결정에 대한 오류 신호의 비교에 응답하여 펌프 업 또는 펌프 다운 신호를 출력하도록 구성된 로직 분기 세트(415)에 대해 유사한 관찰들이 이루어질 수 있다.

DFE 보정들의 계산의 일부로서 고려되는 수신된 데이터 샘플의 수는, 통신 채널 특성에 따라, 실시예마다 달라질 것이다. 상이한 실시예들은 또한 클록 오류 값을 한정할 때, 또는 사실 수 개의 추측적 데이터 샘플 중 어느 것이 정확한지를 결정할 때 상이한 수의 수신된 데이터 값들에 대한 패턴 매칭에 의존할 수 있다. 따라서, 예들에서 사용된 패턴들의 특정 크기, 또는 하나의 추측 스테이지의 사용으로부터 어떠한 제한도 추론되어서는 안 된다. 유사하게, 상이하게 구성된 신호 여과(filtration)(즉, 결과적으로 상이한 신호 궤적들 및 샘플링 포인트 위치들에 대해 상이한 지연 관계들을 생성함)를 포함하는 실시예들은 그러한 바람직한 샘플러 결과들을 선택할 때 상이한 이력 데이터 값 시퀀스들을 이용할 수 있다. 예를 들어, [마지막 데이터, 현재 데이터, 다음 데이터]로서의 데이터 값 삼중항들의 명칭은 임의적이고, 제한이 부과됨이 없이, 설명의 단순함을 위해 선택된다; 본 명세서에 기술된 바와 같이 수신된 데이터 값들의 이력적 기록을 유지하는 실시예에서, 그러한 시퀀스는, [이력적으로 끝에서 두 번째 데이터 값, 이력적으로 마지막 데이터 값, 현재 데이터 값] 등과 같은, 임의의 순차적인 이력적 값들의 세트로 동등하게 잘 구성될 수 있다. 기타 사실, 적어도 하나의 실시예에서, 샘플러 선택에 사용된 데이터 값들의 시퀀스, 데이터 검출을 위해 선택된 저장된 샘플러 값, 및 CDR 위상의 업데이트와 관련 있는 것으로 선택된 저장된 샘플러 값은 모두 현재 시간 이전의 수신 단위 간격들을 나타낸다.

일부 시스템 실시예들에서, 수신된 데이터 신호 및/또는 잠재적인 클록 오류 값들은, 예를 들어, 필요한 값들의 이력을 제공하기 위해 각각의 수신 위상 인스턴스와 연관된 디지털 래치들로 구성될 수 있는 이력 버퍼(190)에 캡처된다. 다른 실시예들에서는, 그러한 저장은, 예로서 데이터 버퍼, 메모리, 또는 시프트 레지스터에 중앙 집중된다. 일부 실시예들에서, 상기 중앙 집중된 저장은 DFE 보정 계산과 연관 및/또는 공존될 수 있다. 일부 실시예들에서, 이력 버퍼는 데이터 결정들 및 오류 신호들을 독립적으로 유지하기 위한 별개의 버퍼 요소들을 포함한다.

멀티-모드 동작

위의 설명은 주로 추측적 DFE 보정 샘플을 오류 신호들로서 이용하는 데 중점을 두고 있지만, 데이터 및 에지 샘플들을 생성하는 다른 수단들이 사용될 수도 있다는 점에 유의해야 한다. 예를 들어, 적어도 하나의 실시예는 더블 샘플링 모드에서 데이터 결정들의 시퀀스 및 오류 신호를 생성할 수 있고, 이 경우 샘플링 클록의 위상 000에서 동작하는 하나의 처리 슬라이스는 데이터 결정들을 생성 중인 반면, 예를 들어, 샘플링 클록의 위상 180에서 동작하는 다른 처리 슬라이스는 에지 샘플들을 생성 중일 수 있다. 그러한 더블-레이트 방식에서는, 조합 로직의 입력들이 선택적으로 수정될 수 있다. 특히, 도 6을 보면, 로직 분기 세트(310)에 대해, 예를 들어, 멀티플렉서들(602 및 604)을 통해, 각각, 게이트(312)에 대한 입력은 '1'에 선택적으로 결속될 수 있고 게이트(314)에 대한 입력은 '0'에 선택적으로 결속될 수 있고, 멀티플렉서들은 모드 선택 회로(615)로부터의 제어 신호를 수신한다. 유사하게, 로직 분기 세트(315)에서는, 멀티플렉서들(606 및 608)을 통해, 각각, 게이트(317)에 대한 입력은 '0'에 선택적으로 결속될 수 있고 게이트(319)에 대한 입력은 '1'에 선택적으로 결속될 수 있다. 이 시나리오에서, 로직 분기 세트(310)는 전이 데이터 패턴 [d_old+=0, d_next+=1]을 검출하도록 구성되고 로직 분기 세트는 전이 데이터 패턴 [1 0]을 검출하고 있다. err_now+ 신호는 샘플링 클록의 주파수를 증가 또는 감소시키기 위한 제어 신호를 생성하기 위해 d_next+ 신호와 비교되는 에지 샘플이다. [0 1] 및 [1 0] 전이 데이터 패턴들에 대한 파형이 도 7에 주어져 있다. 도 7에 도시된 바와 같이, [0 1]의 전이 데이터 패턴에 대해 err_now+가 d_old+ = '0'과 동등한 것은 샘플링 클록이 이른 것임을 지시하는 반면, error_now+가 d_next+ = '1'과 동등한 것은 샘플링 클록이 늦은 것임을 지시한다. 유사하게, [1 0]의 전이 데이터 패턴에 대해 err_now+가 d_old+ = '1'과 동등한 것은 샘플링 클록이 이른 것임을 지시하는 반면, error_now+가 d_next+ = '0'과 동등한 것은 샘플링 클록이 늦은 것임을 지시한다. 일부 실시예들은 도 6에 도시된 바와 같은 모드 선택 회로(615)를 이용할 수 있는데, 이 회로는 로직 게이트들(312, 314, 317, 및 319)의 입력들에 결속된 멀티플렉서들을 선택적으로 제어하여, 더블-레이트 시스템에서 동작하고 있을 때는 해당 입력들을 도 6에 도시된 레벨들에 결속시키도록 구성되거나, d_now+ 및 d_now-와 연관된 게이트들의 입력들을 보 레이트 시스템의 입력들 d_now+ 및 d_now-에 결속시키도록 스위치들을 선택적으로 구성하도록 구성된다.

루프 필터 고려 사항들

이 기술분야에 잘 알려진 바와 같이, 위상 고정 루프 필터에서 전달 함수 극(poles)과 영(zeros)의 수 및 위치는 결과적인 루프 안정성 및 응답성에 강하게 영향을 미친다. 도 2에서와 같은 일부 PLL 실시예들은 도 8의 810으로서 저역 통과 필터를 포함하여, (위에 기술된 바와 같은) Icp의 증분 펌프-업/펌프-다운 펄스들을 VCO 주파수를 조정하기 위한 평활한 제어 신호로 처리한다. 추가 실시예들에서는, 2개 이상의 극 필터가 안정성의 손실 없이 더 큰 루프 이득을 허용하여, 더 큰 루프 제어 대역폭으로 이어질 수 있다. 도시된 바와 같이, 로컬 발진기 컨트롤러(810)는 조합 PD/PI/CPC로부터 출력 전류 Icp를 수신하고 비례 제어 회로의 입력 전압(819)을 조정하도록 구성되고, 출력 전류는 저항성 요소(811)를 통해 커패시터(812)로 전류를 소싱 및 싱킹하여 커패시터(812) 상의 입력 전압(819)을 조정한다.

일부 실시예들에서, 일 예로서 클록 오류 샘플들 사이의 갭들 동안 안정된 주파수에서 더 긴 간격의 "자유 휠링(free wheeling)" 클록 출력을 제공하기 위해, 필터 시간 상수들 중 하나가 다른 것보다 상당히 더 긴 것이 바람직할 수 있다. 그러한 경우에, 짧은 시간 상수 및 긴 시간 상수 결과들이 전체 VCO 제어 신호에 영향을 미치는 상대적인 양들에 대해 회로(800)에 의해 제공되는 것보다 더 큰 제어를 갖는 것이 바람직할 수 있다. 실시예(820)는, R1(822) 및 커패시터(823)를 포함하는 저항기/커패시터 회로망으로 구성된 필터와 연관된 제1 시간 상수를 갖는 필터를 사용하여, 비례 제어 회로의 입력에서 제1 전압(826)을 조정하고, R2(824) 및 커패시터(825)를 포함하는 저항기/커패시터 회로망으로부터의 제2 시간 상수를 갖는 필터를 사용하여 적분 제어 회로의 입력에서 제2 전압(827)을 조정하는 것에 의해 이전 아날로그 필터를 수정한다. 일부 실시예들에서, R1<<R2이고, R2와 연관된 RC 시간 상수는 R1의 시간 상수보다 훨씬 크다. R1<<R2이므로, 차지 펌프의 출력 전류 Icp는 주로 R1을 통해 흐를 것이다. 커패시터(823) 상의 전압은 출력 전류 Icp에 기초하여 평형에 도달하고, early 또는 late 투표들에 응답하여 생성된 출력 전류 Icp의 펄스들은, 전압(826)의 파형들에 의해 예시된 바와 같이, 커패시터(823) 상의 전압 V_cap에 대해 R1 양단에 전압 펄스 Δ를 생성한다. ΔV의 값은 출력 전류 Icp 및 저항기 R1의 크기를 포함하여 수많은 인자들에 의해 결정될 수 있다. 전압 펄스들은 비례 제어 신호를 생성하는 비례 제어 회로에서 입력 전압을 조정한다(비례 제어 회로(891)에 대해 아래 기술됨). 커패시터(823) 상의 전압 V_cap가 변화함에 따라, 출력 전류 Icp의 일부가 R2를 통해 흘러, 커패시터(825) 상의 전압을 변화시킬 수 있다. 커패시터(825) 상의 전압은 더 높은 RC 시간 상수로 인해 비교적 느리게 변화할 수 있다. 도시된 바와 같이, 커패시터(825) 상의 전압은 적분 제어 회로(892)에 대한 입력 전압(827)으로서 제공되는 반면, 전압(826)은 비례 제어 회로(891)에 대한 입력 전압으로서 제공된다. 그 후 비례 및 적분 제어 신호들을 합계 회로(850)에서, 예를 들어, 아날로그 전류 합계에 의해 합계하여 전체 로컬 발진기 제어 신호(829)를 생성한다. 일부 실시예들에서, 합계 요소(850)는 비례 제어 신호(826) 및 적분 제어 신호(827)를 개별적으로 가중하여 로컬 발진기 제어 신호(829)를 생성하고; 일 예로서, 입력(827)은 입력(826)에 비해 결과에 대해 9배의 효과를 가질 수 있다. 그러한 실시예들에서, 적분 제어 신호는 그것에 더 높은 상대적인 가중치가 적용되게 하여 VCO의 주파수에 대해 크고, 느린(시간 경과에 따라 early-late 투표들의 적분으로 인해) 변화들을 만들어 VCO의 주파수 고정을 유지할 수 있는 반면, 비례 제어 신호는 VCO에 대해 상대적으로 더 작은 크기의 주파수 변화들을 만들어 VCO와 수신된 데이터 간의 위상 오프셋들을 보정할 수 있다. 더욱이, 로컬 발진기 제어 신호의 전체 이득 KVCO는 비례 제어 신호 및 적분 제어 신호 각각의 개별 이득들 KVCO1 및 KVCO2에 의해 제어될 수 있다. 도 8에서 더 상세히 설명된 850의 일 실시예에서, 입력들(826 및 827)은 PMOS 트랜지스터들(891 및 892)을 제어하고, 이들은 각각 레귤레이션된 공급 전압 Vreg에 의해 전력을 공급받아, 로컬 발진기 제어 신호(829)를 획득하기 위해 부하 저항기(893)에 합계되는 전류들을 생성한다. 트랜지스터(891 내지 892)의 1x 내지 9x 관계는 하나의 특정 실시예이고 제한적인 것으로 간주되어서는 안 된다. 1x 및 9x 입력 가중치들은, 예를 들어, PMOS 트랜지스터들의 크기를 스케일하는 것에 의해 획득될 수 있다; 이전 예를 계속하여, 입력 전압(827)과 연관된 적분 제어 회로(892)에 대응하는 트랜지스터는, 입력 전압(826)과 연관된 비례 제어 회로(891)에 대응하는 단위 크기의(unity-sized) 트랜지스터에 비해 9배 더 크다(또는 대안적으로, 단위 크기의 트랜지스터의 9개의 인스턴스로 구성됨). 등가 합계 회로들이 이 기술분야에 잘 알려져 있고 이 예시적인 실시예와 상호 교환될 수 있다.

더 상당한 시간 상수 차이들에 대해서는, 더 긴 시간 상수의 아날로그 집적 회로 실시예가 다루기 힘들어질 수 있다. 그러한 경우에, 필요한 루프 제어 신호의 일부 또는 전부를 생성하기 위해 디지털 루프 필터가 이용될 수 있다. 커패시터 상의 전압보다는, 디지털 필터 내의 저장 요소는 레지스터에 저장된 수치 값이고, 해당 수치 값에 의해 제어되는 디지털-아날로그 변환기(DAC)를 사용하여 아날로그 출력 결과가 획득된다. 디지털 필터에 대한 증분 "펌프 업" 및 "펌프 다운" 입력들은 저장 레지스터 값이 고정된 또는 구성된 양만큼 증가 또는 감소되게 할 수 있다. 그러한 방법은 제한적인 것으로 간주되어서는 안 되는데, 그 이유는 임의의 다른 알려진 동등한 디지털 필터 방법이 사용될 수 있기 때문이다.

완전 디지털 루프 필터들의 한 가지 알려진 한계는 그것들의 이산 시간 샘플링 특성이, PLL에서 바람직하지 않은 클록 지터로서 나타날 수 있는, 고유의 지연을 도입한다는 점이다. 도 9는 도 3 또는 도 6의 실시예의 고유의 저지연이 저항기(922 및 923)로 구성된 아날로그 루프 필터를 통해 비례 제어 회로의 입력 전압을 조정하고, 적분 제어 회로에 대한 입력 전압은 디지털 루프 필터에 의해 배타적으로 제공되거나 아날로그 필터와 디지털의 조합으로서 제공되는, 하이브리드 루프 필터를 예시한다.

실시예(900)에서, 출력 전류 Icp는 저항성 요소(922)를 통해 전류를 소싱 및 싱킹하는 것에 의해 비례 제어 회로(908)의 입력 전압(901)을 조정하도록 구성된다. 더욱이, 출력 전류 Icp는 디지털 필터(904)에 대한 입력으로서 제공될 수 있고, 디지털 필터(904)는 그에 응답하여 디지털 카운터, 레지스터, 또는 메모리 내의 값을 조정, 예로서 증가 또는 감소시켜, 커패시터(923) 상의 전압(907)을 설정하는 DAC(905)를 제어하는 디지털 결과를 생성한다. 증폭기(915)는 DAC(905)에 의해 설정된 전압(907)을 갖는 커패시터(923)로의 전류 흐름을 방지하는 버퍼 요소로서의 역할을 할 수 있다. 도 9에서, 커패시터(923) 상의 전압은 적분 제어 회로(908)에 대한 입력 전압으로서 직접 제공될 수 있다. 도 8의 850과 관련하여 이전에 기술된 바와 같이, 비례 제어 회로(908) 및 적분 제어 회로(909)는 각각의 가중치들을 적용할 수 있고, 이들의 출력들은 로컬 발진기 제어 신호를 생성하기 위해 조합된다(920). 일부 실시예들에서, 증폭기(915)는 생략될 수 있고 저항기(922)가 커패시터(923)에 직접 연결될 수 있다.

도 9의 단순화된 예는 디지털 필터(904)에 대한 제어 입력으로서 Icp를 도시하지만, 도 3 내지 도 6에 입력되는 디지털 오류 신호들이 디지털 필터 로직에 의해 직접 수용되는 대안적인 실시예는 동등한 결과들을 생성할 것이다.

추가 실시예에서, 디지털 필터(906)는 루프 스타트-업 시간을 최소화하거나 부정확한 초기 주파수에서 거짓 또는 가짜 의사-루프-고정의 가능성을 감소시키기 위해, 정상 동작이 시작되기 전에 원하는 PLL 출력 주파수를 획득하기 위해 그것의 출력을 미리 정의된 또는 구성된 값으로 미리 설정하거나 그것의 출력을 조정하는 스타트-업 또는 초기화 로직을 추가로 포함할 수 있다.

그러한 실시예(950)에서, 820의 회로는 DAC(906)를 구동하는 디지털 컨트롤(910)을 포함시키고 스위치들(911 및 912)을 통해 비례 및 적분 제어 회로들에 각각 연결된 전압들(956 및 957)을 설정하기 위한 출력을 생성하는 것에 의해 증강된다. 일부 실시예들에서, 956 및 957 상의 전압들은 동등하게 설정될 수 있는 반면, 대안적인 실시예들은 전압들(956 및 957)을 독립적으로 설정할 수 있다. 하나의 동작 시나리오에서, 디지털 컨트롤은, 일 예로서 PLL이 정확한 주파수에서 또는 그 근처에서(예를 들어, 1% 이내에서) 시작하도록 보장하기 위해, 스타트-업 또는 초기화 동안 DAC 출력을 인에이블한다. 다른 동작 시나리오에서, DAC는 정상 동작 동안에 조합 위상 오류 값에 작은 기여를 계속 제공하여, 900에서와 같이 비교적 긴 시간 상수 결과, 또는 오프셋 또는 바이어스 신호를 나타낸다.

도 10은 저역 통과 필터에 출력되는 위상 검출기 차지 펌프에서 펌프 업 및 펌프 다운 전류들이 균형이 유지되도록 보장하기 위해 일 실시예에서 사용되는 바이어스 회로를 예시한다. 활성인 차지 펌프에서, 디지털 펄스들 Pun 및 Pdp는 Vctl을 출력하기 위한 펌프-업 및 펌프-다운 액션들을 제어한다. 동시에 차동 입력/차동 출력 증폭기(1001)는 복제 필터 요소(1003/1004) 및 복제 차지 펌프 출력 fib를 사용하여, 도 3, 도 4, 및 도 6에서 이전에 기술된 바와 같이, 각각의 펌프 업 및 펌프 다운 액션들 동안 생성된 전류들을 제어하는 출력들 Vbp 및 Vbn을 생성한다. 펌프 업 및 펌프 다운 레그들이 둘 다 복제 차지 펌프에서 지속적으로 인에이블되므로, 복제 필터 결과 Vcap가 복제 차지 펌프 출력 fib와 매칭하고, 동시에 활성인 차지 펌프 결과들 Vctl의 균형을 유지하도록 차동 출력 전압들 Vbp 및 Vbn이 비교기(1001)에 의해 조정될 것이다.

Claims (20)

1. 방법에 있어서,
   이력 버퍼로부터의 데이터 결정들의 시퀀스 및 오류 신호를 획득하는 단계 ― 상기 데이터 결정들의 시퀀스 및 상기 오류 신호는 샘플링 클록에 따라 수신된 입력 신호에 대해 작용하는 하나 이상의 샘플러에 의해 생성됨 ―;
   상기 데이터 결정들의 시퀀스 및 상기 오류 신호를 로직 분기 세트의 각각의 로직 분기에 적용하고, 그에 응답하여 상기 로직 분기 세트로부터 로직 분기를 선택하는 단계 ― 상기 로직 분기는 (i) 상기 데이터 결정들의 시퀀스에서의 전이 데이터 패턴의 검출 및 (ii) 상기 오류 신호에 응답하여 선택되고, 상기 선택된 로직 분기는 출력 전류를 생성함 ―; 및
   상기 출력 전류를 로컬 발진기 컨트롤러에 제공하여 비례 제어 회로의 입력 전압을 조정하는 단계 ― 상기 출력 전류는 저항성 요소를 통해 커패시터로 전류를 소싱(sourcing) 및 싱킹(sinking)하여 상기 저항성 요소에 연결된 상기 커패시터 상의 전압에 대해 상기 비례 제어 회로의 입력 전압을 조정함 ―
   를 포함하는, 방법.
2. 제1항에 있어서,
   적분 제어 회로의 입력 전압을 조정하는 단계를 더 포함하는, 방법.
3. 제2항에 있어서,
   상기 적분 제어 회로의 입력 전압을 조정하는 단계는 제2 저항성 요소를 통해 제2 커패시터로 상기 출력 전류의 일부를 소싱 및 싱킹하는 단계를 포함하는, 방법.
4. 제3항에 있어서,
   상기 적분 제어 회로의 입력 전압은 상기 저항성 요소에 연결된 상기 커패시터 상의 전압의 변화에 응답하여 조정되는, 방법.
5. 제2항에 있어서,
   상기 적분 제어 회로의 입력 전압을 조정하는 단계는 디지털-아날로그 변환기(DAC)를 사용하여 아날로그 전압을 생성하는 단계를 포함하는, 방법.
6. 제5항에 있어서,
   상기 아날로그 전압은 멀티-비트 레지스터에 오류 신호들을 누적시키는 것으로부터 생성되는, 방법.
7. 제1항에 있어서,
   상기 데이터 결정들의 시퀀스 및 상기 오류 신호는 각각의 로직 분기에, 상기 로직 분기 내의 각각의 직렬 연결된 트랜지스터 세트들(sets of series-connected transistors)을 통해 적용되는, 방법.
8. 제1항에 있어서,
   상기 데이터 결정들의 시퀀스 및 오류 신호는 상기 수신된 입력 신호에 추측적(speculative) DFE 보정 값들을 적용하는 샘플러들로부터 획득되는, 방법.
9. 제1항에 있어서,
   상기 수신된 입력 신호는 멀티-입력 비교기의 출력에 대응하는, 방법.
10. 제1항에 있어서,
    상기 수신된 입력 신호는 복수의 데이터 위상 중 하나의 데이터 위상에 대응하는, 방법.
11. 장치에 있어서,
    샘플링 클록에 따라 수신된 입력 신호에 대해 작용하도록 구성된 하나 이상의 샘플러 ― 상기 하나 이상의 샘플러는 또한 이력 버퍼로부터 획득된 데이터 결정들의 시퀀스 및 오류 신호를 생성하도록 구성됨 ―;
    로직 분기 세트 ― 각각의 로직 분기는 상기 데이터 결정들의 시퀀스 및 상기 오류 신호를 수신하고, 상기 로직 분기 세트로부터의 각각의 로직 분기는 (i) 상기 데이터 결정들의 시퀀스에서의 전이 데이터 패턴의 검출 및 (ii) 상기 오류 신호에 응답하여 상기 데이터 결정들의 시퀀스 및 상기 오류 신호에 따라 선택되도록 구성되고, 상기 선택된 로직 분기는 출력 전류를 생성하도록 구성됨 ―; 및
    상기 출력 전류를 수신하도록 그리고 비례 제어 회로의 입력 전압을 조정하도록 구성된 로컬 발진기 컨트롤러 ― 상기 출력 전류는 저항성 요소를 통해 커패시터로 전류를 소싱 및 싱킹하여 상기 저항성 요소에 연결된 상기 커패시터 상의 전압에 대해 상기 비례 제어 회로의 입력 전압을 조정함 ―
    를 포함하는, 장치.
12. 제11항에 있어서,
    적분 제어 회로를 더 포함하고, 상기 로컬 발진기 컨트롤러는 상기 적분 제어 회로에 대한 입력 전압을 조정하도록 구성되는, 장치.
13. 제12항에 있어서,
    상기 로컬 발진기 컨트롤러는 제2 저항성 요소를 통해 제2 커패시터로 상기 출력 전류의 일부를 소싱 및 싱킹하는 것에 의해 상기 적분 제어 회로의 입력 전압을 조정하도록 구성되는, 장치.
14. 제13항에 있어서,
    상기 적분 제어 회로의 입력 전압은 상기 저항성 요소에 연결된 커패시터 상의 전압의 변화에 응답하여 조정되는, 장치.
15. 제12항에 있어서,
    상기 로컬 발진기 컨트롤러는 상기 적분 제어 회로의 입력 전압을 조정하도록 구성된 디지털-아날로그 변환기(DAC)를 포함하는, 장치.
16. 제15항에 있어서,
    상기 DAC는 상기 적분 제어 회로의 입력 전압을 조정하기 위해 오류 신호들을 누적시키도록 구성된 멀티-비트 레지스터를 포함하는, 장치.
17. 제11항에 있어서,
    각각의 로직 분기는 상기 데이터 결정들의 시퀀스 및 상기 오류 신호를 수신하도록 구성된 각각의 직렬 연결된 트랜지스터 세트를 포함하는, 장치.
18. 제11항에 있어서,
    상기 하나 이상의 샘플러는 상기 수신된 입력 신호에 추측적 DFE 보정 값들을 적용하도록 구성되는, 장치.
19. 제11항에 있어서,
    상기 수신된 입력 신호를 생성하도록 구성된 멀티-입력 비교기를 더 포함하는, 장치.
20. 제11항에 있어서,
    상기 수신된 입력 신호는 복수의 데이터 위상 중 하나의 데이터 위상에 대응하는, 장치.

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