TWI463804B - 時脈資料回復電路 - Google Patents

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Description

時脈資料回復電路
本發明是有關於一種時脈資料回復電路，且特別是有關於一種基於所接收到的輸入資料串流以產生參考時脈訊號的時脈資料回復電路。
圖1繪示習知時脈資料回復(Clock and Data Recovery；CDR)電路的架構。時脈資料回復電路100包括粗調模組110及細調模組120。粗調模組110用以提供一粗調控制電壓至細調模組120，而細調模組120用以接收輸入資料串流IN_DATA，並輸出資料回復時脈CDR_CLK。
粗調模組110具有晶體振盪器111、相位頻率偵測器112、第一低通濾波器113、第一壓控振盪器114及除頻器115。晶體振盪器111藉由其晶體振盪的方式產生參考時脈SREF 。相位頻率偵測器112用以比較參考時脈SREF 的相位與除頻訊號C4的相位，並依據比較的結果，輸出控制訊號C1。第一低通濾波器113將控制訊號C1濾波後，輸出控制電壓C2。第一壓控電壓114依據控制電壓C2，振盪產生振盪訊號C3。除頻器115將振盪訊號C3除頻後，輸出除頻訊號C4。
細調模組120具有相位偵測器121、第二低通濾波器122及第二壓控振盪器123。相位偵測器121用以比較輸入資料串流IN_DATA及資料回復時脈CDR_CLK的相位及 頻率，並依據比較結果，輸出控制訊號C5。第二低通濾波器122將控制訊號C5濾波後，輸出控制電壓C6。第一低通濾波器113所輸出的控制電壓C2會經過電阻R及電容C處理過後，轉換成控制電壓C7。第二壓控振盪器123依據控制電壓C6及控制電壓C7，振盪產生資料回復時脈CDR_CLK。資料回復時脈CDR_CLK會被傳送至相位偵測器121。
時脈資料回復電路100會依據資料回復時脈CDR_CLK回復輸入資料串流IN_DATA，而產生重新計時過的(retimed)資料串流。在某些特定的規格中，為確保時脈資料回復電路100所回復的資料之準確性，重新計時過的資料串流的顫動(jitter)不能過大。因此，晶體振盪器110所產生的參考時脈SREF 之頻率相較於輸入資料串流IN_DATA的頻率的誤差必須小於某個範圍內。以通用串列匯流排(Universal Serial Bus；USB)3.0的規格為例，參考時脈SREF 之頻率與輸入資料串流IN_DATA的頻率之間的誤差必須小於300ppm(註：一ppm等於百萬分之一)。雖然商用的晶體振盪器可產生頻率誤差低於正負100ppm的時脈訊號，而可作為理想的時脈訊號源，但這種晶體振盪器的價格昂貴，且會占據較大的電路板空間。
本發明提供一種時脈資料回復電路，其可藉由所接收到的輸入資料串流，產生所需的參考時脈，而可不需使用 到外部的晶體振盪器。
本發明提出一種時脈資料回復電路，其包括相位偵測器、第一積分模組、運算單元、第二積分模組、第三積分模組、振盪電路以及相位轉換器。相位偵測器用以比較輸入資料串流的相位及資料回復時脈的相位，以輸出校正訊號。第一積分模組耦接相位偵測器，用以將校正訊號進行積分處理，以輸出第一積分相位誤差。運算單元耦接第一積分模組，用以基於第一積分相位誤差及校正訊號進行運算以得到運算值。第二積分模組耦接運算單元，用以對運算值進行積分處理，以輸出相位控制訊號。第三積分模組耦接第一積分模組，用以將第一積分相位誤差進行積分處理，以輸出頻率控制訊號。振盪電路耦接第三積分模組，用以依據頻率控制訊號，產生至少一參考時脈。相位轉換器耦接振盪電路、第二積分模組及相位偵測器，用以依據相位控制訊號及參考時脈，輸出資料回復時脈至相位偵測器。
本發明提出一種時脈資料回復電路，其包括相位偵測器、第一積分模組、運算單元、第二積分模組、振盪電路以及相位轉換器。相位偵測器用以比較輸入資料串流的相位及資料回復時脈的相位，以輸出校正訊號。第一積分模組耦接相位偵測器，用以將校正訊號進行積分處理，以輸出第一積分相位誤差。運算單元耦接第一積分模組，用以基於第一積分相位誤差與校正訊號進行運算以得到運算值。第二積分模組耦接運算單元，用以對運算值進行積分 處理，以輸出相位控制訊號。振盪電路耦接第二積分模組，用以依據第一積分相位誤差，產生至少一參考時脈。相位轉換器耦接振盪電路、第二積分模組及相位偵測器，用以依據相位控制訊號及參考時脈，輸出資料回復時脈至相位偵測器。
在本發明之一範例實施例中，上述之時脈資料回復電路更包括增益器，耦接相位偵測器及運算單元之間，用以將校正訊號乘以預設比例，以輸出預設比例的校正訊號至運算單元。
在本發明之一範例實施例中，上述之時脈資料回復電路更包括除頻器，耦接振盪電路，用以對參考時脈進行除頻，以產生系統時脈。
在本發明之一範例實施例中，上述之相位偵測器依據資料回復時脈，取樣輸入資料串流，以輸出資料回復串流。
在本發明之一範例實施例中，上述之輸入資料串流為序列(serial)資料串流。
在本發明之一範例實施例中，上述之振盪電路依據頻率控制訊號產生具有相同頻率及不同相位的多個參考時脈，而相位轉換器為相位選擇器(phase selector)，用以依據相位控制訊號，自上述多個參考時脈中選出資料回復時脈。
在本發明之一範例實施例中，上述之振盪電路依據頻率控制訊號產生具有相同頻率及不同相位的多個參考時脈，而相位轉換器為相位內插器(phase interpolator)，用以依據相位控制訊號，對上述多個參考時脈進行相位內插處 理，以輸出資料回復時脈。
基於上述，本發明之時脈資料回復電路，其可藉由所接收到的輸入資料串流，產生所需的參考時脈，而可不需使用到外部的晶體振盪器。故此，可節省時脈資料回復電路的製造成本。此外，因不需留置額外的電路板佈局空間給外部的晶體振盪器，亦可縮小時脈資料回復電路的尺寸。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參考圖2，圖2繪示本發明一範例實施例之時脈資料回復電路的架構。時脈資料回復電路200具有相位鎖定模組202及頻率鎖定模組204。相位鎖定模組202用以對輸入資料串流IN_DATA進行相位鎖定，以使得資料串流IN_DATA與資料回復時脈CDR_CLK有相同的相位。此外，相位鎖定模組202還可依據資料回復時脈CDR_CLK，對輸入資料串流IN_DATA取樣，以產生資料回復串流CDR_DATA。在本發明一範例實施例中，時脈資料回復電路200可應用在有線連結通訊系統(wire-linked communication system)中，而輸入資料串流IN_DATA可為序列(serial)資料串流，時脈資料回復電路200可藉由單一通道接收輸入資料串流IN_DATA。但本發明不以此為限，在另一範例實施例中，時脈資料回復電路200亦可應用在一無線通訊系統，而輸入資料串流IN_DATA亦可為並列 資料串流。
頻率鎖定模組204用以基於輸入資料串流IN_DATA與資料回復時脈CDR_CLK之間的相位差，產生並輸出至少一參考時脈CREF 至相位鎖定模組202。更進一步地說，頻率鎖定模組204會漸進地調整參考時脈CREF 的頻率，以使參考時脈CREF 的頻率逐漸逼近於輸入資料串流IN_DATA的頻率。藉此，可降低參考時脈CREF 之顫動(jitter)，而參考時脈CREF 之頻率相較於輸入資料串流IN_DATA的頻率的誤差會小於一預定值。在本範例實施例中，在輸入資料串流IN_DATA的頻率為5GHz的情況下，參考時脈CREF 之頻率與輸入資料串流IN_DATA的頻率之間的誤差可小於100ppm，而符合USB 3.0規格中兩者的誤差須小於300ppm的規範。由此可知，依據圖2的架構，時脈資料回復電路200可在不需要外部的晶體振盪器的狀況下，亦可產生所需的參考時脈CREF 。此外，頻率鎖定模組204可提供第一積分相位誤差S3至相位鎖定模組202。
在本發明一範例實施例中，相位鎖定模組202具有相位偵測器210，用以比較輸入資料串流IN_DATA的相位及資料回復時脈CDR_CLK的相位，以輸出校正訊號S1。頻率鎖定模組204對校正訊號S1進行一次積分處理及兩次積分處理以輸出第一積分相位誤差S3及頻率控制訊號S6。相位鎖定模組202依據校正訊號S1及第一積分相位誤差S3，產生相位控制訊號S5。頻率鎖定模組204的振 盪電路260依據頻率控制訊號S6，產生至少一參考時脈CREF 。相位鎖定模組202的相位轉換器280依據相位控制訊號S5及參考時脈CREF ，輸出資料回復時脈CDR_CLK至相位偵測器210。
上述的振盪電路260可以是壓控振盪器(Voltage controlled Oscillator；VCO)、數位控制振盪器(Digital controlled Oscillator；DCO)、電阻-電容式振盪器(RC Oscillator)...等振盪器，但本發明並不以此為限。
相位偵測器210所輸出的校正訊號S1用以反映輸入資料串流IN_DATA與資料回復時脈CDR_CLK之間的相位差。舉例來說，當輸入資料串流IN_DATA的相位領先資料回復時脈CDR_CLK的相位時，校正訊號S1為正電壓；當輸入資料串流IN_DATA的相位落後資料回復時脈CDR_CLK的相位時，校正訊號S1為負電壓；當輸入資料串流IN_DATA的相位等於資料回復時脈CDR_CLK的相位時，校正訊號S1的電壓值為零伏特。
頻率鎖定模組204另具有第一積分模組230。第一積分模組230耦接相位偵測器210，用以對校正訊號S1進行增益及積分處理，以輸出第一積分相位誤差S3。
相位鎖定模組202另具有運算單元240及第二積分模組270。運算單元240耦接相位偵測器210及第一積分模組230，用以基於第一積分相位誤差S3及校正訊號S1進行運算以得到運算值S4。在本發明的一範例實施例中，運算單元240為一個加法器，用以計算校正訊號S1與第一 積分相位誤差S3的總和。換言之，S4=S1+S3。再者，在本發明的一範例實施例中，運算單元240為一個減法器，用以計算校正訊號S1與第一積分相位誤差S3之間的差異量。換言之，S4=S1-S3或S4=S3-S1。另外，在本發明的一範例實施例中，運算單元240為一個計算器，用以依據校正訊號S1及第一積分相位誤差S3，產生運算值S4。
第二積分模組270耦接運算單元240，用以對運算值S4進行積分處理，以輸出相位控制訊號S5。
在本發明的一範例實施例中，頻率鎖定模組204另具有第三積分模組250，耦接第一積分模組230，用以將第一積分相位誤差S3進行積分處理，以輸出頻率控制訊號S6。在本發明的一範例實施例中，第三積分模組250更可對第一積分相位誤差S3進行增益處理。
相位鎖定模組202的相位轉換器280耦接振盪電路260、第二積分模組270及相位偵測器210，用以依據相位控制訊號S5及參考時脈CREF ，輸出資料回復時脈CDR_CLK至相位偵測器210。
在本發明的一範例實施例中，時脈資料回復電路更包括增益器，耦接相位偵測器210及運算單元240之間。請參考圖3，圖3繪示本發明一範例實施例之時脈資料回復電路300的架構。時脈資料回復電路300具有相位鎖定模組302及頻率鎖定模組204。相位鎖定模組302與相位鎖定模組202的功用相同，亦用以對輸入資料串流IN_DATA進行相位鎖定，以使得資料串流IN_DATA與資料回復時 脈CDR_CLK有相同的相位。相位鎖定模組302與相位鎖定模組202之間的不同點在於相位鎖定模組302另包括增益器220，耦接相位偵測器210及運算單元240之間。增益器220用以將校正訊號S1乘以預設比例Kp，以輸出相位誤差S2至運算單元240。換言之，相位誤差S2等於校正訊號S1乘以預設比例Kp，而增益器220輸出預設比例Kp的校正訊號S1至運算單元240。預設比例Kp可為100%、150%、80%或是其他數值。在此一範例實施例中，運算單元240為一個加法器，用以計算相位誤差S2與第一積分相位誤差S3的總和。換言之，S4=S2+S3。再者，在本發明的一範例實施例中，運算單元240為一個減法器，用以計算相位誤差S2與第一積分相位誤差S3之間的差異量。換言之，S4=S2-S3或S4=S3-S2。另外，在本發明的一範例實施例中，運算單元240為一個計算器，用以依據相位誤差S2及第一積分相位誤差S3，產生運算值S4。
在本發明的一範例實施例中，第一積分相位誤差S3可作為頻率控制訊號，以使振盪電路260依據第一積分相位誤差S3，產生至少一參考時脈CREF 。請參考圖4，圖4繪示本發明一範例實施例之時脈資料回復電路400的架構。時脈資料回復電路400具有相位鎖定模組202及頻率鎖定模組404。頻率鎖定模組404的功用與頻率鎖定模組204相同，其亦基於輸入資料串流IN_DATA與資料回復時脈CDR_CLK之間的相位差，產生並輸出至少一參考時脈CREF 至相位鎖定模組202。頻率鎖定模組404與頻率鎖 定模組204之間的不同點在於頻率鎖定模組404不具有頻率鎖定模組204的第三積分模組250。時脈資料回復電路40中的第一積分相位誤差S3作為頻率控制訊號，以使振盪電路260依據第一積分相位誤差S3，產生至少一參考時脈CREF 。
在本發明的一範例實施例中，時脈資料回復電路具有相位鎖定模組302及頻率鎖定模組204。請參考圖5，圖5繪示本發明一範例實施例之時脈資料回復電路500的架構。時脈資料回復電路500具有相位鎖定模組302及頻率鎖定模組204。因此，在本範例實施例中，時脈資料回復電路500同時具有增益器220及第三積分模組250。
請參考圖6A，在本發明一範例實施例中，第一積分模組230具有一積分器234，用以對校正訊號S1進行積分處理，以輸出第一積分相位誤差S3。
在本發明一範例實施例中，第一積分模組230可包括增益器及積分器。請參考圖6B，圖6B為本發明一範例實施例中的第一積分模組230的示意圖。第一積分模組230包括增益器232及積分器234。增益器232耦接相位偵測器210，用以將校正訊號S1乘以第一增益K1，以輸出相位誤差SA 。積分器234耦接增益器232，用以對相位誤差SA 進行積分處理，以輸出第一積分相位誤差S3。
在本發明一範例實施例中，增益器232及積分器234的位置可互換。請參考圖6C，圖6C為本發明一範例實施例中的第一積分模組230的示意圖。積分器234耦接相位 偵測器210，用以對校正訊號S1進行積分處理，以輸出積分訊號SB 。增益器232耦接積分器234，用以將積分訊號SB 乘以第一增益K1，以輸出第一積分相位誤差S3。
請參考圖7A，在本發明一範例實施例中，第二積分模組270具有一積分器272，用以對運算值S4進行積分處理，以輸出相位控制訊號S5。
請參考圖7B，在本發明一範例實施例中，第二積分模組270具有增益器274及積分器272。增益器274耦接運算單元240，用以將運算值S4乘以第二增益K2，以輸出增益運算值SC 。積分器272耦接增益器274，用以對增益運算值SC 進行積分處理，以輸出相位控制訊號S5。
在本發明一範例實施例中，增益器274及積分器272的位置可互換。請參考圖7C，圖7C為本發明一範例實施例中的第二積分模組270的示意圖。積分器272耦接運算單元240，用以對運算值S4進行積分處理，以輸出積分訊號SD 。增益器274耦接積分器272，用以將積分訊號SD 乘以第二增益K2，以輸出相位控制訊號S5。
請參考圖8A，在本發明一範例實施例中，第三積分模組250具有一積分器254，用以對第一積分相位誤差S3進行積分處理，以輸出頻率控制訊號S6。
在本發明一範例實施例中，第三積分模組250可包括增益器及積分器。請參考圖8B，圖8B為本發明一範例實施例中的第三積分模組250的示意圖。第三積分模組250可包括增益器252及積分器254。增益器252耦接第一積 分模組230，用以將第一積分相位誤差S3乘以第三增益K3，以輸出第二積分相位誤差SE 。積分器254耦接增益器252用以對第二積分相位誤差SE 進行積分處理，以輸出頻率控制訊號S6。
在本發明一範例實施例中，增益器252及積分器254的位置可互換。請參考圖8C，圖8C為本發明一範例實施例中的第三積分模組250的示意圖。積分器254耦接第一積分模組230，用以對第一積分相位誤差S3進行積分處理，以輸出積分訊號SE 。增益器252耦接積分器254，用以將積分訊號SF 乘以第三增益K3，以輸出頻率控制訊號S6。
在本發明的一範例實施例中，振盪電路260產生單一個參考時脈CREF ，而相位轉換器280依據相位控制訊號S5調整參考時脈CREF 的頻率，以產生輸出資料回復時脈CDR_CLK。
此外，在本發明一範例實施例中，振盪電路260可產生多個參考時脈。請參考圖9和圖10。圖9繪示本發明一範例實施例之時脈資料回復電路的振盪電路及相位轉換器之示意圖。圖10為圖9中多個參考時脈的時序圖。振盪電路260依據頻率控制訊號S6產生多個參考時脈CREF (0)~CREF (N)。參考時脈CREF (0)~CREF (N)具有相同頻率，但彼此的相位並不相同。如圖10所示，參考時脈CREF (0)與CREF (1)之間的相位差為θ1 ，參考時脈CREF (0)與CREF (2)之間的相位差為θ2 ，參考時脈CREF (0)與CREF (N)之間的相位 差為θN 。
在本發明一範例實施例中，相位轉換器280為一相位選擇器(phase selector)，用以依據相位控制訊號S5，自參考時脈CREF (0)~CREF (N)中選出一參考時脈作為資料回復時脈CDR_CLK。
在本發明一範例實施例中，相位轉換器280為一相位內插器(phase interpolator)，用以依據相位控制訊號S5，對參考時脈CREF (0)~CREF (N)進行相位內插處理，以輸出資料回復時脈CDR_CLK。當相位轉換器280對參考時脈CREF (0)~CREF (N)進行相位內插處理時，其可先選出參考時脈CREF (0)~CREF (N)中任兩個參考時脈，再依據所選出的兩個參考時脈，產生資料回復時脈CDR_CLK，而所產生的資料回復時脈CDR_CLK其相位會介於所選出的兩個參考時脈的相位之間。
請參考圖11，在本發明一範例實施例中，時脈資料回復電路還具有除頻器290，用以對參考時脈CREF 進行除頻，而產生頻率小於參考時脈CREF 之頻率的系統時脈SYS_CLK，而系統時脈SYS_CLK可用於時脈資料回復電路200所在電子裝置中的其他電子元件，以使該些電子元件依據系統時脈SYS_CLK進行操作。必須瞭解的，在上述振盪電路260產生多個參考時脈的實施例中，除頻器290可擇一地對參考時脈CREF (0)~CREF (N)進行除頻，以產生系統時脈SYS_CLK。
請參考圖12，圖12繪示本發明一範例實施例之時脈 資料回復電路1200的架構。時脈資料回復電路1200具有相位鎖定模組302及頻率鎖定模組204。在此一範例實施例中，頻率鎖定模組204的第一積分模組230是以圖6B的方式實施，而頻率鎖定模組204的第三積分模組250是以圖8B的方式實施。在本範例實施例中，可藉由調整預設比例Kp來限定相位鎖定模組302的頻寬。一般而言，相位鎖定模組302的頻寬介於1.5MHz和5.0MHz之間。舉例來說，倘若時脈資料回復電路1200符合USB 3.0的規格，則可藉由調整預設比例Kp來限定相位鎖定模組302的頻寬為5MHz。如此一來，藉由相位鎖定模組302即可濾除輸入資料串流IN_DATA中的高頻雜訊，並利於追蹤資料回復時脈CDR_CLK的中低頻(middle-to-low frequency)部分的相位變化。此外，在本發明一範例實施例中，增益器220為可程式化增益器，可藉由傳送控制訊號至增益器220的方式調整預設比例Kp。
此外，第一增益值K1及第三增益值K3亦可被調整。其中，第三增益值K3的大小可用以決定參考時脈CREF 的頻率被調整時的速率。詳言之，在本發明之範例實施例中，當第三增益值K3越大時，參考時脈CREF 的頻率變化會越快。反之，當第三增益值K3越小時，參考時脈CREF 的頻率變化會越慢。此外，頻率鎖定模組204的頻寬可設定為比相位鎖定模組202還小的頻寬，以濾除輸入資料串流IN_DATA中高頻的顫動雜訊(jitter noise)，並避免干擾相位鎖定模組202所進行的相位鎖定動作。在本發明一範例 實施例中，頻率鎖定模組204的頻寬設定在1KHz至100KMz之間，而相位鎖定模組202的頻寬設定在1.5MHz至5.0MHz之間。
相位偵測器210除了比較輸入資料串流IN_DATA的相位及資料回復時脈CDR_CLK的相位之外，還可依據資料回復時脈CDR_CLK取樣輸入資料串流IN_DATA，以產生資料回復串流CDR_DATA。其中，資料回復串流CDR_DATA包含有所要接收的資料。在本發明一範例實施例中，時脈資料回復電路200的後端電路可藉由資料回復時脈CDR_CLK讀取資料回復串流CDR_DATA的資料。
綜上所述，本發明之時脈資料回復電路，其可藉由所接收到的輸入資料串流，產生所需的參考時脈，而可不需使用到外部的晶體振盪器。故此，可節省時脈資料回復電路的製造成本。此外，因不需留置額外的佈局空間給外部的晶體振盪器，故可縮小時脈資料回復電路的尺寸。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500、1200‧‧‧時脈資料回復電路
110‧‧‧粗調模組
111‧‧‧晶體振盪器
112‧‧‧相位頻率偵測器
113‧‧‧第一低通濾波器
114‧‧‧第一壓控振盪器
115、290‧‧‧除頻器
120‧‧‧細調模組
121、210‧‧‧相位偵測器
122‧‧‧第二低通濾波器
123‧‧‧第二壓控振盪器
220、232、252、274‧‧‧增益器
234、254、272‧‧‧積分器
280‧‧‧相位轉換器
202、302‧‧‧相位鎖定模組
204、404‧‧‧頻率鎖定模組
230‧‧‧第一積分模組
240‧‧‧運算單元
250‧‧‧第三積分模組
260‧‧‧振盪器
270‧‧‧第二積分模組
C‧‧‧電容
C1‧‧‧控制訊號
C2、C6、C7‧‧‧控制電壓
C3‧‧‧振盪訊號
C4‧‧‧除頻訊號
C5‧‧‧控制訊號
CDR_CLK‧‧‧資料回復時脈
CDR_DATA‧‧‧資料回復串流
IN_DATA‧‧‧輸入資料串流
Kp‧‧‧預設比例
K1‧‧‧第一增益
K2‧‧‧第二增益
K3‧‧‧第三增益
R‧‧‧電阻
SREF 、CREF 、CREF (0)~CREF (N)‧‧‧參考時脈
SYS_CLK‧‧‧系統時脈
S1‧‧‧校正訊號
S2、SA ‧‧‧相位誤差
S3‧‧‧第一積分相位誤差
S4‧‧‧運算值
S5‧‧‧相位控制訊號
S6‧‧‧頻率控制訊號
SB 、SF ‧‧‧積分訊號
SC 、SD ‧‧‧增益運算值
SE ‧‧‧第二積分相位誤差
θ1 、θ2 、θN ‧‧‧相位差
圖1繪示習知時脈資料回復電路的架構。
圖2至圖5分別繪示本發明一範例實施例之時脈資料回復電路的架構。
圖6A至圖6C分別為本發明一範例實施例中的第一積分模組的示意圖。
圖7A至圖7C分別為本發明一範例實施例中的第二積分模組的示意圖。
圖8A至圖8C分別為本發明一範例實施例中的第三積分模組的示意圖。
圖9繪示本發明一範例實施例之時脈資料回復電路的振盪電路及相位轉換器之示意圖。
圖10為圖9中多個參考時脈的時序圖。
圖11為本發明一範例實施例中的時脈資料回復電路之除頻器的示意圖。
圖12繪示本發明一範例實施例之時脈資料回復電路的架構。
200‧‧‧時脈資料回復電路
202‧‧‧相位鎖定模組
204‧‧‧頻率鎖定模組
210‧‧‧相位偵測器
230‧‧‧第一積分模組
240‧‧‧運算單元
250‧‧‧第三積分模組
260‧‧‧振盪器
270‧‧‧第二積分模組
280‧‧‧相位轉換器
CDR_CLK‧‧‧資料回復時脈
CDR_DATA‧‧‧資料回復串流
IN_DATA‧‧‧輸入資料串流
CREF ‧‧‧參考時脈
S1‧‧‧校正訊號
S3‧‧‧第一積分相位誤差
S4‧‧‧運算值
S5‧‧‧相位控制訊號
S6‧‧‧頻率控制訊號

Claims (18)

  1. 一種時脈資料回復電路，包括：一相位偵測器，用以比較一輸入資料串流的相位及一資料回復時脈的相位，以輸出一校正訊號；一第一積分模組，耦接該相位偵測器，用以將該校正訊號進行積分處理，以輸出一第一積分相位誤差；一運算單元，耦接該第一積分模組，用以基於該第一積分相位誤差及該校正訊號進行運算以得到一運算值；一第二積分模組，耦接該運算單元，用以對該運算值進行積分處理，以輸出一相位控制訊號；一第三積分模組，耦接該第一積分模組，用以將該第一積分相位誤差進行積分處理，以輸出一頻率控制訊號；一振盪電路，耦接該第三積分模組，用以依據該頻率控制訊號，產生至少一參考時脈；以及一相位轉換器，耦接該振盪電路、該第二積分模組及該相位偵測器，用以依據該相位控制訊號及該參考時脈，輸出該資料回復時脈至該相位偵測器。
  2. 如申請專利範圍第1項所述之時脈資料回復電路，更包括一增益器，耦接該相位偵測器及該運算單元之間，用以將該校正訊號乘以一預設比例，以輸出該預設比例的該校正訊號至該運算單元。
  3. 如申請專利範圍第1項所述之時脈資料回復電路，其中該第一積分模組、該第二積分模組及該第三積分模組中的至少一積分模組包括一增益器及一積分器，分別用以對該至少一積分模組的輸入進行增益及積分處理。
  4. 如申請專利範圍第1項所述之時脈資料回復電路，其中該第一積分模組、該第二積分模組及該第三積分模組中的至少一積分模組包括一積分器，用以對該至少一積分模組的輸入進行積分處理。
  5. 如申請專利範圍第1項所述之時脈資料回復電路，更包括一除頻器，耦接該振盪電路，用以對該參考時脈進行除頻，以產生一系統時脈。
  6. 如申請專利範圍第1項所述之時脈資料回復電路，其中該相位偵測器依據該資料回復時脈，取樣該輸入資料串流，以輸出一資料回復串流。
  7. 如申請專利範圍第1項所述之時脈資料回復電路，其中該輸入資料串流為序列(serial)資料串流。
  8. 如申請專利範圍第1項所述之時脈資料回復電路，其中該振盪電路依據該頻率控制訊號產生具有相同頻率及不同相位的多個參考時脈，而該相位轉換器為一相位選擇器(phase selector)，用以依據該相位控制訊號，自該些參考時脈中選出該資料回復時脈。
  9. 如申請專利範圍第1項所述之時脈資料回復電路，其中該振盪電路依據該頻率控制訊號產生具有相同頻率及不同相位的多個參考時脈，而該相位轉換器為一相位內插器(phase interpolator)，用以依據該相位控制訊號，對該些參考時脈進行相位內插處理，以輸出該資料回復時脈。
  10. 一種時脈資料回復電路，包括：一相位偵測器，用以比較一輸入資料串流的相位及一資料回復時脈的相位，以輸出一校正訊號；一第一積分模組，耦接該相位偵測器，用以將該校正訊號進行積分處理，以輸出一第一積分相位誤差；一運算單元，耦接該第一積分模組，用以基於該第一積分相位誤差及該校正訊號進行運算以得到一運算值；一第二積分模組，耦接該運算單元，用以對該運算值進行積分處理，以輸出一相位控制訊號；一振盪電路，耦接該第二積分模組，用以依據該第一積分相位誤差，產生至少一參考時脈；以及一相位轉換器，耦接該振盪電路、該第二積分模組及該相位偵測器，用以依據該相位控制訊號及該參考時脈，輸出該資料回復時脈至該相位偵測器。
  11. 如申請專利範圍第10項所述之時脈資料回復電路，更包括一增益器，耦接該相位偵測器及該運算單元之間，用以將該校正訊號乘以一預設比例，以輸出該預設比例的該校正訊號至該運算單元。
  12. 如申請專利範圍第10項所述之時脈資料回復電路，其中該第一積分模組及該第二積分模組中的至少一積分模組包括一增益器及一積分器，分別用以對該至少一積分模組的輸入進行增益及積分處理。
  13. 如申請專利範圍第10項所述之時脈資料回復電路，其中該第一積分模組及該第二積分模組中的至少一積分模組包括一積分器，用以對該至少一積分模組的輸入進行積分處理。
  14. 如申請專利範圍第10項所述之時脈資料回復電路，更包括一除頻器，耦接該振盪電路，用以對該參考時脈進行除頻，以產生一系統時脈。
  15. 如申請專利範圍第10項所述之時脈資料回復電路，其中該相位偵測器依據該資料回復時脈，取樣該輸入資料串流，以輸出一資料回復串流。
  16. 如申請專利範圍第10項所述之時脈資料回復電路，其中該輸入資料串流為序列(serial)資料串流。
  17. 如申請專利範圍第10項所述之時脈資料回復電路，其中該振盪電路依據該第一積分相位誤差產生具有相同頻率及不同相位的多個參考時脈，而該相位轉換器為一相位選擇器(phase selector)，用以依據該相位控制訊號，自該些參考時脈中選出該資料回復時脈。
  18. 如申請專利範圍第10項所述之時脈資料回復電路，其中該振盪電路依據該第一積分相位誤差產生具有相同頻率及不同相位的多個參考時脈，而該相位轉換器為一相位內插器(phase interpolator)，用以依據該相位控制訊號，對該些參考時脈進行相位內插處理，以輸出該資料回復時脈。
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