TWI747398B - 晶片封裝體及其製造方法 - Google Patents

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Abstract

一種晶片封裝體，包含第一晶片、第二晶片、封裝材料以及重佈線層。第一晶片具有第一導電墊。第二晶片設置在第一晶片上，且具有第二導電墊。封裝材料覆蓋第一晶片與第二晶片，且具有上部、下部與鄰接上部與下部的傾斜部。上部位於第二晶片上，下部位於第一晶片上。重佈線層沿上部、傾斜部與下部設置，且電性連接第一導電墊與第二導電墊。

Description

晶片封裝體及其製造方法
本發明是關於一種晶片封裝體及一種晶片封裝體的製造方法。
傳統的晶片封裝體將多個晶片相鄰放置，透過打線接合方式電性連接至印刷電路板(PCB)的同一側，而印刷電路板的另一側再透過導電結構(如錫球)與外部元件連接。然而，當多個晶片要整合至同一個封裝體中時，則會使晶片封裝體的面積大幅增加，不利微小化設計。此外，打線接合的封裝方式可靠度較低，同時也需占據封裝體的體積，如打線頂部的高度。
本發明之一技術態樣為一種晶片封裝體。
根據本發明一實施方式，一種晶片封裝體包含第一晶片、第二晶片、封裝材料以及重佈線層。第一晶片具有第一導電墊。第二晶片設置在第一晶片上，且具有第二導電墊。封裝材料覆蓋第一晶片與第二晶片，且具有上部、下部與鄰接上部與下部的傾斜部。上部位於第二晶片上，下部位於第一晶片上。重佈線層沿上部、傾斜部與下部設置，且電性連接第一導電墊與第二導電墊。
在本發明一實施方式中，封裝材料的下部與上部分別具有第一通孔與第二通孔，且第一導電墊與第二導電墊分別位在第一通孔與第二通孔中。
在本發明一實施方式中，封裝材料的下部的上表面低於上部的上表面。
在本發明一實施方式中，封裝材料的傾斜部與下部之間夾鈍角。
在本發明一實施方式中，晶片封裝體還包含貼合膠，設置於第一晶片第二晶片之間。
在本發明一實施方式中，晶片封裝體還包含鈍化層，覆蓋重佈線層及封裝材料。
在本發明一實施方式中，鈍化層與封裝材料由不同材料製造。
在本發明一實施方式中，鈍化層包含開口，晶片封裝體還包含導電結構，導電結構位於開口中的重佈線層上。
本發明之另一技術態樣為一種晶片封裝體的製造方法。
根據本發明一實施方式，一種晶片封裝體的製造方法包含接合第一晶片與第二晶片，其中第一晶片與第二晶片分別具有第一導電墊與第二導電墊；形成封裝材料以覆蓋第一晶片與第二晶片；移除圍繞第二晶片的封裝材料的一部分，使得封裝材料具有上部、下部與鄰接上部與下部的傾斜部，其中上部位於第二晶片上，下部位於第一晶片上；於封裝材料的下部與上部分別形成第一通孔與第二通孔，使第一導電墊與第二導電墊分別從第一通孔與第二通孔裸露；以及形成沿封裝材料的上部、傾斜部與下部設置的重佈線層，其中重佈線層延伸至第一通孔中的第一導電墊與第二通孔中的第二導電墊。
在本發明一實施方式中，移除圍繞第二晶片的封裝材料的部分是以刀具切除的方法執行。
在本發明一實施方式中，於封裝材料的下部與上部分別形成第一通孔與第二通孔是以雷射鑽孔的方法執行。
在本發明一實施方式中，晶片封裝體的製造方法還包含形成鈍化層以覆蓋重佈線層及封裝材料。
在本發明一實施方式中，晶片封裝體的製造方法還包含形成開口於鈍化層中以暴露重佈線層。
在本發明一實施方式中，形成導電結構於開口中的重佈線層上，以電性連接重佈線層。
在本發明上述實施方式中，由於晶片封裝體的第一晶片與第二晶片是在垂直方向上堆疊，因此不僅可縮減晶片封裝體的面積，還可讓晶片封裝體具有多樣化的功能。此外，由於封裝材料具有傾斜部及分別位在第一晶片與第二晶片上的下部與上部，因此可有效降低封裝材料之通孔的深寬比(Aspect ratio)，使其上的重佈線層不易斷線，提升可靠度。
以下配合圖式說明本發明之複數個實施方式，為簡化圖式，一些習知慣用的結構與元件將以簡單示意的方式繪示之。
第1圖繪示根據本發明一實施方式之晶片封裝體100的剖面圖。晶片封裝體100具有第一晶片110、第二晶片120、封裝材料140以及重佈線層170。第一晶片110具有第一導電墊112，第二晶片120具有第二導電墊122。封裝材料140覆蓋第一晶片110與第二晶片120。封裝材料140具有上部142、下部144與鄰接上部142與下部144的傾斜部146。上部142位於第二晶片120上，下部144位於第一晶片110上。在本實施方式中，封裝材料140可以為模壓樹脂(Molding compound)。重佈線層170沿上部142、傾斜部146與下部144設置，且電性連接第一導電墊112與第二導電墊122。
此外，晶片封裝體100還具有設置於第一晶片110與第二晶片120之間的貼合膠130，用以接合第一晶片110與第二晶片120。本揭露之晶片封裝體100可以為系統級封裝結構(System in Package，SIP)。第一晶片110與第二晶片120可具有不同的功能，使得晶片封裝體100可具有多樣化的功能。舉例來說，第一晶片110可以為主動元件，例如可為特殊應用積體電路(Application Specific Integrated Circuit，ASIC)。第二晶片120可以為被動元件，例如可為微機電系統(Micro-Electro-Mechanical Systems，MEMS)。在一些實施方式中，第一晶片110為計算單元，第二晶片120為加速器。在本實施方式中，由於晶片封裝體100的第一晶片110與第二晶片120是在垂直方向上堆疊，因此可縮減晶片封裝體100的面積。
如第1圖所示，第二晶片120的寬度小於第一晶片110的寬度。第一導電墊112與第二晶片120不重疊，第一導電墊112也與貼合膠130不重疊。換句話說，一部分的第一晶片110未被第二晶片120以及貼合膠130覆蓋。第一晶片110較第二晶片120靠近晶片封裝體100的外側。封裝材料140的下部144位於第一晶片110未被第二晶片120覆蓋的部分上，也就是封裝材料的下部144覆蓋在第一晶片110的第一導電墊112上。
封裝材料140的下部144具有上表面144T，封裝材料140的上部142具有上表面142T，且下部144的上表面144T低於上部142的上表面142T。封裝材料140的傾斜部146與下部144之間夾鈍角θ。鈍角θ也有利於重佈線層170形成於封裝材料140上，可避免重佈線層170斷線。換句話說，傾斜部146具有連接上部142的上表面142T以及下部144的上表面144T的上表面146T。如第1圖中所示，上部142的上表面142T、傾斜部146的上表面146T以及下部144的上表面144T共同構成階梯狀的表面。
封裝材料140的下部144與上部142還分別具有第一通孔150與第二通孔160。第一導電墊112與第二導電墊122分別位在第一通孔150與第二通孔160中。由於封裝材料140的下部144的上表面144T低於上部142的上表面142T，因此第一通孔150的深寬比可有效降低。第一通孔150的深度大致與下部144的厚度相同。換句話說，第一通孔150的深度由封裝材料140之下部144的厚度決定，不會受限於第二晶片120的厚度，因此第二晶片120的選用較具彈性。除此之外，由於第二晶片120是堆疊在第一晶片110上，第二通孔160的深度由封裝材料140之上部142的厚度決定，因此第二通孔160的深寬比也可降低。
重佈線層170與封裝材料140的上部142、傾斜部146以及下部144共形，並延伸至第一通孔150與第二通孔160中。在本實施方式中，由於第一通孔150與第二通孔160的深寬比較低，且重佈線層170沿封裝材料140的階梯狀的表面(即由上部142、傾斜部146以及下部144共同形成的表面)設置，因此不易斷線，可有效提升可靠度，此外，還可讓第一通孔150與第二通孔160的清洗更加容易。如此一來，第一導電墊112與第二導電墊122的間隔(Pitch)也可縮減，提升晶片封裝體100的競爭力。
晶片封裝體100還具有鈍化層180以及導電結構190。鈍化層180覆蓋重佈線層170及封裝材料140，且鈍化層180與封裝材料140可由不同材料製造。鈍化層180還具有開口182。導電結構190位於開口182中的重佈線層170上。在一些實施方式中，導電結構190可為球柵陣列封裝(Ball Grid Array，BGA)、導電凸塊或導電柱。
在本實施方式中，由於晶片封裝體100透過重佈線層170使第一晶片110及第二晶片120與導電結構190電性連接，因此比傳統打線接合的封裝方式更為穩定，且能有效縮小晶片封裝體100的體積。此外，訊號經由重佈線層170傳輸至導電結構190的距離縮短，可使得晶片封裝體100的效能提升。
應瞭解到，已敘述過的元件連接關係、材料與功效將不再重複贅述，合先敘明。在以下敘述中，將說明晶片封裝體100的製造方法。
第2圖至第6圖繪示第1圖之晶片封裝體100的製造方法中各階段的剖面圖。參閱第2圖，首先藉由貼合膠130接合第一晶片110與第二晶片120。第一晶片110的第一導電墊112未被第二晶片120以及貼合膠130覆蓋而露出。
參閱第3圖，形成封裝材料140以覆蓋第一晶片110與第二晶片120。具體來說，封裝材料140圍繞第二晶片120且接觸第二晶片120的側壁，且封裝材料140覆蓋在第一導電墊112與第二導電墊122上。
參閱第4圖，移除圍繞第二晶片120的封裝材料140的一部分，使得封裝材料140具有上部142、下部144與鄰接上部142與下部144的傾斜部146。此外，也使得下部144的上表面144T低於上部142的上表面142T。移除圍繞第二晶片120的封裝材料140的部分是以刀具切除的方法執行。舉例來說，刀具可具有特定的寬度，且刀具的相對兩側面具有與傾斜部146之上表面146T相近的斜面。如此一來，可藉由刀具快速地形成平滑的傾斜部146的上表面146T以及下部144的上表面144T，並形成傾斜部146與下部144之間的鈍角θ。在一些實施方式中，刀具的寬度在約1um至約3mm之範圍中。
參閱第5圖，於封裝材料140的下部144與上部142分別形成第一通孔150與第二通孔160，使第一導電墊112與第二導電墊122分別從第一通孔150與第二通孔160裸露。第一通孔150與第二通孔160是以雷射鑽孔的方法執行。如此一來，可精準地使第一通孔150以及第二通孔160分別露出第一導電墊112以及第二導電墊122。
參閱第6圖，沿封裝材料140的上部142、傾斜部146與下部144形成重佈線層170，其中重佈線層170延伸至第一通孔150中的第一導電墊112與第二通孔160中的第二導電墊122。在本實施方式中，由於傾斜部146的上表面146T為平滑的傾斜表面，有利於重佈線層170貼附於傾斜部146上，因此可避免重佈線層170斷線。此外，由於第一通孔150與第二通孔160的深寬比較低，也可避免延伸至第一通孔150與第二通孔160中的重佈線層170產生間隙而斷線。
回到第1圖，形成重佈線層170後，可形成鈍化層180以覆蓋重佈線層170及封裝材料140。接著，形成開口182於鈍化層180中，以暴露重佈線層170。之後，可形成導電結構190於開口182中的重佈線層170上，以電性連接重佈線層170。
在以下敘述中，將說明其他形式的第二晶片與晶片封裝體。
第7圖繪示根據本發明一實施方式之第二晶片120a的剖面圖。第二晶片120a具有本體部124、蓋體部126以及偵測器128。本體部124具有第二導電墊122。第二晶片120a還具有貼合膠132，設置以將蓋體部126以及偵測器128接合至本體部124上。在一些實施方式中，本體部124可為微機電系統(MEMS)。偵測器128例如可為懸臂閥。在一些實施方式中，第二晶片120a的第二導電墊122也可設置在蓋體部126上。
第8圖繪示根據本發明另一實施方式之晶片封裝體200的剖面圖。晶片封裝體200具有第一晶片210、第二晶片220、封裝材料240A、重佈線層270A以及鈍化層280A。第一晶片210與第二晶片220分別具有第一導電墊212與第二導電墊222。上述結構與前述晶片封裝體100的結構與製造方法相似，於此不再贅述。
與第1圖晶片封裝體100不同的地方在於，晶片封裝體200還具有第三晶片230、封裝材料240B、重佈線層270B以及鈍化層280B。第三晶片230位在重佈線層270A以及鈍化層280A上，並具有第三導電墊232。封裝材料240B覆蓋第三晶片230、重佈線層270A以及鈍化層280A上。封裝材料240B具有第三通孔250B以及第四通孔260B，且第三導電墊232位在第四通孔260B中。重佈線層270B電性連接第三導電墊232與第二導電墊222。具體來說，第二通孔260A電性連接第三通孔250B，而重佈線層270B透過第二通孔260A與第三通孔250B電性連接至第二導電墊222。第三通孔250B以及第四通孔260B具有與第一通孔250A以及第二通孔260A相似的結構。封裝材料240B、重佈線層270B以及鈍化層280B也分別具有與封裝材料240A、重佈線層270A以及鈍化層280A相似的結構。換句話說，第三晶片230堆疊至第二晶片220上的方式與第二晶片220堆疊至第一晶片210上的方式相同。晶片封裝體200還具有開口282以及導電結構290。開口282位在鈍化層280B與重佈線層270B重疊的部分上。導電結構290位於開口282中的重佈線層270B上。
在本實施方式中，第一晶片210、第二晶片220以及第三晶片230可具有不同功能。晶片封裝體200藉由將第一晶片210、第二晶片220以及第三晶片230在垂直方向上堆疊，可縮減晶片封裝體200的面積，並結合多種不同功能至晶片封裝體200。此外，封裝材料240A與封裝材料240B皆具有與第1圖封裝材料140相似的階梯狀表面，可有效避免重佈線層270A與重佈線層270B斷線。
100,200:晶片封裝體 110:第一晶片 112:第一導電墊 120,120a:第二晶片 122:第二導電墊 124:本體部 126:蓋體部 128:偵測器 130,132:貼合膠 140:封裝材料 142:上部 144:下部 146:傾斜部 142T,144T,146T:上表面 150:第一通孔 160:第二通孔 170:重佈線層 180:鈍化層 182:開口 190:導電結構 θ:鈍角 210:第一晶片 212:第一導電墊 220:第二晶片 222:第二導電墊 230:第三晶片 232:第三導電墊 240A、240B:封裝材料 250A:第一通孔 260A:第二通孔 250B:第三通孔 260B:第四通孔 270A,270B:重佈線層 280A,280B:鈍化層 282:開口 290:導電結構
第1圖繪示根據本發明一實施方式之晶片封裝體的剖面圖。 第2圖至第6圖繪示第1圖之晶片封裝體的製造方法中各階段的剖面圖。 第7圖繪示根據本發明一實施方式之第二晶片的剖面圖。 第8圖繪示根據本發明另一實施方式之晶片封裝體的剖面圖。
100:晶片封裝體
110:第一晶片
112:第一導電墊
120:第二晶片
122:第二導電墊
130:貼合膠
140:封裝材料
142:上部
144:下部
146:傾斜部
142T,144T,146T:上表面
150:第一通孔
160:第二通孔
170:重佈線層
180:鈍化層
182:開口
190:導電結構
θ:鈍角

Claims (15)

  1. 一種晶片封裝體，包括：一第一晶片，具有一第一導電墊；一第二晶片，設置在該第一晶片上，且具有一第二導電墊；一第一封裝材料，覆蓋該第一晶片與該第二晶片，且具有一上部、一下部與鄰接該上部與該下部的一傾斜部，其中該上部位於該第二晶片上，該下部位於該第一晶片上，該第一封裝材料具有一第一通孔與一第二通孔，且該第一導電墊與該第二導電墊分別位在該第一通孔與該第二通孔中；一第一重佈線層，沿該上部、該傾斜部與該下部設置，且電性連接該第一導電墊與該第二導電墊；一第三晶片，設置在該第二晶片上，且該第三晶片具有一第三導電墊；一第二封裝材料，覆蓋該第三晶片，該第二封裝材料具有一第三通孔與一第四通孔，該第三導電墊位在該第四通孔中，且該第一重佈線層位在該第三通孔中；以及一第二重佈線層，設置於該第三晶片與該第二封裝材料上，且該第二重佈線層電性連接該第三導電墊與該第二導電墊。
  2. 如請求項1所述之晶片封裝體，其中該封裝材料的該下部與該上部分別具有該第一通孔與該第二通 孔。
  3. 如請求項1所述之晶片封裝體，其中該第一封裝材料的該傾斜部與該下部之間夾鈍角。
  4. 如請求項1所述之晶片封裝體，其中該第一封裝材料的該下部的上表面低於該上部的上表面。
  5. 如請求項1所述之晶片封裝體，還包含一貼合膠，設置於該第一晶片與該第二晶片之間。
  6. 如請求項1所述之晶片封裝體，還包含一鈍化層，覆蓋該第二重佈線層及該第二封裝材料。
  7. 如請求項6所述之晶片封裝體，其中該鈍化層與該第一封裝材料由不同材料製造。
  8. 如請求項6所述之晶片封裝體，其中該鈍化層包含一開口，該晶片封裝體還包含一導電結構，該導電結構位於該開口中的該第二重佈線層上。
  9. 一種晶片封裝體的製造方法，包含：接合一第一晶片與一第二晶片，其中該第一晶片與該第二晶片分別具有一第一導電墊與一第二導電墊； 形成一第一封裝材料以覆蓋該第一晶片與該第二晶片；移除圍繞該第二晶片的該第一封裝材料的一部分，使得該第一封裝材料具有一上部、一下部與鄰接該上部與該下部的一傾斜部，其中該上部位於該第二晶片上，該下部位於該第一晶片上；於該第一封裝材料的該下部與該上部分別形成一第一通孔與一第二通孔，使該第一導電墊與該第二導電墊分別從該第一通孔與該第二通孔裸露；形成沿該第一封裝材料的該上部、該傾斜部與該下部設置的一第一重佈線層，其中該第一重佈線層延伸至該第一通孔中的該第一導電墊與該第二通孔中的該第二導電墊；接合一第三晶片與該第二晶片，且該第三晶片具有一第三導電墊；形成一第二封裝材料以覆蓋該第三晶片；於該第二封裝材料形成一第三通孔與一第四通孔，使該第三導電墊從該第四通孔裸露，且使該第一重佈線層從該第三通孔裸露；以及形成沿該第二封裝材料設置的一第二重佈線層，其中該第二重佈線層延伸至該第四通孔中的該第三導電墊與該第三通孔中的第一重佈線層。
  10. 如請求項9所述之製造方法，其中移除圍繞該第二晶片的該第一封裝材料的該部分是以刀具切除的方法執行。
  11. 如請求項9所述之製造方法，其中於該第一封裝材料的該下部與該上部分別形成該第一通孔與該第二通孔是以雷射鑽孔的方法執行。
  12. 如請求項9所述之製造方法，還包含：形成一鈍化層以覆蓋該第二重佈線層及該第二封裝材料。
  13. 如請求項12所述之製造方法，還包含：形成一開口於該鈍化層中以暴露該第二重佈線層。
  14. 如請求項13所述之製造方法，還包含：形成一導電結構於該開口中的該第二重佈線層上，以電性連接重佈線層。
  15. 如請求項1所述之晶片封裝體，其中該第二晶片與該第三晶片由該第一封裝材料分隔，該第一重佈線層延伸至該第一封裝材料與該第三晶片之間以及該第二晶片與該第三晶片之間。
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