TW201517216A - 具有多個封裝元件堆疊的模組 - Google Patents
具有多個封裝元件堆疊的模組 Download PDFInfo
- Publication number
- TW201517216A TW201517216A TW102138353A TW102138353A TW201517216A TW 201517216 A TW201517216 A TW 201517216A TW 102138353 A TW102138353 A TW 102138353A TW 102138353 A TW102138353 A TW 102138353A TW 201517216 A TW201517216 A TW 201517216A
- Authority
- TW
- Taiwan
- Prior art keywords
- die
- contacts
- carrier
- metal
- package component
- Prior art date
Links
- 239000002184 metal Substances 0.000 claims abstract description 165
- 229910052751 metal Inorganic materials 0.000 claims abstract description 165
- 239000000758 substrate Substances 0.000 claims description 87
- 239000000463 material Substances 0.000 claims description 36
- 239000013078 crystal Substances 0.000 claims description 20
- 239000000969 carrier Substances 0.000 claims description 6
- 239000003292 glue Substances 0.000 claims description 4
- 150000002739 metals Chemical class 0.000 claims 3
- 238000000034 method Methods 0.000 description 15
- 235000012431 wafers Nutrition 0.000 description 14
- 238000004806 packaging method and process Methods 0.000 description 13
- 239000007769 metal material Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010147 laser engraving Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/145—Organic substrates, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
- H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
- H01L2924/15156—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Led Device Packages (AREA)
- Wire Bonding (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
一種具有多個封裝元件堆疊的模組,是將至少一封裝元件配置於一具有凹槽的載具中,而每個封裝元件又具有一基板及至少一晶粒配置於基板上;其中,至少一封裝元件以堆疊方式配置在載具中,並經由配置於載具凹槽中的金屬接點及金屬線互相電性連接,使得多個封裝元件依序堆疊於載具中,並可藉由配置於載具上的金屬接點與其他外部的基座連接,以形成一種具有多個封裝元件堆疊的模組。
Description
本發明係有關於一種晶片堆疊的封裝模組,特別是有關於一種使用立體載具將進多個封裝元件以堆疊方式封裝,以形成一堆疊的封裝模組。
現代人的生活已離不開大量的電子產品,因此對於半導體產業的需求也越來越多,半導體產業也就不斷的發展以滿足市場對於各種不同產品的需求,其中最普遍的需求便是希望能用更小的空間製造出相同甚至功能更好的產品。
其中,堆疊式晶片封裝(Stacked Die Package)是一種能減少產品空間的封裝方式,這是一種把多個不同功能的晶片配置在同一封裝模組內的技術,除了可以達到功能整合的目的外,更可有效節省電路板的面積,且能減少晶片所佔據的空間,進一步能夠降低整體製造成本。另外,堆疊式晶片封裝可將被封裝的多顆晶片之間的電路距離變短,以便提供較佳的電性效能,並能有效減少訊號在電路傳導中被干擾的問題。
目前,採用堆疊式晶片封裝較多的是記憶體的封裝,例如快閃記憶體與靜態隨機存取記憶體之間的堆疊;還有部分的通訊晶片也是採用堆疊式晶片級封裝,例如將基頻、快閃記憶體與靜態隨機存取記憶體等不同的晶片配置到同一個封裝模組之內。
但是,目前在使用的堆疊式晶片封裝有一些缺點,例如晶片在彼此互相堆疊的製程中,由於晶片上的焊墊(pad)較多,使得晶片與基板(substrate)上的電性接點對準不易,容易產生良率下降的問題;此外,為增加晶片間的連接效果,最普遍的手段便是在各個晶片之間增加封膠製程,但過多的的封膠,除了會增加整個封裝成品的厚度,也會產生溢膠的情形,不但會增加封裝的成本,也降低了封裝成品的可靠度;另外,要在彼此堆疊的晶片上,各自打上金屬導線也是很麻煩的製程。此外,晶片封裝完成以後的成品,需要再安裝到其他電子產品上(例如,電路板),需要經過對準校正使接點和墊片對齊,這也會使封裝的成本增加。對於上述缺點,本發明認為有改善的必要。
為了解決上述所提到的問題,本發明之一主要目的在於提供一種具有多個封裝元件堆疊的模組,透過立體的載具設計,使封裝堆疊元件的流程得以簡化,並且也能提高封裝成品的可靠度。
依據上述目的,本發明提出一種具有多個封裝元件堆疊的模組,包括:一載具,具有一第一面及與第一面相對的一第二面,第一面形成有一凹槽及一環繞凹槽的邊緣部,使得凹槽中形成有一晶粒配置區,且於凹槽底部上配置複數個第一金屬接點,第一金屬接點分布在凹槽的兩側邊,以及一對第一平台部,分別相鄰配置於晶粒配置區的兩側邊上,使得對第一平台部與晶粒配置區之間形成一對第一凹槽壁,邊緣部與對第一平台部之間形成一對第二凹槽壁,且曝露第一金屬接點,對第一平台部高於晶粒配置區,且對第一平台部上分別配置複數個第二金屬接點,其中,位於同側邊的每一第一金屬接點皆和第二金屬接點的其中之一相對應,且每一相對應的第一金屬接點和第二金屬接點之間以一第一金屬線電性連接;一第一晶粒,具有一上端及一下端,且於下端上配置複數個第一焊墊,第一晶粒以覆晶配置於晶粒配置區中,並使第一焊墊與第一金屬接點電性連接;一封裝元件,具有一第二晶粒及一基板,第二晶粒具有一上端及一下端,且於下端上配置複數個第二焊墊,基板具有一第三面及一與第三面相對的第四面,並有複數個由第三面貫穿至第四面的基板穿孔,第三面有複數個晶粒接點,晶粒接點經由基板穿孔延伸到第四面並形成複數個載具接點,其中,晶粒接點並與第二晶粒的第二焊墊電性連接,載具接點與載具的第二金屬接點電性連接;其中,每一第二金屬接點進一步和複數個第二金屬線電性連接,第二金屬線自載具的第一平台部經由邊緣部延伸配置到載具的第二面,並於每一第二金屬線位於第二面的一端上,形成一第三金屬接點。
本發明另外提出一種具有多個封裝元件堆疊的模組,包括:一載具,具有一第一面及與第一面相對的一第二面,第一面形成有一凹槽及一環繞凹槽的邊緣部,使得凹槽中形成有一晶粒配置區,且於凹槽底部上配置複數個第一金屬接點,第一金屬接點分布在凹槽的兩側邊,以及一對第一平台部,分別相鄰配置於晶粒配置區的兩側邊上,使得對第一平台部與晶粒配置區之間形成一對第一凹槽壁,邊緣部與對第一平台部之間形成一對第二凹槽壁,且曝露第一金屬接點,對第一平台部高於晶粒配置區,且對第一平台部上分別配置複數個第二金屬接點,其中,位於同側邊的每一第一金屬接點皆和第二金屬接點的其中之一相對應,且每一相對應的第一金屬接點和第二金屬接點之間以一第一金屬線電性連接;一第一晶粒,具有一上端及一下端,且於下端上配置複數個第一焊墊,第一晶粒以覆晶配置於晶粒配置區中,並使第一焊墊與第一金屬接點電性連接;一封裝元件,具有一對第二晶粒及一基板,每一第二晶粒具有一上端及一下端,且於下端上配置複數個第二焊墊,基板具有一第三面及一與第三面相對的第四面,並有複數個由第三面貫穿至第四面的基板穿孔,第三面有複數個第一晶粒接點,第一晶粒接點經由基板穿孔延伸到第四面並形成複數個第一載具接點,其中,第一晶粒接點並與對第二晶粒的第二焊墊電性連接,第一載具接點與載具的第二金屬接點電性連接;其中,每一第二金屬接點進一步和複數個第二金屬線電性連接,第二金屬線自載具的第一平台部經由邊緣部延伸配置到載具的第二面,並於每一第二金屬線位於第二面的一端上,形成一第三金屬接點。
本發明又提出一種具有多個封裝元件堆疊的模組,包括:一載具,具有一第一面及與第一面相對的一第二面,第一面形成有一凹槽及一環繞凹槽的邊緣部,使得凹槽中形成有一晶粒配置區,且於凹槽底部上配置複數個第一金屬接點,第一金屬接點分布在凹槽的兩側邊,以及一對第一平台部,分別相鄰配置於晶粒配置區的兩側邊上,使得對第一平台部與晶粒配置區之間形成一對第一凹槽壁,邊緣部與對第一平台部之間形成一對第二凹槽壁,且曝露第一金屬接點,對第一平台部高於晶粒配置區,且對第一平台部上分別配置複數個第二金屬接點,其中,位於同側邊的每一第一金屬接點皆和第二金屬接點的其中之一相對應;一第一晶粒,具有一上端及一下端,且於下端上配置複數個第一焊墊,第一晶粒以覆晶配置於晶粒配置區中,並使第一焊墊與第一金屬接點電性連接;一封裝元件,具有一第二晶粒及一基板,第二晶粒具有一上端及一下端,且於下端上配置複數個第二焊墊,基板具有一第三面及一與第三面相對的第四面,並有複數個由第三面貫穿至第四面的基板穿孔,第三面有複數個晶粒接點,晶粒接點經由基板穿孔延伸到第四面並形成複數個載具接點,其中,晶粒接點並與第二晶粒的第二焊墊電性連接,載具接點與載具的第二金屬接點電性連接;其中,載具進一步具有複數個由第一面貫穿至第二面的載具穿孔,每一第一金屬接點及每一第二金屬接點皆自載具穿孔延伸至第二面並形成複數個第三金屬接點。
經由本發明所提出的具有多個封裝元件堆疊的模組,封裝廠僅需在封裝時結合堆疊元件模組及載具,並結合載具和基板即能完成封裝,其中載具和基板皆可透過標準化的流程由其他廠商生產,如此便能有效降低封裝時所需的成本。
此外,經由本發明所提出的具有多個封裝元件堆疊的模組,封裝後的晶粒或封裝元件因為完全位於載具之中,故可以選擇不需要進行注模(molding),故可以節省注模之材料,可以進一步地降低製造的成本。
經由本發明所提出的具有多個封裝元件堆疊的模組,封裝後的晶粒或封裝元件因為完全位於載具之中,不會受到外界物質的影響,因此能有效提高可靠度。
經由本發明所提出的具有多個封裝元件堆疊的模組,由於載具和基板皆可透過標準化流程生產,因此封裝後的成品大小也很容易標準化,減少了打線和對準校正所需要的時間,能進一步增加封裝廠的產品良效率。
1‧‧‧載具
1a‧‧‧載具
12‧‧‧第一面
121‧‧‧邊緣部
13‧‧‧凹槽
131‧‧‧第一晶粒配置區
132‧‧‧金屬接點
132a‧‧‧金屬接點
133‧‧‧第一平台部
134‧‧‧金屬接點
134a‧‧‧金屬接點
135‧‧‧第二平台部
136‧‧‧金屬接點
136a‧‧‧金屬接點
138‧‧‧金屬接點
14‧‧‧第二面
15a‧‧‧凹槽壁
15b‧‧‧凹槽壁
15c‧‧‧凹槽壁
16‧‧‧填合膠
17‧‧‧膠膜層
18‧‧‧載具穿孔
182‧‧‧金屬線
184‧‧‧金屬線
186‧‧‧金屬線
19‧‧‧緩衝材料
2‧‧‧基板
2’‧‧‧基板
2”‧‧‧基板
2a‧‧‧基板
22‧‧‧第三面
24‧‧‧第四面
25‧‧‧晶粒接點
250‧‧‧金屬材料
26‧‧‧載具接點
27‧‧‧金屬線
28‧‧‧載具穿孔
3‧‧‧封裝元件
3’‧‧‧第一封裝元件
3”‧‧‧第二封裝元件
3a‧‧‧封裝元件
3b‧‧‧封裝元件
31‧‧‧晶粒
310‧‧‧焊墊
311‧‧‧上端
312‧‧‧下端
33‧‧‧晶粒
330‧‧‧焊墊
331‧‧‧上端
332‧‧‧下端
4‧‧‧具有多個封裝元件堆疊的模組
4’‧‧‧具有多個封裝元件堆疊的模組
4a‧‧‧具有多個封裝元件堆疊的模組
4b‧‧‧具有多個封裝元件堆疊的模組
4c‧‧‧具有多個封裝元件堆疊的模組
θ‧‧‧角度
1a‧‧‧載具
12‧‧‧第一面
121‧‧‧邊緣部
13‧‧‧凹槽
131‧‧‧第一晶粒配置區
132‧‧‧金屬接點
132a‧‧‧金屬接點
133‧‧‧第一平台部
134‧‧‧金屬接點
134a‧‧‧金屬接點
135‧‧‧第二平台部
136‧‧‧金屬接點
136a‧‧‧金屬接點
138‧‧‧金屬接點
14‧‧‧第二面
15a‧‧‧凹槽壁
15b‧‧‧凹槽壁
15c‧‧‧凹槽壁
16‧‧‧填合膠
17‧‧‧膠膜層
18‧‧‧載具穿孔
182‧‧‧金屬線
184‧‧‧金屬線
186‧‧‧金屬線
19‧‧‧緩衝材料
2‧‧‧基板
2’‧‧‧基板
2”‧‧‧基板
2a‧‧‧基板
22‧‧‧第三面
24‧‧‧第四面
25‧‧‧晶粒接點
250‧‧‧金屬材料
26‧‧‧載具接點
27‧‧‧金屬線
28‧‧‧載具穿孔
3‧‧‧封裝元件
3’‧‧‧第一封裝元件
3”‧‧‧第二封裝元件
3a‧‧‧封裝元件
3b‧‧‧封裝元件
31‧‧‧晶粒
310‧‧‧焊墊
311‧‧‧上端
312‧‧‧下端
33‧‧‧晶粒
330‧‧‧焊墊
331‧‧‧上端
332‧‧‧下端
4‧‧‧具有多個封裝元件堆疊的模組
4’‧‧‧具有多個封裝元件堆疊的模組
4a‧‧‧具有多個封裝元件堆疊的模組
4b‧‧‧具有多個封裝元件堆疊的模組
4c‧‧‧具有多個封裝元件堆疊的模組
θ‧‧‧角度
第1圖 本發明的載具上視示意圖;
第2A圖 本發明第一實施例的載具上視示意圖;
第2B圖 本發明第一實施例的載具下視示意圖;
第3圖 本發明的晶粒第一實施例下視示意圖;
第4A圖 本發明的基板第一實施例上視示意圖;
第4B圖 本發明的基板第一實施例下視示意圖;
第5圖 本發明的封裝元件第一實施例剖視示意圖;
第6A圖 本發明具有多個封裝元件堆疊的模組第一實施例剖視示意圖;
第6B圖 本發明具有多個封裝元件堆疊的模組第一實施例的另一實施狀態剖視示意圖;
第7圖 本發明的晶粒第二實施例下視示意圖;
第8圖 本發明的封裝元件第二實施例剖視示意圖;
第9圖 本發明具有多個封裝元件堆疊的模組第二實施例剖視示意圖;
第10A圖 本發明的基板第二實施例上視示意圖;
第10B圖 本發明的基板第二實施例下視示意圖;
第11圖 本發明的封裝元件第三實施例剖視示意圖;
第12圖 本發明具有多個封裝元件堆疊的模組第三實施例剖視示意圖;
第13A圖 本發明載具的第二實施例上視示意圖;
第13B圖 本發明載具的第二實施例下視示意圖;
第14圖 本發明具有多個封裝元件堆疊的模組第四實施例剖視示意圖。
第2A圖 本發明第一實施例的載具上視示意圖;
第2B圖 本發明第一實施例的載具下視示意圖;
第3圖 本發明的晶粒第一實施例下視示意圖;
第4A圖 本發明的基板第一實施例上視示意圖;
第4B圖 本發明的基板第一實施例下視示意圖;
第5圖 本發明的封裝元件第一實施例剖視示意圖;
第6A圖 本發明具有多個封裝元件堆疊的模組第一實施例剖視示意圖;
第6B圖 本發明具有多個封裝元件堆疊的模組第一實施例的另一實施狀態剖視示意圖;
第7圖 本發明的晶粒第二實施例下視示意圖;
第8圖 本發明的封裝元件第二實施例剖視示意圖;
第9圖 本發明具有多個封裝元件堆疊的模組第二實施例剖視示意圖;
第10A圖 本發明的基板第二實施例上視示意圖;
第10B圖 本發明的基板第二實施例下視示意圖;
第11圖 本發明的封裝元件第三實施例剖視示意圖;
第12圖 本發明具有多個封裝元件堆疊的模組第三實施例剖視示意圖;
第13A圖 本發明載具的第二實施例上視示意圖;
第13B圖 本發明載具的第二實施例下視示意圖;
第14圖 本發明具有多個封裝元件堆疊的模組第四實施例剖視示意圖。
為使本發明之目的、技術特徵及優點,能更為相關技術領域人員所了解並得以實施本發明,在此配合所附圖式,於後續之說明書闡明本發明之技術特徵與實施方式,並列舉較佳實施例進一步說明,然以下實施例說明並非用以限定本發明,且以下文中所對照之圖式,係表達與本發明特徵有關之示意。
請先參閱第1圖,為本發明的載具上視示意圖。如第1圖所示,載具1可以是以高分子材料射出成形方式形成,而此高分子材料可以選擇一種聚亞醯銨;載具1並具有第一面12以及與第一面12相對的第二面14,第一面12上形成有凹槽13以及環繞此凹槽13的邊緣部121,此凹槽13的底部為晶粒配置區131,同時,位於凹槽13內相對的兩側邊上,分別都配置有第一平台部133及第二平台部135;第一平台部133相鄰於晶粒配置區131,明顯地,晶粒配置區131位於兩側第一平台部133的中間,同時,第一平台部133較晶粒配置區131高,在一較佳實施例中,此第一平台部133的高度可以設計成與要進行封裝的晶粒或其他封裝元件的高度相同;接著,第二平台部135相鄰於第一平台部133,明顯地,第一平台部133及晶粒配置區131位於兩側第二平台部135的中間,同樣地,第二平台部135較第一平台部133高,在一較佳實施例中,此第二平台部135的高度可以設計成與要進行封裝的晶粒或其他封裝元件的高度相同。根據上述說明,很明顯地,晶粒配置區131、第一平台部133及第二平台部135可以於凹槽13相對的兩側邊上形成階梯狀的結構。此外,在一較佳的實施狀態下,本發明可以使在晶粒配置區131及任一第一平台部133之間的凹槽壁15a、在第一平台部133及相鄰的第二平台部135之間的凹槽壁15b、在任一第二平台部135及相鄰的第一面12之間的凹槽壁15c皆為斜面,而各凹槽壁面和各平面的夾角為θ,其中,90∘ ≦ θ ≦ 135∘,也就是說,各凹槽壁15a、15b、15c也可以是垂直面;要說明的是,本發明並不限定凹槽壁15a、15b、15c和載具1中各平面的夾角θ的大小,而設置此些凹槽壁的主要目的,是在於幫助晶粒定位與對準。
接著,請一併參閱第2A圖及第2B圖,分別為本發明第一實施例的載具上視示意圖及本發明第一實施例的載具下視示意圖。首先,如第2A圖所示,本發明的載具1a在晶粒配置區131以及在相鄰第一平台部133的兩側邊上,配置有複數個金屬接點132;而在第一平台部133上,配置有複數個金屬接點134,以及在第二平台部135上,也配置有複數個金屬接點136;同時,金屬接點132、金屬接點134及金屬接點136的數量相同,且在位於同一側的這些每個金屬接點132、134及136之間的位置是相對應的。此外,前述在載具1a同一側邊的每個金屬接點132與每個金屬接點134之間皆各自透過金屬線182電性連接,而每個金屬接點134及每個金屬接點136之間皆各自透過金屬線184電性連接,每個金屬接點136另有與複數個金屬線186電性連接,其中,金屬線186並自第二平台部135經凹槽壁15c及第一面12的邊緣部121延伸至載具1a的第二面14,且複數個金屬線186可以經過適當的排列並在每一金屬線186的一端上,形成一金屬接點138,使得在載具1a的第二面14形成有複數個排列整齊的金屬接點138,並形成如第2B圖所示的排列整齊的配置方式,然而本發明並不限制金屬接點138及金屬線186在第二面14上的配置情況;例如,可以將金屬接點138相鄰配置於第二面14的週邊上。
接著,本實施例的金屬線182、184及186形成的過程可以是先用雷射雕出金屬線182、184及186的位置,再以電鍍形成,例如在金屬接點132及金屬接點134之間的凹槽壁15a雕出金屬線182的位置,再以電鍍形成金屬線182;在較佳的實施狀態下,因為凹槽壁15a、15b、15c可以為斜面,故可以有效地提高金屬線182、184、186的易鍍性。
接著,請參閱第3圖,為本發明的晶粒第一實施例下視示意圖。如第3圖所示,晶粒31是由一個完成半導體製程後的晶圓(wafer),經過切割程序後所形成。此晶粒31具有上端311及與上端311相對的下端312,下端312上有複數個焊墊(pad)310,在較佳的實施例中,焊墊310會分别配置在晶粒31的兩端,並能和欲配置區域的接點相對應,例如,焊墊310的配置能和晶粒配置區131的金屬接點132相對應;然而,本發明並不對晶粒31焊墊310的數目及配置方式作出限制,同理,金屬接點132、134、136、138及金屬線182、184、186也會因焊墊310的數目不同而有對應的數目。
接著,請參閱第4A圖及第4B圖,分別為本發明的基板第一實施例上視示意圖及本發明的基板第一實施例下視示意圖。如第4A圖所示,基板2包括第三面22及與第三面22相對的第四面24,基板2並有複數個基板穿孔28從第三面22貫穿至第四面24;第三面22上配置有複數個晶粒接點25,晶粒接點25的數量及配置方式能和要配置於基板2上的晶粒相對應,例如,若要將如第3圖所示的晶粒31配置到基板2上,則第三面22上會有能與每一焊墊310相對應的晶粒接點25,並形成如第4A圖所示的排列方式;基板2的第四面24上有複數個載具接點26,每一載具接點26與晶粒接點25之間能靠基板穿孔28中的金屬材料250形成電性連接;載具接點26的配置方式能與基板2要配置的位置相對應,例如,若要將基板2橫跨晶粒配置區131並配置於第一平台部133之上時,載具接點26的數量及配置方式就會和第一平台部133的金屬接點134相對應,同時,基板2的尺寸也會與第一平台部133的距離相對應。在本發明之一實施例中,此基板2可以一種多層電路板;而在一較佳實施例中,此基板2也可以是一種軟板(Flexible Print Circuit;FPC),故可以有效地降低封裝模組的厚度 。
接著,請參閱第5圖,為本發明的封裝元件第一實施例剖視示意圖。如第5圖所示,本發明的封裝元件3是由一個晶粒31及基板2所組成,其中,晶粒31的下端312與基板2的第三面22相對,同時,下端312上的的每一焊墊310各自和第三面22的其中一晶粒接點25相接。如前所述,在本發明的實施例中,基板2可以根據載具1中的平台位置,形成不同長度的尺寸,每一種尺寸的基板2與晶粒31電性連接後,均可以形成不同尺寸的封裝元件3。
接著,請參閱第6A圖,為本發明具有多個封裝元件堆疊的模組第一實施例剖視示意圖。如第6A圖所示,本發明之具有多個封裝元件堆疊的模組4是由一具有凹槽13的載具1a及至少一個封裝元件3所組成,很明顯的,本發明是在具有多個封裝元件堆疊的模組4之中配置有複數個晶粒31,至於每個封裝元件如何形成,稍候詳述。首先,可以選擇先在第一晶粒配置區131形成緩衝材料19,接著,將晶粒31的下端312與晶粒配置區131對準,並以覆晶(Flip Chip)製程,使下端312的每一焊墊310分別與晶粒配置區131的其中之一金屬接點132電性連接;由於第一平台部133及晶粒配置區131間的高度可以設計與晶粒31相同,故藉由緩衝材料19來將晶粒31與載具1a固定;在本發明之一實施例,此緩衝材料19可以是一種具有黏著性的材料,例如:環氧樹脂(exposy)或是矽膠(silicone)等;此外,也可以選擇將緩衝材料19先形成在晶粒31的下端312上,並曝露出每一焊墊310,之後,將晶粒31的下端312與晶粒配置區131對準,並以覆晶(Flip Chip)製程,使下端312的每一焊墊310分別與晶粒配置區131的其中之一金屬接點132電性連接;由於第一平台部133及晶粒配置區131間的高度可以設計與晶粒31相同,故藉由緩衝材料19來將晶粒31與載具1a固定。要說明的是,藉由緩衝材料19來將晶粒31與載具1a固定後,即不需使用注模材料(molding compound)來對晶粒31進行注模,以形成封膠(encapsulant)結構,故可以節省封裝的費用。
接著,將一第一封裝元件3’與第一平台部133連接,並使第一封裝元件3’堆疊在晶粒31上;其堆疊方式是將配置於第一平台部133的第一封裝元件3’的基板2’第四面24與第一平台部133相對,每一第四面24的載具接點26皆分別與第一平台部133的其中之一金屬接點134電性連接;在本實施例中,可以選擇在基板2’第四面24先形成一緩衝材料19,故當第一封裝元件3’的基板2’的載具接點26與第一平台部133的金屬接點134電性連接時,即可同時藉由基板2’第四面24上的一緩衝材料19將第一封裝元件3’的基板2’與第一晶粒配置區131的晶粒31固接;此外,緩衝材料19除了可以作為固定堆疊結構外,還可以作為第一封裝元件3’的晶粒31的支撐,可避免因後續封裝或使用過程中的振動,而損傷第一封裝元件3’之晶粒31。當然,做為堆疊結構的緩衝材料19,也可以選擇先形成在最下層的晶粒31的上端311上,故當封裝元件3’的基板2’的載具接點26與第一平台部133的金屬接點134電性連接時,此基板2’第四面24可藉由此緩衝材料19與晶粒31固接,同時支撐封裝元件3上的晶粒31,故同樣能藉由緩衝材料19來將晶粒31與第一封裝元件3’的基板2’固接。
此段說明最上層的第二封裝元件3”與第一封裝元件3’的連接過程。在晶粒31的上端311上形成另一緩衝材料19,避免後續封裝損傷晶粒31;第一封裝元件3’及第二封裝元件3”皆跨過晶粒配置區131並分別配置於第一平台部133及第二平台部135;其中,配置於第一平台部133的第一封裝元件3’的基板2’第四面24與第一平台部133相對,每一第四面24的載具接點26皆分別與第一平台部133的其中之一金屬接點134電性連接;明顯的,配置於第二平台部135的第二封裝元件3”也是以類似的配置方式配置,可以選擇在第一封裝元件3’的晶粒31上端311上先形成另一緩衝材料19,也可以選擇在第二封裝元件3”的基板”第四面24上形成緩衝材料19,避免後續封裝損傷在第一平台部133上的第一封裝元件3’之晶粒31,緩衝材料19也能使封裝元件3’的晶粒31與封裝元件3”的基板2”固接,封裝元件3”的基板2”第四面24與第二平台部135相對,每一第四面24的載具接點26皆分別與第二平台部135的其中之一金屬接點136電性連接,接著,在第二封裝元件3”的晶粒31上端311上形成另一緩衝材料19,避免後續封裝損傷在第二平台部135上的第二封裝元件3”之晶粒31;將第一封裝元件3’、第二封裝元件3”及晶粒31都配置在載具1a的凹槽13之中後,可選擇性的在凹槽13之中填充填合膠16,將第一封裝元件3’、第二封裝元件3”及晶粒31覆蓋,使第一封裝元件3、第二封裝元件3”及晶粒31能受到保護,進一步的,能在載具2a的第一面12加上膠膜層17,將凹槽13覆蓋,使凹槽13內的元件能進一步受到保護。
請再參閱第6B圖,為本發明具有多個封裝元件堆疊的模組第一實施例的另一實施狀態剖視示意圖。如第6B圖所示,在此較佳的實施狀態下,具有多個封裝元件堆疊的模組4’的載具1a的凹槽壁15a、15b、15c可以設計為具有夾角θ的斜面,故即使晶粒31或封裝元件3放入至載具1a中的定位稍有誤差時,也能使晶粒31或第一封裝元件3、第二封裝元件3”透過為斜面的凹槽壁15a、15b、15c滑到適合的位置。
在上述實施方式中,第一封裝元件3’和第二封裝元件3”都屬於第5圖所示的封裝元件3的不同實施方式,差別只在於配合要配置的平台部寬度而改變了基板2、2’、2”的尺寸,進而使第一封裝元件3’和第二封裝元件3”彼此之間有不同的尺寸。
接著,請參閱第7圖,是本發明的晶粒第二實施例下視示意圖。如第7圖所示,晶粒33是由一個完成半導體製程後的晶圓(wafer),經過切割程序後所形成。此晶粒33具有上端331及與上端331相對的下端332,下端332上有複數個焊墊(pad)330,在較佳的實施例中,焊墊330會配置在晶粒33的其中一端,並能和欲配置區域的接點相對應,例如,焊墊330的配置能和晶粒配置區131的金屬接點132相對應。
接著,請參閱第8圖,為本發明的封裝元件第二實施例剖視示意圖。如第8圖所示,封裝元件3a包括晶粒33及第4A圖、第4B圖所示的基板2;如第4A圖所示,基板2第三面22的晶粒接點25排列成兩個不同的區塊,每一區塊的晶粒接點25旁先形成緩衝材料19,再分別使一晶粒33下端332的每一區塊的焊墊330相對應,明顯的,本實施例得以在基板2的第三面22上配置兩顆晶粒33,並使兩晶粒33的每一焊墊330皆和晶粒接點25相對並相接,形成如第8圖所示的封裝元件3a。
接著,請參閱第9圖,為本發明具有多個封裝元件堆疊的模組第二實施例剖視示意圖。如第9圖所示,具有多個封裝元件堆疊的模組4a的凹槽13內包括晶粒31、封裝元件3a、第二封裝元件3”,至於各元件彼此之間的接合關係,稍候詳述;具有多個封裝元件堆疊的模組4a與第6A圖所示具有多個封裝元件堆疊的模組4的差別在於,具有多個封裝元件堆疊的模組4a於第一平台部133配置的是封裝元件3a,其中,封裝元件3a基板2的第四面24與第一平台部133相對,且第四面24的每一載具接點26皆和第一平台部133上的其中一金屬接點134電性連接,接著,可以選擇在兩晶粒33的上端331上分別形成緩衝材料19,由於第二平台部135與第一平台部133之間的高度可以設計成與封裝元件3a相同,因此緩衝材料19能避免後續封裝或使用過程中的振動,對晶粒33造成損傷,也能使後續封裝的元件與封裝元件3a的晶粒33固接,當然,緩衝材料19也可以是在進行後續封裝時先行形成於第三面22的兩晶粒33上方元件的底部,例如,要在具有多個封裝元件堆疊的模組4a配置第二封裝元件3”時,先於第二封裝元件3”的基板2”第四面24上與封裝元件3a的晶粒33相對的位置形成緩衝材料19,再將封裝元件3”配置於第二平台部135;至於具有多個封裝元件堆疊的模組4a其載具1a在晶粒配置區131配置的晶粒31及在第二平台部135配置的第二封裝元件3”及其他元件,皆和具有多個封裝元件堆疊的模組4的配置方式相同,故不再贅述。
接著,請參閱第10A圖及第10B圖,分別為本發明的基板第二實施例上視示意圖及本發明的基板第二實施例下視示意圖。如第10A圖所示,基板2a具有第三面22及與第三面22相對的第四面24,其中,第三面22與基板2的第三面22結構類似,故不贅述;基板2a第四面24除了有複數個載具接點26外,還有複數個晶粒接點25,但在第四面24的晶粒接點25數目會較載具接點26少,第四面24的每一晶粒接點25皆透過金屬線27和一載具接點26電性連接,明顯地,會有部份的載具接點26未和第四面24的晶粒接點25電性連接,未和晶粒接點25電性連接的載具接點26會透過基板穿孔28及其中的金屬材料(未圖示)和第三面22的晶粒接點25電性連接。
接著,請參閱第11圖,為本發明的封裝元件第三實施例剖視示意圖。如第11圖所示,封裝元件3b如封裝元件3a在第三面22上配置兩晶粒33,封裝元件3b並進一步在第四面24上配置另外兩個晶粒33;配置在基板2b第四面24的晶粒33上以下端332與第四面24相對,並使晶粒33下端332的焊墊330與第四面24的晶粒接點25電性連接,使封裝元件2b的四個晶粒33形成如第11圖所示的配置方式。
本發明的封裝元件3、3a、3b配合不同的基板2、2a能至少配置一個晶粒31、33,但本發明並不限制基板2、2a在第三面22或第四面24所配置的晶粒31、33數目。
接著,請參閱第12圖,為本發明具有多個封裝元件堆疊的模組第三實施例剖視示意圖。如第12圖所示,具有多個封裝元件堆疊的模組4b的凹槽13內包括晶粒31、封裝元件3b、第二封裝元件3”,至於各元件彼此之間的接合關係,稍候詳述;具有多個封裝元件堆疊的模組4b與第6A圖所示具有多個封裝元件堆疊的模組4的差別在於,具有多個封裝元件堆疊的模組4b於第一平台部133配置的是封裝元件3b,其中,使封裝元件3b基板2a的第四面24與第一平台部133相對,並在位於第一晶粒配置區131的晶粒31的上端311上形成緩衝材料19,當然,也可以是在封裝元件3b第四面24晶粒33的上端上331形成緩衝材料19,接著,使第四面24的每一載具接點26皆和第一平台部133上的其中一金屬接點134電性連接,同時因為第一平台部133到第一晶粒配置區131的高度可以設計成與封裝的元件同高,緩衝材料19能使第一晶粒配置區131的晶粒31和封裝元件3b第四面24的晶粒33固接,再接著,在封裝元件3b第三面22的兩晶粒33的上端331上分別形成緩衝材料19,由於第二平台部135與第一平台部133之間的高度可以設計成與封裝元件3b相同,因此緩衝材料19能避免後續封裝或使用過程中的振動,對晶粒33造成損傷,也能使後續封裝的元件與封裝元件3b第三面22的晶粒33固接,當然,緩衝材料19也可以是在進行後續封裝時先行形成於第三面22的兩晶粒33上方元件的底部,例如,要在具有多個封裝元件堆疊的模組4b配置第二封裝元件3”時,先於第二封裝元件3”的基板2”第四面24與封裝元件3b第三面22的晶粒33相對的位置形成緩衝材料19,再將封裝元件3”配置於第二平台部135;至於具有多個封裝元件堆疊的模組4b其載具1a在晶粒配置區131配置的晶粒31及在第二平台部135配置的第二封裝元件3”及其他元件,皆和具有多個封裝元件堆疊的模組4的配置方式相同,故不再贅述。
接著,請一併參閱第13A圖及第13B圖,分別為本發明載具的第二實施例上視示意圖及本發明載具的第二實施例下視示意圖。如第13A圖及第13B圖所示,載具1b在靠近第一平台部133的兩側邊分別配置有複數個排列整齊的金屬接點132,同時,在兩側的第一平台部133上分別有複數個排列整齊的金屬接點134,及兩側的第二平台部135上分別有複數個排列整齊的金屬接點136;每一金屬接點132、134、136皆透過載具穿孔18延伸到載具1b的第二面14,並分別形成金屬接點132a、134a、136a,金屬接點132a、134a、136a並在第二面14整齊排列形成如第13B圖所示。
接著,請參閱第14圖,為本發明具有多個封裝元件堆疊的模組第四實施例剖視示意圖。如第14圖所示,具有多個封裝元件堆疊的模組4c包括具有一凹槽13的載具1b、晶粒31及至少一個封裝元件3,明顯的,這會使具有多個封裝元件堆疊的模組4c之中具有複數個晶粒31,其中,晶粒31是以覆晶的方式配置於載具1b的第一晶粒配置區131、第一封裝元件3’是配置於第一平台部133及第二封裝元件3”是配置於第二平台部135,至於各元件和載具1b的連接關係,與具有多個封裝元件堆疊的模組4之中各元件和載具1a的連接關係相似,故不再贅述。
如上所述的具有多個封裝元件堆疊的模組4、4’、4a、4b、4c於封裝完成後,皆可置於其他的基座(未圖式)並經由金屬接點138或金屬接點132a、134a、136a與基座(未圖式)連接端(未圖式)電性連接,同時,因為金屬線186也是曝露於具有多個封裝元件堆疊的模組4、4’、4a、4b的外部,因此具有多個封裝元件堆疊的模組4、4’、4a、4b也能經由金屬線186與連接端(未圖式)電性連接,如此除了能減少因電路短路所造成的故障,也能增加電路傳輸的效率。
本發明的載具1、1a、1b並不限定其平台部的數目,也就是說,依據不同的需求,載具1、1a、1b上除了第一平台部133、第二平台部135之外,可以加上第三平台部(未圖式)、第四平台部(未圖式)或更多的平台部,以便在載具1、1a、1b中封裝更多個晶粒或封裝元件;另外,本發明也不限定晶粒31、33的型態和大小。
如前所述,本發明的封裝元件3、3a、3b、第一封裝元件3’或第二封裝元件3”是根據要配置的平台部寬度來選擇所使用的基板2、2’、2”、2a,因此使封裝元件3、3a、3b、第一封裝元件3’或第二封裝元件3”可能有不同的尺寸;而由於基板2、2’、2”、2a可以是FPC,因此基板2、2’、2”、2a都是經由配置在下方的晶粒或元件來提供額外的支撐,使基板2、2’、2”、2a不會懸掛在平台部之上而造成塌陷。
如前所述,本發明的載具1、1a、1b均可經由標準化流程的設置而讓封裝廠以外的廠商生產,能有效降低生產的成本;且透過標準化的設定使得封裝產品的大小也能標準化,因此,本發明只有在將晶粒31、33或封裝元件3、3a、3b組裝到載具1、1a、1b之中時需要進行對準的步驟,而在組裝其他各組件時則能省去對準的步驟,如此便增加封裝廠及使用封裝成品的廠商的工作效率,且模組化的設定也能確保各個焊點與接點彼此確實連接,而能增加可靠度;同時,因為晶粒31、33或封裝元件3、3a、3b完全被置於載具1、1a、1b之中,也都受到緩衝材料19或是填合膠16的保護,能有效提高封裝廠產品的可靠度,其中,使用緩衝材料19的 具有多個封裝元件堆疊的模組4、4’、4a、4b不需使用注模材料也能對晶粒提供足夠的保護,故能有效減少封裝所需的成本。
雖然本發明以前述之較佳實施例揭露如上,然其並非用以限定本發明,任何熟習本領域技藝者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
1a‧‧‧載具
12‧‧‧第一面
121‧‧‧邊緣部
13‧‧‧凹槽
131‧‧‧第一晶粒配置區
132‧‧‧金屬接點
133‧‧‧第一平台部
134‧‧‧金屬接點
135‧‧‧第二平台部
136‧‧‧金屬接點
138‧‧‧金屬接點
14‧‧‧第二面
16‧‧‧填合膠
17‧‧‧膠膜層
182‧‧‧金屬線
184‧‧‧金屬線
186‧‧‧金屬線
19‧‧‧緩衝材料
2’‧‧‧基板
2”‧‧‧基板
22‧‧‧第三面
24‧‧‧第四面
25‧‧‧晶粒接點
250‧‧‧金屬材料
26‧‧‧載具接點
28‧‧‧載具穿孔
3’‧‧‧第一封裝元件
3”‧‧‧第二封裝元件
310‧‧‧焊墊
31‧‧‧晶粒
311‧‧‧上端
312‧‧‧下端
4‧‧‧具有多個封裝元件堆疊的模組
Claims (10)
- 一種具有多個封裝元件堆疊的模組,包括:
一載具,具有一第一面及與該第一面相對的一第二面,該第一面形成有一凹槽及一環繞該凹槽的邊緣部,使得該凹槽中形成有一晶粒配置區,且於該凹槽底部上配置複數個第一金屬接點,該些第一金屬接點分布在該凹槽的兩側邊,以及一對平台部,分別相鄰配置於該晶粒配置區的兩側邊上,使得該對平台部與該晶粒配置區之間形成一對第一凹槽壁,該邊緣部與該對平台部之間形成一對第二凹槽壁,且曝露該些第一金屬接點,該對平台部高於該晶粒配置區,且該對平台部上分別配置複數個第二金屬接點,其中,位於同側邊的每一該些第一金屬接點皆和該些第二金屬接點的其中之一相對應,且每一相對應的該第一金屬接點和該第二金屬接點之間以一第一金屬線電性連接;
一第一晶粒,具有一上端及一下端,且於該下端上配置複數個第一焊墊,該第一晶粒以覆晶配置於該晶粒配置區中,並使該些第一焊墊與該些第一金屬接點電性連接;
一封裝元件,具有一第二晶粒及一基板,該第二晶粒具有一上端及一下端,且於該下端上配置複數個第二焊墊,該基板具有一第三面及一與該第三面相對的第四面,並有複數個由該第三面貫穿至該第四面的基板穿孔,該第三面有複數個晶粒接點,該些晶粒接點經由該些基板穿孔延伸到該第四面並形成複數個載具接點,其中,該些晶粒接點並與該第二晶粒的該些第二焊墊電性連接,該些載具接點與該載具的該些第二金屬接點電性連接;
其中,每一該些第二金屬接點進一步和複數個第二金屬線電性連接,該些第二金屬線自該載具的該平台部經由該邊緣部延伸配置到該載具的該第二面,並於每一該第二金屬線位於該第二面的一端上,形成一第三金屬接點。 - 根據申請專利範圍第1項所述的具有多個封裝元件堆疊的模組,其中該第一凹槽壁與該晶粒配置區的夾角在90度到135度之間。
- 根據申請專利範圍第1項所述的具有多個封裝元件堆疊的模組,其中該載具的該凹槽中進一步充填有一膠體,以覆蓋該第一晶粒及該封裝元件。
- 根據申請專利範圍第1項所述的具有多個封裝元件堆疊的模組,其中該載具的該第一面進一步有一膠膜層,以將該凹槽覆蓋。
- 根據申請專利範圍第1項所述的具有多個封裝元件堆疊的模組,其中該第一晶粒及該封裝元件之間進一步形成一緩衝材料。
- 一種具有多個封裝元件堆疊的模組,包括:
一載具,具有一第一面及與該第一面相對的一第二面,該第一面形成有一凹槽及一環繞該凹槽的邊緣部,使得該凹槽中形成有一晶粒配置區,且於該凹槽底部上配置複數個第一金屬接點,該些第一金屬接點分布在該凹槽的兩側邊,以及一對平台部,分別相鄰配置於該晶粒配置區的兩側邊上,使得該對平台部與該晶粒配置區之間形成一對第一凹槽壁,該邊緣部與該對平台部之間形成一對第二凹槽壁,且曝露該些第一金屬接點,該對平台部高於該晶粒配置區,且該對平台部上分別配置複數個第二金屬接點,其中,位於同側邊的每一該些第一金屬接點皆和該些第二金屬接點的其中之一相對應,且每一相對應的該第一金屬接點和該第二金屬接點之間以一第一金屬線電性連接;
一第一晶粒,具有一上端及一下端,且於該下端上配置複數個第一焊墊,該第一晶粒以覆晶配置於該晶粒配置區中,並使該些第一焊墊與該些第一金屬接點電性連接;
一封裝元件,具有一對第二晶粒及一基板,每一該第二晶粒具有一上端及一下端,且於該下端上配置複數個第二焊墊,該基板具有一第三面及一與該第三面相對的第四面,並有複數個由該第三面貫穿至該第四面的基板穿孔,該第三面有複數個第一晶粒接點,該些第一晶粒接點經由該些基板穿孔延伸到該第四面並形成複數個第一載具接點,其中,該些第一晶粒接點並與該對第二晶粒的該些第二焊墊電性連接,該些第一載具接點與該載具的該些第二金屬接點電性連接;
其中,每一該些第二金屬接點進一步和複數個第二金屬線電性連接,該些第二金屬線自該載具的該平台部經由該邊緣部延伸配置到該載具的該第二面,並於每一該第二金屬線位於該第二面的一端上,形成一第三金屬接點。 - 根據申請專利範圍第6項所述的具有多個封裝元件堆疊的模組,其中該第一凹槽壁與該晶粒配置區的夾角在90度到135度之間。
- 根據申請專利範圍第6項所述的具有多個封裝元件堆疊的模組,其中該基板的該第四面進一步有一對第三晶粒、複數個第二晶粒接點及複數個第二載具接點,每一該第三晶粒具有一上端及一下端,且於該下端上配置複數個第三焊墊,每一該些第二晶粒接點及每一該些第二載具接點皆透過一金屬線互相電性連接,其中,該對第三晶粒的該些第三焊墊與該些第二晶粒接點電性連接,該些第二載具接點與該些第一載具接點同時與該載具的該些第二金屬接點電性連接。
- 一種具有多個封裝元件堆疊的模組,包括:
一載具,具有一第一面及與該第一面相對的一第二面,該第一面形成有一凹槽及一環繞該凹槽的邊緣部,使得該凹槽中形成有一晶粒配置區,且於該凹槽底部上配置複數個第一金屬接點,該些第一金屬接點分布在該凹槽的兩側邊,以及一對平台部,分別相鄰配置於該晶粒配置區的兩側邊上,使得該對平台部與該晶粒配置區之間形成一對第一凹槽壁,該邊緣部與該對平台部之間形成一對第二凹槽壁,且曝露該些第一金屬接點,該對平台部高於該晶粒配置區,且該對平台部上分別配置複數個第二金屬接點,其中,位於同側邊的每一該些第一金屬接點皆和該些第二金屬接點的其中之一相對應;
一第一晶粒,具有一上端及一下端,且於該下端上配置複數個第一焊墊,該第一晶粒以覆晶配置於該晶粒配置區中,並使該些第一焊墊與該些第一金屬接點電性連接;
一封裝元件,具有一第二晶粒及一基板,該第二晶粒具有一上端及一下端,且於該下端上配置複數個第二焊墊,該基板具有一第三面及一與該第三面相對的第四面,並有複數個由該第三面貫穿至該第四面的基板穿孔,該第三面有複數個晶粒接點,該些晶粒接點經由該些基板穿孔延伸到該第四面並形成複數個載具接點,其中,該些晶粒接點並與該第二晶粒的該些第二焊墊電性連接,該些載具接點與該載具的該些第二金屬接點電性連接;
其中,該載具進一步具有複數個由該第一面貫穿至該第二面的載具穿孔,每一該第一金屬接點及每一該第二金屬接點皆自該些載具穿孔延伸至該第二面並形成複數個第三金屬接點。 - 根據申請專利範圍第9項所述的具有多個封裝元件堆疊的模組,其中該第一凹槽壁與該晶粒配置區的夾角在90度到135度之間。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW102138353A TW201517216A (zh) | 2013-10-24 | 2013-10-24 | 具有多個封裝元件堆疊的模組 |
CN201310533348.2A CN104576543A (zh) | 2013-10-24 | 2013-10-31 | 具有多个封装元件堆叠的模块 |
US14/137,281 US20150115476A1 (en) | 2013-10-24 | 2013-12-20 | Module with Stacked Package Components |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW102138353A TW201517216A (zh) | 2013-10-24 | 2013-10-24 | 具有多個封裝元件堆疊的模組 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW201517216A true TW201517216A (zh) | 2015-05-01 |
Family
ID=52994489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW102138353A TW201517216A (zh) | 2013-10-24 | 2013-10-24 | 具有多個封裝元件堆疊的模組 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20150115476A1 (zh) |
CN (1) | CN104576543A (zh) |
TW (1) | TW201517216A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI789241B (zh) * | 2022-01-20 | 2023-01-01 | 瑞昱半導體股份有限公司 | 晶粒封裝結構及其製作方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8779578B2 (en) * | 2012-06-29 | 2014-07-15 | Hewlett-Packard Development Company, L.P. | Multi-chip socket |
US20150289365A1 (en) * | 2014-04-08 | 2015-10-08 | Apple Inc. | Circuit Carrier With Interior Plating Lines and Peripheral Shielding |
KR102420125B1 (ko) | 2015-12-10 | 2022-07-13 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조방법 |
KR102294537B1 (ko) * | 2016-03-12 | 2021-08-27 | 닝보 써니 오포테크 코., 엘티디. | 카메라 모듈, 그 감광성 부품 및 그 제조 방법 |
CN108793058A (zh) * | 2017-05-03 | 2018-11-13 | 北京万应科技有限公司 | 一种mems传感器***封装结构及制造方法 |
KR20210029447A (ko) * | 2019-09-06 | 2021-03-16 | 에스케이하이닉스 주식회사 | 적층 반도체 칩을 포함하는 반도체 패키지 |
CN113745171A (zh) * | 2021-08-31 | 2021-12-03 | 华天科技(南京)有限公司 | 一种设置有台阶腔体的芯片堆叠封装结构及其制作方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7402911B2 (en) * | 2005-06-28 | 2008-07-22 | Infineon Technologies Ag | Multi-chip device and method for producing a multi-chip device |
TWI378545B (en) * | 2008-12-16 | 2012-12-01 | Powertech Technology Inc | Chip stacked package having single-sided pads on chips |
KR101096042B1 (ko) * | 2010-03-18 | 2011-12-19 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그 제조방법 |
CN203179883U (zh) * | 2013-03-04 | 2013-09-04 | 标准科技股份有限公司 | 电路封装结构 |
-
2013
- 2013-10-24 TW TW102138353A patent/TW201517216A/zh unknown
- 2013-10-31 CN CN201310533348.2A patent/CN104576543A/zh active Pending
- 2013-12-20 US US14/137,281 patent/US20150115476A1/en not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI789241B (zh) * | 2022-01-20 | 2023-01-01 | 瑞昱半導體股份有限公司 | 晶粒封裝結構及其製作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN104576543A (zh) | 2015-04-29 |
US20150115476A1 (en) | 2015-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW201517216A (zh) | 具有多個封裝元件堆疊的模組 | |
TWI634628B (zh) | 具有支撐構件之堆疊式半導體晶粒組件及相關之系統及方法 | |
US8541872B2 (en) | Integrated circuit package system with package stacking and method of manufacture thereof | |
TWI478250B (zh) | 具有可設置的積體電路晶粒之可設置的積體電路封裝件系統 | |
TWI536523B (zh) | 具有垂直互連的積體電路封裝系統及其製造方法 | |
US20100155919A1 (en) | High-density multifunctional PoP-type multi-chip package structure | |
US9343437B2 (en) | Semiconductor package devices | |
US9899351B2 (en) | Semiconductor package | |
KR20110124065A (ko) | 적층형 반도체 패키지 | |
KR20110105159A (ko) | 적층 반도체 패키지 및 그 형성방법 | |
TW201517241A (zh) | 具有偏向堆疊元件的封裝模組 | |
TW201508895A (zh) | 具有偏向堆疊元件的封裝模組 | |
KR20120005340A (ko) | 반도체 칩 및 적층 칩 패키지 | |
KR101185457B1 (ko) | 적층형 반도체 패키지 및 그 제조 방법 | |
TW201526198A (zh) | 具有堆疊元件的封裝模組 | |
US9293350B2 (en) | Semiconductor package system with cavity substrate and manufacturing method therefor | |
CN101211792A (zh) | 半导体封装件及其制法与堆叠结构 | |
KR101529686B1 (ko) | 패키지가 집적된 집적회로 패키지 시스템 | |
KR20150071934A (ko) | 워페이지를 억제할 수 있는 패키지 온 패키지 | |
CN103354226B (zh) | 堆叠封装器件 | |
TWI435667B (zh) | 印刷電路板組件 | |
US8026582B2 (en) | Integrated circuit package system with internal stacking module adhesive | |
KR20080074654A (ko) | 적층 반도체 패키지 | |
TWI481004B (zh) | 立體搭載被動元件之多基板側立封裝構造 | |
KR101116731B1 (ko) | 듀얼 다이 패키지 |