KR20210023021A - 반도체 패키지 - Google Patents

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KR20210023021A
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redistribution layer
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redistribution
molding
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김종윤
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Abstract

반도체 패키지가 제공된다. 본 발명의 실시예들에 따른 반도체 패키지는 재배선층; 상기 재배선층 상에 실장된 반도체 칩; 및 상기 반도체 칩의 일 측면 및 상기 재배선층의 상면 및 일 측면을 덮는 몰딩층을 포함하되, 상기 재배선층의 측면들 각각은 상기 재배선층의 하면과 경사를 이루고, 상기 몰딩층의 상기 일 측면과 상기 재배선층의 상기 일 측면은 서로 이격되어 배치될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 향상된 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 칩이 고집적화됨에 따라 원하는 수의 배선의 형성이 어려워지고 있다. 이러한 추세에 대응하여, 웨이퍼 레벨 패키지(Wafer Level Package) 및 패널 레벨 패키지(Panel Lever Package)가 제공되고 있다. 반도체 패키지 내부 구성들 및 패키지들간의 양호한 전기적 연결을 위해, 반도체 패키지의 신뢰성 향상이 요구된다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 패키지가 제공된다. 본 발명의 실시예들에 따르면, 반도체 패키지는 재배선층; 상기 재배선층 상에 실장된 반도체 칩; 및 상기 반도체 칩의 일 측면 및 상기 재배선층의 상면 및 일 측면을 덮는 몰딩층을 포함하되, 상기 재배선층의 측면들 각각은 상기 재배선층의 하면과 경사를 이루고, 상기 몰딩층의 상기 일 측면과 상기 재배선층의 상기 일 측면은 서로 이격되어 배치될 수 있다.
실시예들에 따르면, 반도체 패키지는 재배선층; 상기 재배선층 상에 실장된 반도체 칩; 및 상기 반도체 칩의 상면 및 측면들을 덮는 몰딩층을 포함하되, 상기 몰딩층의 엣지부분은 상기 재배선층의 측면들을 덮고, 상기 재배선층의 측면들은 상기 재배선층의 하면에 대해 예각의 경사각을 가질 수 있다.
실시예들에 따르면, 반도체 패키지는 재배선층; 상기 재배선층 상에 실장되는 반도체 칩; 상기 반도체 칩과 상기 재배선층의 사이에 개재된 솔더 범프들; 상기 반도체 칩의 측면들 및 상기 재배선층의 상면 및 측면들을 덮는 몰딩층; 및 상기 재배선층의 하면 상에 제공되는 외부 단자들을 포함하되, 평면적 관점에서, 상기 재배선층의 측면들은 제1 측면 내지 제4 측면을 갖고, 상기 제1 측면 내지 상기 제4 측면은 상기 몰딩층의 측면들과 이격되고, 상기 제1 측면 내지 상기 제4 측면 및 상기 재배선층의 하면 사이의 각도는 예각이고, 상기 반도체 칩은 상기 외부 단자들과 상기 재배선층을 통해 전기적으로 연결되고, 상기 몰딩층의 엣지부분의 하면은 상기 재배선층의 하면과 공면을 이룰 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지의 재배선층의 측면들이 몰딩층으로 덮히게 되어 후속 절단공정에서 블레이드에 의한 손상을 줄일 수 있어, 신뢰성이 높은 반도체 패키지를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 3은 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도이다.
도 4 내지 도 15는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 실시예들에 따른 반도체 패키지들을 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 재배선층(RDL), 솔더 범프(50), 반도체 칩(60), 몰딩층(70), 및 외부 단자(80)를 포함할 수 있다.
재배선층(RDL)이 반도체 칩(60)의 하면(60b) 및 외부 단자(80) 사이에 제공될 수 있다. 재배선층(RDL)은 제1 배선층(20) 및 제2 배선층(30), 및 칩 연결부(40)를 포함할 수 있다. 도시되지 않았으나 재배선층(RDL)은 복수의 배선층들을 더 포함할 수 있다.
제1 배선층(20)이 외부 단자(80)의 상면 상에 제공될 수 있다. 제1 배선층(20)은 제1 도전 패턴(22) 및 제1 절연층(23)을 포함할 수 있다. 제1 도전 패턴(22)이 외부 단자(80)의 상면 상에 제공될 수 있다. 제1 도전 패턴(22)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전 패턴(22)은 구리(Cu), 구리합금, 티타늄(Ti) 및/또는 알루미늄(Al)을 포함할 수 있다. 제1 도전 패턴(22)은 외부 단자(80)와 전기적으로 연결될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다. 제1 절연층(23)이 제1 도전 패턴(22) 상에 제공될 수 있다. 보다 구체적으로, 제1 절연층(23)은 제1 도전 패턴(22)의 상면 및 측면들을 덮을 수 있다. 제1 절연층(23)은 제1 관통홀(24)을 가질 수 있다. 제1 관통홀(24)은 제1 도전 패턴(22)의 상면 상에 제공될 수 있다. 제1 관통홀(24)은 제1 도전 패턴(22)의 상면을 노출시킬 수 있다. 제1 절연층(23)은 경화성 물질을 포함할 수 있다. 경화성 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 무기 물질 및/또는 폴리아미드 계열의 고분자 물질을 포함할 수 있다. 예를 들어, 경화성 물질은 감광성 폴리이미드(Photosensitive polyimide; PSPI), 폴리벤조옥사졸(Polybenzoxazole; PBO), 페놀계 폴리머(Pheonol polymer), 벤조사이클로부텐인계(Benzocyclobutene; BCB) 폴리머, 및 에폭시계 폴리머 중 적어도 하나를 포함할 수 있다.
제2 배선층(30)이 제1 절연층(23) 상에 제공될 수 있다. 제2 배선층(30)은 제2 시드막(31), 제2 도전 패턴(32), 및 제2 절연층(33)을 포함할 수 있다. 제2 도전 패턴(32)은 비아부(32a) 및 패드부(32b)를 포함할 수 있다. 제2 시드막(31)이 제2 도전 패턴(32) 및 제2 절연층(33) 사이에 개재될 수 있다. 보다 구체적으로, 제2 시드막(31)이 제1 관통홀(24)의 바닥면 및 내측면들, 제2 도전 패턴(32)의 패드부(32b)의 하면 중 일부를 콘포말하게 덮을 수 있다. 제2 시드막(31)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 시드막(31)은 티타늄(Ti), 구리(Cu), 및 티타늄 질화물(TiN)을 포함할 수 있다. 제2 도전 패턴(32)이 제2 시드막(31) 상에 제공될 수 있다. 제2 도전 패턴(32)은 알파벳 T자 형상의 단면을 가질 수 있다. 제2 도전 패턴(32)은 제2 시드막(31)을 통해 제1 도전 패턴(22)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제2 도전 패턴(32)의 비아부(32a)가 제1 절연층(23)의 일부를 관통하여 제2 시드막(31)과 연결될 수 있다. 제2 절연층(33)이 제2 도전 패턴(32) 상에 제공될 수 있다. 보다 구체적으로, 제2 절연층(33)은 제2 도전 패턴(32)의 상면 및 측면들을 덮을 수 있다. 제2 절연층(33)은 제2 관통홀(34)을 가질 수 있다. 제2 관통홀(34)은 제2 도전 패턴(32)의 상면을 노출시킬 수 있다. 제2 절연층(33)은 제1 절연층(23)과 동일한 물질을 포함할 수 있다. 제2 절연층(33)은 경화성 물질을 포함할 수 있다. 경화성 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 무기 물질 및/또는 폴리아미드 계열의 고분자 물질을 포함할 수 있다. 예를 들어, 경화성 물질은 감광성 폴리이미드(Photosensitive polyimide; PSPI), 폴리벤조옥사졸(Polybenzoxazole; PBO), 페놀계 폴리머(Pheonol polymer), 벤조사이클로부텐인계(Benzocyclobutene; BCB) 폴리머, 및 에폭시계 폴리머 중 적어도 하나를 포함할 수 있다.
칩 연결부(40)가 제2 절연층(33) 상에 제공될 수 있다. 칩 연결부(40)는 제3 시드막(41) 및 제3 도전 패턴(42)을 포함할 수 있다. 제3 도전 패턴(42)은 비아부(42a) 및 패드부(42b)를 포함할 수 있다. 제3 시드막(41)이 제3 도전 패턴(42) 및 제2 절연층(33) 사이에 개재될 수 있다. 보다 구체적으로, 제3 시드막(41)이 제2 관통홀(34)의 바닥면 및 내측면들, 제3 도전 패턴(42)의 패드부(42b)의 하면 중 일부를 콘포말하게 덮을 수 있다. 제3 시드막(41)은 제1 시드막과 동일한 물질을 포함할 수 있다. 예를 들어, 제3 시드막(41)은 티타늄(Ti), 구리(Cu), 및 티타늄 질화물(TiN)을 포함할 수 있다. 제3 도전 패턴(42)이 제3 시드막(41) 상에 제공될 수 있다. 제3 도전 패턴(42)은 알파벳 T자 형상의 단면을 가질 수 있다. 제3 도전 패턴(42)은 제3 시드막(41)을 통해 제2 도전 패턴(32)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제3 도전 패턴(42)의 비아부(42a)가 제2 절연층(33)의 일부를 관통하여 제3 시드막(41)과 연결될 수 있다. 제3 도전 패턴(42)은 반도체 칩(60) 내의 반도체 소자들과 전기적으로 연결될 수 있다. 칩 연결부(40)는 복수개가 제공될 수 있다.
솔더 범프(50)가 제3 도전 패턴(42) 상에 제공될 수 있다. 솔더 범프(50)는 도전성 물질을 포함할 수 있다. 예를 들어, 솔더 범프(50)는 도전성 물질을 포함할 수 있다. 예를 들어, 솔더 범프(50)는 구리(Cu), 니켈(Ni), 알루미늄(Al), 및/또는 티타늄(Ti)을 포함할 수 있다.
반도체 칩(60)이 솔더 범프(50)를 통해 재배선층(RDL) 상에 실장될 수 있다. 반도체 칩(60)은 어플리케이션 프로세서(Application Processor; AP)칩, 메모리칩, RF(Radio Frequency; RF)칩, 로직칩 또는 그래픽칩일 수 있다. 반도체 칩(60)은 내부에 반도체 소자들을 포함할 수 있다. 반도체 칩(60) 내 회로요소들은 반도체 칩(60)의 하면(60b)과 인접하게 배치될 수 있다. 반도체 칩(60)의 하면(60b)은 활성면(Active surface)일 수 있다.
몰딩층(70)이 반도체 칩(60) 및 재배선층(RDL) 상에 제공될 수 있다. 보다 구체적으로, 몰딩층(70)은 반도체 칩(60)을 밀봉할 수 있다. 예를 들어, 몰딩층(70)은 반도체 칩(60)의 상면(60a) 및 측면을 덮을 수 있다. 몰딩층(70)의 일 측면은 재배선층(RDL)의 일 측면과 이격될 수 있다. 몰딩층(70)의 일 측면과 재배선층(RDL)의 이격거리는 재배선층(RDL)의 하면과 인접할수록 작아질 수 있다. 몰딩층(70)은 반도체 칩(60)의 하면(60b) 및 제2 절연층(33)의 상면 사이에 개재될 수 있다. 몰딩층(70)의 엣지부분은 재배선층(RDL)의 측면들(Ra)의 일 측으로 연장되어 재배선층(RDL)의 측면들(Ra)을 덮을 수 있다. 몰딩층(70)은 고분자 물질을 포함할 수 있다. 예를 들어, 몰딩층(70)은 에폭시(Epoxy)를 포함할 수 있다. 몰딩층(70)은 외부의 열, 습기 및/또는 충격으로부터 반도체 칩(60)을 보호할 수 있다.
평면적 관점에서, 몰딩층(70)은 복수개의 측면들을 가질 수 있다. 재배선층(RDL)은 복수개의 측면들(Ra)을 가질 수 있다. 몰딩층의 측면들 각각은 재배선층(RDL)의 측면들 중 대응하는 재배선층의 측면과 마주할 수 있다. 보다 구체적으로, 재배선층(RDL)의 측면들(Ra)은 제1 절연층(23)의 측면들(23a) 및 제2 절연층(33)의 측면들(33a)을 포함할 수 있다. 도 1과 같이, 평면적 관점에서 재배선층(RDL)의 측면들(Ra)은 제1 측면(Ra1), 제2 측면(Ra2), 제3 측면(Ra3), 및 제4 측면(Ra4)을 포함할 수 있다. 제2 측면(Ra2)은 제1 측면(Ra1)과 대향하고, 제3 측면은(Ra3)은 제1 측면(Ra1)과 실질적으로 수직할 수 있다. 제4 측면(Ra4)은 제3 측면(Ra3)과 대향할 수 있다. 몰딩층(70)의 엣지부분은 재배선층(RDL)의 제1 측면(Ra1) 내지 제4 측면(Ra4)을 둘러쌀 수 있다. 이에 따라, 제1 측면(Ra1) 내지 제4 측면(Ra4)은 몰딩층(70)의 측면들(70a)과 이격되어, 재배선층(RDL)의 측면들(Ra)이 외부로 노출되지 않을 수 있다. 재배선층(RDL)이 측면(Ra)이 외부로 노출되는 경우, 외부의 충격에 재배선층(RDL)의 측면들(Ra)과 재배선층(RDL)의 하면이 만나는 모서리 부분이 손상될 수 있다. 실시예들에 따른 반도체 패키지는 재배선층(RDL)의 측면들(Ra)이 몰딩층(70)에 의해 밀봉되므로, 외부 충격에 대한 반도체 패키지의 신뢰성이 향상될 수 있다.
재배선층(RDL)의 측면들(Ra)은 재배선층(RDL)의 하면에 대해 수직이 아닌 경사를 가질 수 있다. 재배선층(RDL)의 측면들(Ra) 및 재배선층(RDL)의 하면 사이의 각도들 각각은 예각일 수 있다. 재배선층(RDL)의 측면들(Ra) 및 재배선층(RDL)의 하면 사이의 각도들 각각은 예를 들어, 45도 이상 90도 미만일 수 있다. 보다 구체적으로, 제1 절연층(23)의 측면들(23a) 및 제2 절연층(33)의 측면들(33a)은 제1 절연층(23)의 하면(23b)에 대해 수직이 아닌 경사를 가질 수 있다. 제1 절연층(23)의 측면들(23a) 각각이 제1 절연층(23)의 하면(23b)과 이루는 각도(θ1)는 제1 각(θ1)일 수 있다. 제1 각(θ1)은 예각일 수 있다. 예를 들어, 제1 각(θ1)은 45도 이상 90도 미만일 수 있다. 제2 절연층(33)의 측면들(33a) 각각이 제1 절연층(23)의 하면(23b)과 이루는 각도(θ2)는 제2 각(θ2)일 수 있다. 제2 각(θ2)은 제1 각(θ1)과 동일할 수 있다. 이에 따라, 제1 절연층(23)의 측면들(23a)은 제2 절연층(33)의 측면들(33a)과 각각 공면을 이룰 수 있다. 제2 각(θ2)은 예각일 수 있다. 예를 들어, 제2 각(θ2)은 45도 이상 90도 미만일 수 있다.
도 1과 같이, 평면적 관점에서 재배선층(RDL)의 제1 측면(Ra1) 내지 제4 측면(Ra4)은 재배선층(RDL)의 하면에 대해 수직이 아닌 경사를 가질 수 있다. 보다 구체적으로, 제1 측면(Ra1) 내지 제4 측면(Ra4) 및 재배선층(RDL)의 하면 사이의 각도들은 예각일 수 있다. 예를 들어, 상기 각도들은 45도 이상 90도 미만일 수 있다. 제1 측면(Ra1) 내지 제4 측면(Ra4) 및 재배선층(RDL)의 하면 사이의 각도들은 상기 제1 각(θ1) 또는 상기 제2 각(θ2)과 동일할 수 있다.
재배선층(RDL)의 하면은 제1 절연층(23)의 하면(23b)을 포함할 수 있다. 재배선층(RDL)의 하면은 몰딩층(70)의 엣지부분의 하면(70b)과 동일 레벨에 제공되어, 공면을 이룰 수 있다. 재배선층(RDL)의 하면의 폭(W2)은 재배선층(RDL)의 상면(W1)의 폭보다 클 수 있다. 일 예로, 수평적 관점에서 재배선층(RDL)의 제1 측면(Ra1) 및 제2 측면(Ra2)의 이격거리는 반도체 칩(60)의 하면과 가까워질수록 작아질 수 있다. 다른 예로, 재배선층(RDL)의 제3 측면(Ra3) 및 제4 측면(Ra4)의 이격거리는 반도체 칩(60)의 하면과 가까워질수록 작아질 수 있다.
도 3은 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 평면도이다. 도 4 내지 도 15는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 4를 참조하면, 캐리어 기판(10)이 준비될 수 있다. 캐리어 기판(10)은 실리콘 단결정 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 캐리어 기판(10)의 상면 상에 접착층(11)이 형성될 수 있다. 접착층(11)은 고분자 물질을 포함할 수 있다. 열 또는 빛에 의해 접착층(11)과 캐리어 기판(10) 사이 또는 접착층(11)과 임시절연층(12) 사이의 접착력이 달라질 수 있다. 이에 따라, 접착층(11)에 빛 또는 열이 가해진 후, 캐리어 기판(10)이 제거될 수 있다. 접착층(11)의 상면 상에 임시절연층(12)이 형성될 수 있다. 임시절연층(12)은 무기물질 및/또는 고분자 물질을 포함할 수 있다. 예를 들어, 무기물질은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함하고, 고분자 물질은 폴리아미드 계열의 고분자 물질을 포함할 수 있으나 이에 한정되지 않는다. 캐리어 기판(10)과 후술할 재배선층 사이에 임시절연층(12)이 개재되는 경우, 임시절연층(12)은 캐리어 기판(10)이 제거될 때 재배선층을 열, 빛 또는 충격으로부터 보호할 수 있다. 임시절연층(12)의 상면 상에 식각정지층(13)이 형성될 수 있다. 식각정지층(13)은 후술할 재배선층의 관통부(44)의 바닥면이 형성되는 레벨을 정의할 수 있다. 식각정지층(13)은 금속 및/또는 금속질화물을 포함할 수 있다. 예를 들어, 식각정지층(13)은 티타늄(Ti), 구리(Cu), 및/또는 티타늄 질화물(TiN)을 포함할 수 있으나, 이에 제한되지 않는다.
제1 도전 패턴(22)이 식각정지층(13) 상에 형성될 수 있다. 예를 들어, 식각정지층(13)의 상면 상에 제1 시드막(21)이 형성될 수 있다. 제1 시드막(21)의 상면 상에 관통홀을 갖는 식각 마스크(미도시)가 형성될 수 있다. 상기 관통홀은 제1 도전 패턴(22)이 형성되는 영역을 정의할 수 있다. 도금 공정 등을 통해 상기 관통홀 내에 도전 물질을 채워 제1 도전 패턴(22)이 형성될 수 있다. 이후, 상기 식각 마스크(미도시)와 제1 시드막(21)의 일부가 제거될 수 있다. 식각정지층(13)과 제1 도전 패턴(22) 사이의 제1 시드막(21)은 제거되지 않을 수 있다. 이에 따라 제1 시드막(21)이 식각정지층(13)과 제1 도전 패턴(22) 사이에 잔여할 수 있다. 이와 달리, 캐리어 기판(100) 상에 도전 물질을 증착한 후, 상기 도전 물질을 패터닝하여 제1 도전 패턴(22)이 형성될 수 있다.
도 5를 참조하면, 제1 도전 패턴(22) 및 식각정지층(13) 상에 제1 절연층(23)이 형성될 수 있다. 예를 들어, 제1 도전 패턴(22) 및 식각정지층(13) 상에 봉지재를 도포 또는 증착하여 제1 절연층(23)이 형성될 수 있다. 제1 절연층(23)은 PECVD(Plasma Enhanced CVD), HDPCVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD) 또는 스핀 코팅(Spin coating)을 이용하여 형성될 수 있다. 제1 절연층(23)은 제1 도전 패턴(22) 및 식각정지층(13)을 덮을 수 있다. 보다 구체적으로 제1 절연층(23)은 제1 도전 패턴(22)의 상면 및 측면, 식각정지층(13)의 상면을 덮고, 제1 시드막(21)의 측면을 둘러쌀 수 있다. 필요에 따라, 제1 절연층(23)에 경화 공정이 수행될 수 있다.
제1 관통홀(24)이 제1 절연층(23) 상에 형성될 수 있다. 예를 들어, 제1 절연층(23) 상에 식각 공정을 수행하여 제1 관통홀(24)이 형성될 수 있다. 제1 관통홀(24)은 제1 도전 패턴(22) 상에 형성될 수 있다. 상기 식각 공정에 의해 제1 절연층(23)의 상부가 과식각될 수 있다. 이에 따라, 제1 관통홀(24)은 제1 도전 패턴(22)으로부터 멀어질수록 넓은 폭을 갖는 테이퍼진(Tapered) 형상을 가질 수 있다. 제1 관통홀(24)은 제1 절연층(23)의 적어도 일부를 관통하여 제1 도전 패턴(22)의 상면을 노출할 수 있다. 제1 관통홀(24)의 최상단의 폭은 후술할 제2 도전 패턴(32)의 비아부(32a)가 형성되는 영역을 정의할 수 있다.
도 6을 참조하면, 제2 시드막(31)이 제1 절연층(23) 상에 형성될 수 있다. 보다 구체적으로, 제2 시드막(31)은 제1 절연층(23)의 상면, 제1 관통홀(24)의 바닥면 및 내측면들을 따라 형성될 수 있다. 이에 따라, 제2 시드막(31)은 제1 절연층(23)의 상면, 제1 관통홀(24)의 바닥면 및 내측면들을 콘포말하게 덮을 수 있다.
도 7을 참조하면, 제2 시드막(31) 상에 마스크막(M)이 형성될 수 있다. 예를 들어, 마스크막(M)은 제2 시드막(31) 상에 마스크 물질이 도포되어 형성될 수 있다. 마스크막(M)에 관통홀(T)이 형성될 수 있다. 관통홀(T)은 제1 관통홀(24) 상에 형성될 수 있다. 관통홀(T)은 제1 관통홀(24)의 바닥면 및 내측면들 상의 제2 시드막(31)을 노출시킬 수 있다. 관통홀(T)은 제2 도전 패턴(32)이 형성되는 영역을 정의할 수 있다. 평면적으로 관통홀(T)의 형상은 제1 관통홀(24)의 형상과 동일하거나, 더 클 수 있다.
제2 도전 패턴(32)이 상기 노출된 제2 시드막(31) 상에 형성될 수 있다. 제2 도전 패턴(32)은 비아부(32a) 및 패드부(32b)를 가질 수 있다. 비아부(32a)는 제1 관통홀(24) 내에 도전 물질을 채워 형성될 수 있다. 예를 들어, 제1 관통홀(24)의 바닥면 및 내측면 상에 형성된 제2 시드막(31)을 시드로 이용하여, 제1 관통홀(24) 내에 상기 도전 물질을 채우는 도금 공정이 수행될 수 있다. 제1 관통홀(24)의 형상에 따라, 제2 도전 패턴(32)의 비아부(32a)는 제1 도전 패턴(22)으로부터 멀어질수록 폭이 증가하는 테이퍼진(tapered) 형상으로 형성될 수 있다. 제2 도전 패턴(32)의 패드부(32b)는 관통홀(T) 내에 도전 물질을 채워 형성될 수 있다. 예를 들어, 관통홀(T)에 의해 노출된 제2 도전 패턴(32)의 비아부(32a)를 시드로 이용하여, 관통홀(T) 내에 도전 물질을 채우는 도금 공정이 수행될 수 있다. 상기 비아부(32a)를 형성하는 공정과 상기 패드부(32b)를 형성하는 공정을 분리하여 설명하였으나, 비아부(32a)를 형성하는 공정과 패드부(32b)를 형성하는 공정은 연속적으로 수행될 수 있으며, 비아부(32a)와 패드부(32b)는 일체로 형성될 수 있다.
도 8을 참조하면, 마스크막(M) 및 제2 시드막(31)의 일부가 제거될 수 있다. 보다 구체적으로, 제1 절연층(23) 및 제2 도전 패턴(32) 사이의 제2 시드막(31)은 제거되지 않을 수 있다. 이에 따라 제2 시드막(31)이 제1 절연층(23)과 제2 도전 패턴(32) 사이에 개재될 수 있다.
도 9를 참조하면, 제2 절연층(33)이 제1 절연층(23) 및 제2 도전 패턴(32) 상에 형성될 수 있다. 제2 절연층(33)은 제1 절연층(23)과 동일한 방법으로 형성될 수 있다. 예를 들어, 제2 도전 패턴(32) 및 제2 절연층(33) 상에 봉지재를 도포 또는 증착하여 제2 절연층(33)이 형성될 수 있다. 제2 절연층(33)은 PECVD(Plasma Enhanced CVD), HDPCVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD) 또는 스핀 코팅(Spin coating)을 이용하여 형성될 수 있다. 필요에 따라, 제2 절연층(33)에 경화 공정이 수행될 수 있다.
제2 절연층(33)에 제2 관통홀(34)이 형성될 수 있다. 제2 관통홀(34)은 제1 관통홀(24)과 동일한 방법으로 형성될 수 있다. 예를 들어, 제2 절연층(33) 상에 식각 공정을 수행하여 제2 관통홀(34)이 형성될 수 있다. 제2 관통홀(34)은 제2 도전 패턴(32) 상에 형성될 수 있다. 상기 식각 공정에 의해 제2 절연층(33)의 상부가 과식각될 수 있다. 이에 따라, 제2 관통홀(34)은 제2 도전 패턴(32)으로부터 멀어질수록 넓은 폭을 갖는 테이퍼진(tapered) 형상을 가질 수 있다. 제2 관통홀(34)은 제2 절연층(33)을 관통하여 제2 도전 패턴(32)의 상면을 노출할 수 있다. 제2 관통홀(34)의 최상단의 폭은 후술할 제3 도전 패턴(42)의 비아부(42a)가 형성되는 영역을 정의할 수 있다.
도 10을 참조하면, 제3 도전 패턴(42)이 제2 절연층(33) 상에 형성될 수 있다. 제3 도전 패턴(42)은 제2 도전 패턴(32)과 동일한 방법으로 형성될 수 있다. 예를 들어, 제3 시드막(41)이 제2 절연층(33) 상에 형성될 수 있다. 보다 구체적으로, 제3 시드막(41)은 제2 절연층(33)의 상면, 제2 관통홀(34)의 바닥면 및 내측면들을 따라 형성될 수 있다. 이에 따라, 제3 시드막(41)은 제2 절연층(33)의 상면, 제2 관통홀(34)의 바닥면 및 내측면들을 콘포말하게 덮을 수 있다.
상기 제3 시드막(41) 상에 마스크막(미도시)이 형성될 수 있다. 예를 들어, 감광성막은 제3 시드막(41) 상에 마스크 물질이 도포되어 형성될 수 있다. 마스크막(미도시)에 관통홀이 형성될 수 있다. 상기 관통홀은 제2 관통홀(34)의 바닥면 및 내측면들 상의 제3 시드막(41)을 노출시킬 수 있다. 평면적으로 상기 관통홀의 형상은 제2 관통홀(34)의 형상과 동일하거나, 더 클 수 있다.
제3 도전 패턴(42)이 상기 노출된 제3 시드막(41) 상에 형성될 수 있다. 제3 도전 패턴(42)은 비아부(42a) 및 패드부(42b)를 가질 수 있다. 비아부(42a)는 제2 관통홀(34)의 바닥면 및 내측면들 상에 형성된 제3 시드막(41)을 시드로 이용하여, 제2 관통홀(34) 내에 상기 도전 물질을 채우는 도금 공정이 수행될 수 있다. 제2 관통홀(34)의 형상에 따라, 제3 도전 패턴(42)의 비아부(42a)는 제2 도전 패턴(32)으로부터 멀어질수록 폭이 증가하는 테이퍼진(tapered) 형상으로 형성될 수 있다. 제3 도전 패턴(42)의 패드부(42b)는 상기 관통홀 내에 도전물질을 채워 형성할 수 있다. 상기 비아부(42a)를 형성하는 고정과 상기 패드부(42b)를 형성하는 공정을 분리하여 설명하였으나, 비아부(42a)를 형성하는 공정과 패드부(42b)를 형성하는 공정은 연속적으로 수행될 수 있으며, 비아부(42a)와 패드부(42b)는 일체로 형성될 수 있다.
도 3 및 도 11을 참조하면, 제1 절연층(23) 및 제2 절연층(33)이 식각되어 관통부(44)가 형성될 수 있다. 예를 들어, 제1 절연층(23) 및 제2 절연층(33) 상에 홀을 갖는 마스크(미도시)가 준비될 수 있다. 상기 식각 공정에는 레이저가 사용될 수 있다. 보다 구체적으로, 레이저가 마스크 상에서 제1 절연층(23) 및 제2 절연층(33)을 향하여 조사될 수 있다. 마스크의 홀을 통과한 레이저는 제1 절연층(23) 및 제2 절연층(33)을 식각하여 관통부(44)를 형성할 수 있다. 레이저는 비활성가스 및 할로겐가스가 혼합된 가스를 이용하는 자외선 레이저일 수 있다. 예를 들어, 레이저는 불화아르곤(ArF) 엑시머(Excimer) 레이저, 불화크립톤(KrF) 엑시머 레이저, 염화제논(XeCl) 엑시머 레이저, 및/또는 불화제논(XeF) 엑시머 레이저일 수 있다. 레이저의 파장은 150nm이상 400nm이하일 수 있다. 재배선층(RDL)과 캐리어 기판(10)은 열 팽창률이 다르므로, 반도체 패키지 제조 공정 중에 재배선층(RDL)의 뒤틀림(Warpage) 불량이 발생할 수 있다. 재배선층(RDL)이 관통부(44)를 갖는 경우, 재배선층(RDL)이 보다 유연해지므로, 재배선층(RDL)의 뒤틀림 현상이 완화될 수 있다. 이에 따라, 반도체 패키지의 신뢰성이 향상될 수 있다.
도 12를 참조하면, 제3 도전 패턴(42) 상에 반도체 칩(60)이 실장될 수 있다. 보다 구체적으로, 제3 도전 패턴(42)의 상면 상에 솔더 범프(50)가 형성될 수 있다. 솔더 범프(50) 상에 반도체 칩(60)이 실장될 수 있다. 예를 들어, 반도체 칩(60)은 플립 칩(flip chip) 방식으로 솔더 범프(50)에 접속될 수 있다.
도 13을 참조하면, 캐리어 기판(10), 제1 절연층(23), 제2 절연층(33), 및 반도체 칩(60) 상에 몰딩층(70)이 형성될 수 있다. 예를 들어, 절연 물질이 반도체 칩(60)을 덮도록 캐리어 기판(10) 상에 공급되어 몰딩층(70)이 형성될 수 있다.
도 14를 참조하면, 캐리어 기판(10), 접착층(11), 임시절연층(12), 식각정지층(13), 및 제1 시드막(21)이 제거될 수 있다. 이에 따라, 제1 도전 패턴(22)의 하면이 노출될 수 있다. 제1 도전 패턴(22)의 하면상에 외부 단자(80)가 형성될 수 있다.
도 3 및 도 15를 참조하면, 도 14의 결과물을 반도체 패키지들(1)로 분리하는 공정이 수행될 수 있다. 보다 구체적으로, 스크라이브 레인(SL)을 따라 반도체 칩(60) 사이의 몰딩층(70)이 절단될 수 있다. 상기 절단 공정은 블레이드를 사용하여 수행될 수 있다. 상기 블레이드는 다이아몬드 블레이드를 포함할 수 있으나 이에 제한되지 않는다. 재배선층(RDL)이 관통부(44)를 갖지 않는 경우, 절단용 블레이드가 몰딩층(70)과 재배선층(RDL)이 동시에 절단될 수 있다. 재배선층(RDL)은 몰딩층(70)에 비해 단단하므로(brittle), 블레이드가 접촉할 때 접촉면에 크랙이 발생할 수 있다. 재배선층(RDL)이 관통부(44)를 갖는 경우, 절단용 블레이드가 재배선층(RDL)과 직접적으로 접촉하지 않고, 몰딩층(70)을 절단하므로, 재배선층(RDL)에 크랙이 발생하지 않을 수 있다. 상기 절단 공정 시, 몰딩층(70)의 측면들(70a) 중 어느 하나는 블레이드와 접촉하므로, 몰딩층의 측면들(70a) 중 어느 하나의 표면 거칠기(surface roughness)는 재배선층(RDL)의 측면들(Ra) 중 어느 하나의 표면 거칠기보다 클 수 있다. 상기와 같은 공정을 통해 반도체 패키지들(1)이 제조될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 재배선층;
    상기 재배선층 상에 실장된 반도체 칩; 및
    상기 반도체 칩의 일 측면 및 상기 재배선층의 상면 및 일 측면을 덮는 몰딩층을 포함하되,
    상기 재배선층의 측면들 각각은 상기 재배선층의 하면과 경사를 이루고,
    상기 몰딩층의 상기 일 측면과 상기 재배선층의 상기 일 측면은 서로 이격되어 배치되는 반도체 패키지.

  2. 제1 항에 있어서,
    상기 재배선층의 상기 일 측면 및 상기 재배선층의 하면 사이의 각도는 예각인 반도체 패키지.
  3. 제1 항에 있어서,
    상기 몰딩층의 엣지 부분의 하면과 상기 재배선층의 하면은 서로 공면을 이루는 반도체 패키지

  4. 제1 항에 있어서,
    상기 재배선층의 상기 일 측면의 표면 거칠기(surface roughness)는 상기 몰딩층의 상기 일 측면의 표면 거칠기보다 작은 반도체 패키지.
  5. 제1 항에 있어서,
    평면적 관점에서, 상기 재배선층은 복수개의 측면들을 갖고,
    상기 몰딩층은 상기 복수개의 측면들을 둘러싸고,
    평면적 관점에서, 상기 몰딩층은 복수개의 측면들을 갖고,
    상기 재배선층의 상기 측면들은 상기 몰딩층의 상기 측면들로부터 각각 이격되어 배치되는 반도체 패키지.

  6. 제1 항에 있어서,
    상기 재배선층은:
    제1 배선층;
    상기 제1 배선층 상에 제공되는 제2 배선층; 및
    상기 제2 배선층 및 상기 반도체 칩 사이에 개재된 칩 연결부를 포함하되,
    상기 재배선층의 하면은 상기 제1 배선층의 하면을 포함하고,
    상기 제1 배선층의 측면들은 상기 제2 배선층의 측면들과 각각 공면을 이루는 반도체 패키지.
  7. 재배선층;
    상기 재배선층 상에 실장된 반도체 칩; 및
    상기 반도체 칩의 상면 및 측면들을 덮는 몰딩층을 포함하되,
    상기 몰딩층의 엣지부분은 상기 재배선층의 측면들을 덮고,
    상기 재배선층의 측면들은 상기 재배선층의 하면에 대해 예각의 경사각을 갖는 반도체 패키지.

  8. 제 7항에 있어서,
    상기 재배선층은:
    제1 배선층;
    상기 제1 배선층 상에 제공되는 제2 배선층; 및
    상기 제2 배선층 및 상기 반도체 칩 사이에 개재된 칩 연결부를 포함하되,
    상기 재배선층의 하면은 상기 제1 배선층의 하면을 포함하고,
    상기 재배선층의 하면의 폭은 상기 재배선층의 상면의 폭보다 큰 반도체 패키지.
  9. 제 7항에 있어서,
    평면적 관점에서, 상기 재배선층의 측면들은:
    제1 측면;
    상기 제1 측면과 대향하는 제2 측면;
    상기 제1 측면과 실질적으로 수직한 제3 측면;
    상기 제3 측면과 대향하는 제4 측면을 포함하되,
    상기 제1 측면 내지 상기 제4 측면은 상기 몰딩층의 측면들과 이격된 반도체 패키지.
  10. 재배선층;
    상기 재배선층 상에 실장되는 반도체 칩;
    상기 반도체 칩과 상기 재배선층의 사이에 개재된 솔더 범프들;
    상기 반도체 칩의 측면들 및 상기 재배선층의 상면 및 측면들을 덮는 몰딩층; 및
    상기 재배선층의 하면 상에 제공되는 외부 단자들을 포함하되,
    평면적 관점에서, 상기 재배선층의 측면들은 제1 측면 내지 제4 측면을 갖고,
    상기 제1 측면 내지 상기 제4 측면은 상기 몰딩층의 측면들과 이격되고,
    상기 제1 측면 내지 상기 제4 측면 및 상기 재배선층의 하면 사이의 각도는 예각이고,
    상기 반도체 칩은 상기 외부 단자들과 상기 재배선층을 통해 전기적으로 연결되고,
    상기 몰딩층의 엣지부분의 하면은 상기 재배선층의 하면과 공면을 이루는 반도체 패키지.



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